專利名稱：：三值邏輯函數(shù)電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及進(jìn)行二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路。
背景技術(shù)：
：近年，隨著以計(jì)算機(jī)為代表的信息處理裝置的高性能化，開發(fā)了多種,>開密鑰基礎(chǔ)設(shè)施(PublicKeyInfrastructure;PKI)等需要進(jìn)行復(fù)雜的邏輯運(yùn)算的應(yīng)用。一直以來，提出了各種使用MOS(MetalOxideSemiconductor)元件的多值邏輯函數(shù)電路，然而，其中三值邏輯函數(shù)電路，作為由于所需的元件數(shù)和性能之間的關(guān)系等而具有優(yōu)越的特性的電路，正在受到矚目。作為以往的基于MOS元件的三值邏輯函數(shù)電路的實(shí)現(xiàn)法，已知有使用通過調(diào)節(jié)MOS晶體管的溝道滲雜(channeldope)量使閾值電壓變化的晶體管的方法。然而，這樣的方法使用p型MOS晶體管或者n型MOS晶體管。即，作為以往的三值邏輯函數(shù)電路，現(xiàn)狀是不存在使用了CMOS(ComlementaryMOS)電路的效率較高的電路，且不是作為CMOS的特征的除了進(jìn)行轉(zhuǎn)換時(shí)以外電流不流動的這樣的動作特性的電路，只提出了常時(shí)電流流動的電流模式CMOS多值邏輯函數(shù)電路(例如，參照專利文獻(xiàn)l以及非專利文獻(xiàn)1至非專利文獻(xiàn)3等)。專利文獻(xiàn)l:日本特開平7-212220號>^才艮非專利文獻(xiàn)1:WUXW,PROSSERFP,"CMOSternarylogiccircuits",IEEProcPartGJN:A0160B;ISSN:0143鬧7089;CODEN:IPGSEBVOL.137NO,l;PAGE.21-27;(19卯/02)非專利文獻(xiàn)2:CHANGY-J，LEECL,"SynthesisofMulti-VariableMVLFunctionsUsingHybridModeCMOSLogic",ProcIEEEIntSympMultipleValuedLogicJN:B0822B;ISSN:0195畫623XVOL.24th;PAGE.35-41;(1994)非專利文獻(xiàn)3:TEMELT，MORGULA，"Multi-valuedlogicfunctionimplementationwithnovelcurrent-modelogicgates",IEEEIntSympCircuitsSystJN:A0757AVOL.2002NO.Vo1.1;PAGE丄881誦1.884;(2002)在這樣的情況下，由OlsonEdsgerDanny完成了專利文獻(xiàn)2所^>開的發(fā)明。根據(jù)該發(fā)明，通過使用調(diào)節(jié)p型MOS晶體管以及n型MOS晶體管的溝道滲雜量使閾值電壓變化的多種p型MOS晶體管以及n型MOS晶體管，可以構(gòu)成作為CMOS的特征的除了進(jìn)行動作時(shí)以外電流不流動的這樣的動作特性的多值邏輯函數(shù)電路。專利文獻(xiàn)2:日本特表2002-517937號>^才艮。在此，對將該專利文獻(xiàn)2所公開的技術(shù)適用于三值邏輯函數(shù)電路的情況進(jìn)行說明。即，該三值邏輯函數(shù)電路，若將三個(gè)邏輯值表示為-l、0、1，并使其分別與負(fù)電壓、接地電壓(0伏)、正電壓相對應(yīng)，則如圖45所示，在供給正電壓的電源與輸出端子之間，接地與輸出端子之間，供給負(fù)電壓的電源與輸出端子之間，分別插入了由一個(gè)或者多個(gè)MOS晶體管所構(gòu)成的開關(guān)電路SW1、SW2、SW3。這些開關(guān)電路SW1、SW2、SW3，分別由MOS晶體管電路所構(gòu)成，且該MOS晶體管電路適當(dāng)?shù)卦O(shè)定了p型MOS晶體管及n型MOS晶體管的排列以及閾值電壓，以使根據(jù)與所輸入的邏輯值-l、0、l對應(yīng)的輸入電壓，排他性地成為導(dǎo)通狀態(tài)。另外，在該專利文獻(xiàn)2所公開的技術(shù)中，如果只是這樣的構(gòu)成，即使是全部的二變量三值邏輯函數(shù)，也存在33'2=39=19683種，不可能全部實(shí)現(xiàn)，因此通過將特殊的兩類反相器(1，-1，l)，(l，1，-l)適用于輸入，能夠?qū)崿F(xiàn)全部的三值邏輯運(yùn)算。然而，在專利文獻(xiàn)2所公開的技術(shù)中，為了實(shí)現(xiàn)全部的三值邏輯運(yùn)算，需要準(zhǔn)備數(shù)千種單獨(dú)的邏輯函數(shù)電路。這樣，就意味著，在用集成電路來實(shí)現(xiàn)三值邏輯運(yùn)算的情況下，作為庫必須準(zhǔn)備的基本模式也需要數(shù)千種。因此，在該方法中，事實(shí)上，設(shè)計(jì)三值邏輯集成電路是不可能的。另外，在該技術(shù)中存在如下的問題作為在供給負(fù)電壓的電源、接地以及供給正電壓的電源的每個(gè)和輸出端子之間所插入的開關(guān)電路，使用將p型MOS晶體管和n型MOS晶體管，以并聯(lián)和/或串聯(lián)的方式復(fù)雜地連接的電路，因此，由于p型MOS晶體管和n型MOS晶體管的特性的非對稱性，上升以及下降的轉(zhuǎn)換時(shí)間特性成為非對稱。即，在該技術(shù)中出現(xiàn)如下的結(jié)果從邏輯值-l到邏輯值l的變化時(shí)間，與從邏輯值l到邏輯值-l的變化時(shí)間，有較大的不同。在同步式數(shù)字邏輯函數(shù)電路中，為了使時(shí)刻設(shè)計(jì)容易，希望該轉(zhuǎn)換時(shí)間的非對稱性盡可能小。
發(fā)明內(nèi)容本發(fā)明是鑒于這樣的實(shí)際情況而完成的，其目的在于提供一種三值邏輯函數(shù)電路，能夠明顯地消減用于實(shí)現(xiàn)存在33'2=19683種的全部的二變量三值邏輯函數(shù)電路所需的基本電路的種類以及晶體管數(shù)，并且，也能夠明顯地減小轉(zhuǎn)換時(shí)間的非對稱性，且，能夠?qū)崿F(xiàn)提高邏輯函數(shù)電路的動作速度以及提高波形的對稱性。實(shí)現(xiàn)上述目的的本發(fā)明涉及的三值邏輯函數(shù)電路，是進(jìn)行二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路，其特征在于，具備第一傳輸門，其根據(jù)構(gòu)成第一輸入的三個(gè)邏輯值中的第一邏輯值而成為導(dǎo)通狀態(tài)；第二傳輸門，其根據(jù)構(gòu)成上述第一輸入的三個(gè)邏輯值中的第二邏輯值而成為導(dǎo)通狀態(tài)，將串聯(lián)連接兩個(gè)n型MOS晶體管而得到的第一開關(guān)對，與串聯(lián)連接的兩個(gè)p型MOS晶體管而得到的第二開關(guān)對并聯(lián)連接而構(gòu)成；第三傳輸門，其根據(jù)構(gòu)成上述第一輸入的三個(gè)邏輯值中的第三邏輯值而成為導(dǎo)通狀態(tài)；第一一變量三值邏輯函數(shù)電路，其與上述第一傳輸門的兩個(gè)控制端子中的一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的任意一方的開關(guān)對的兩個(gè)控制端子中的一方的控制端子連接，針對上述第一輸入得到第一輸出；笫二一變量三值邏輯函數(shù)電路，其與上述第一傳輸門的兩個(gè)控制端子中的另一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的與連接了上述第——變量三值邏輯函數(shù)電路的開關(guān)對不同的開關(guān)對的兩個(gè)控制端子中的一方的控制端子連接，針對上述第一輸入得到與上述第一輸出互補(bǔ)對稱的第二輸出；第三一變量三值邏輯函數(shù)電路，其與上述第三傳輸門的兩個(gè)控制端子中的一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的與連接了上述第一一變量三值邏輯函數(shù)電路的開關(guān)對相同的開關(guān)對的兩個(gè)控制端子中的另一方的控制端子連接，針對上述第一輸入得到第三輸出；第四一變量三值邏輯函數(shù)電路，其與上述第三傳輸門的兩個(gè)控制端子中的另一方的控制端子，和構(gòu)成上述第二傳輸門的上述笫一開關(guān)對或者上述第二開關(guān)對中的與連接了上述第二一變量三值邏輯函數(shù)電路的開關(guān)對相同的開關(guān)對的兩個(gè)控制端子中的另一方的控制端子連接，針對上述第一輸入得到與上述第三輸出互補(bǔ)對稱的第四輸出；第五一變量三值邏輯函數(shù)電路，其與上述第一傳輸門的輸入端子連接，才艮據(jù)構(gòu)成第二輸入的三個(gè)邏輯值中的第一邏輯值得到第五輸出；第六一變量三值邏輯函數(shù)電路，其與上述第二傳輸門的輸入端子連接，根據(jù)構(gòu)成上述第二輸入的三個(gè)邏輯值中的第二邏輯值得到第六輸出；第七一變量三值邏輯函數(shù)電路，其與上述第三傳輸門的輸入端子連接，根據(jù)構(gòu)成上述第二輸入的三個(gè)邏輯值中的第三邏輯值得到第七輸出；且上述第一至第三傳輸門的各個(gè)輸出端子被線"或"連接。這樣的本發(fā)明涉及的三值邏輯函數(shù)電路，根據(jù)構(gòu)成第一輸入的三個(gè)邏輯值，通過第一至第四一變量三值邏輯函數(shù)電路，來使第一至第三傳輸門導(dǎo)通或者截止，選擇與第二輸入連接的第五至第七一變量三值邏輯函數(shù)電路的輸出。因此，在本發(fā)明涉及的三值邏輯函數(shù)電路中，由于能夠顯著地消減用于實(shí)現(xiàn)全部的二變量三值邏輯函數(shù)電路所需的基本電路的種類，并且只使用一變量三值邏輯函數(shù)電路來構(gòu)成全部的三值邏輯元件，因此能夠顯著地減小上升和下降的轉(zhuǎn)換時(shí)間的非對稱性。另外，在本發(fā)明涉及的三值邏輯函數(shù)電路中，由于在使用MOS晶體管所構(gòu)成的傳輸門中，在與控制信號之間構(gòu)成傳輸門邏輯，因此能夠消減傳輸門的控制所需的邏輯函數(shù)電路數(shù)，能夠顯著地消減用于實(shí)現(xiàn)全部的二變量三值邏輯函數(shù)電路所需的晶體管數(shù)。具體而言，其構(gòu)成為上述第一傳輸門，根據(jù)構(gòu)成上述第一輸入的三個(gè)邏輯值-1、0、1中的邏輯值-1而成為導(dǎo)通狀態(tài)；上述第二傳輸門，根據(jù)構(gòu)成上述第一輸入的三個(gè)邏輯值-1、0、1中的邏輯值0而成為導(dǎo)通狀態(tài)；上述第三傳輸門，根據(jù)構(gòu)成上述第一輸入的三個(gè)邏輯值-1、0、1中的邏輯值l而成為導(dǎo)通狀態(tài)；而且，上述第一一變量三值邏輯函數(shù)電路，針對上述第一輸入(-l，0，l)得到輸出(1,-1，-1);上述第二一變量三值邏輯函數(shù)電路，針對上述第一輸入(-l，0，l)得到輸出(-1，1，1);上述第三一變量三值邏輯函數(shù)電路，針對上述第一輸入(-l,0,1)而得到輸出(-1，-1，1);上述第四一變量三值邏輯函數(shù)電路，針對上述第一輸入(-l，0，1)而得到輸出(1，1,-1)。在此，本發(fā)明涉及的三值邏輯函數(shù)電路，也可以代替上述第二一變量三值邏輯函數(shù)電路，而具備將上述第一一變量三值邏輯函數(shù)電路的輸出進(jìn)行反轉(zhuǎn)的反相器，該反相器與上述第一傳輸門的兩個(gè)控制端子中的另一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的與連接了上述第一一變量三值邏輯函數(shù)電路的開關(guān)對相同的開關(guān)對的兩個(gè)控制端子中的另一方的控制端子連接。另外，本發(fā)明涉及的三值邏輯函數(shù)電路，也可以代替上述第三一變量三值邏輯函數(shù)電路，而具備將上述第四一變量三值邏輯函數(shù)電路的輸出進(jìn)行反轉(zhuǎn)的反相器，該反相器與上述第三傳輸門的兩個(gè)控制端子中的一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的與連接了上述第一一變量三值邏輯函數(shù)電路的開關(guān)對不同的開關(guān)對的兩個(gè)控制端子中的一方的控制端子連接。由此，在本發(fā)明涉及的三值邏輯函數(shù)電路中，能夠減少所需的元件數(shù)。此外，在本發(fā)明涉及的三值邏輯函數(shù)電路中，上述第一至第三傳輸門，分別由增強(qiáng)型的n型MOS晶體管和增強(qiáng)型的p型MOS晶體管構(gòu)成；上述增強(qiáng)型的n型MOS晶體管，具有小于通常的增強(qiáng)型的n型MOS晶體管的閾值電壓的正的閾值電壓；上述增強(qiáng)型的p型MOS晶體管，具有絕對值小于通常的增強(qiáng)型的p型MOS晶體管的閾值電壓的負(fù)的閾值電壓。這樣，在本發(fā)明涉及的三值邏輯函數(shù)電路中，通過優(yōu)化構(gòu)成一變量三值邏輯函數(shù)電路的MOS晶體管的闊值電壓，并且優(yōu)化構(gòu)成第一至第三傳輸門的MOS晶體管的閾值電壓，能夠?qū)崿F(xiàn)提高該三值邏輯函數(shù)電路的動作速度及提高波形的對稱性。此外，在本發(fā)明涉及的三值邏輯函數(shù)電路中，上述第五至第七一變量三值邏輯函數(shù)電路，為下述電路中的任意一個(gè)即可針對上述第二輸入(-1,0，l)得到輸出(0，-1,-1)的第一反轉(zhuǎn)電路、針對上述第二輸入(-l,0，l)得到輸出(0，0,-1)的第二反轉(zhuǎn)電路、針對上述第二輸入(-l，0，1)得到輸出(1,畫l,畫1)的第三反轉(zhuǎn)電路、針對上述第二輸入(畫l，0，1)得到輸出(1,0，-1)的第四反轉(zhuǎn)電路、針對上述第二輸入(-l，0，1)得到輸出(1,0，0)的第五反轉(zhuǎn)電路、針對上述第二輸入(-1，0，1)得到輸出(1,1,-1)的第六反轉(zhuǎn)電路、針對上述第二輸入(-1，0，1)得到輸出(1，1，0)的第七反轉(zhuǎn)電路、針對上述第二輸入(-1,0，1)得到輸出(0，-1，0)的第一非反轉(zhuǎn)電路、針對上述第二輸入(-1，0，1)得到輸出(0，-1,1)的第二非反轉(zhuǎn)電路、針對上述第二輸入(-1，0，1)得到輸出(1，-1，0)的第三非反轉(zhuǎn)電路、針對上述第二輸入(-l，0，1)得到輸出(1，-1,1)的第四非反轉(zhuǎn)電路、針對上述第二輸入(-l,0，1)得到輸出(1，0，1)的第五非反轉(zhuǎn)電路、得到與上述第一非反轉(zhuǎn)電路的輸出互補(bǔ)對稱的輸出的第一互補(bǔ)對稱電路、得到與上述第二非反轉(zhuǎn)電路的輸出互補(bǔ)對稱的輸出的第二互補(bǔ)對稱電路、得到與上述第三非反轉(zhuǎn)電路的輸出互補(bǔ)對稱的輸出的第三互補(bǔ)對稱電路、得到與上述第四非反轉(zhuǎn)電路的輸出互補(bǔ)對稱的輸出的第四互補(bǔ)對稱電路、得到與上述第五非反轉(zhuǎn)電路的輸出互補(bǔ)對稱的輸出的第五互補(bǔ)對稱電路。即，本發(fā)明涉及的三值邏輯函數(shù)電路，能夠在27種二變量三值邏輯函數(shù)電路中，只使用17種二變量三值邏輯函數(shù)電路來系統(tǒng)地實(shí)現(xiàn)。這17種一變量三值邏輯函數(shù)電路，除進(jìn)行轉(zhuǎn)換動作時(shí)以外，全部的晶體管都為截止?fàn)顟B(tài)，電流不流動。因此，在本發(fā)明涉及的三值邏輯函數(shù)電路中，可以與通常的CMOS二值邏輯函數(shù)電路同樣，使功耗非常小。另外，在本發(fā)明涉及的三值邏輯函數(shù)電路中，優(yōu)選為，上述第三非反轉(zhuǎn)電路，具有增強(qiáng)型的p型MOS晶體管，且該增強(qiáng)型的p型MOS晶體管具有絕對值小于通常的增強(qiáng)型的p型晶體管的閾值電壓的負(fù)的閾值電壓，并與源極邏輯值0連接；上述第五非反轉(zhuǎn)電路，具有增強(qiáng)型的n型MOS晶體管，且該增強(qiáng)型的n型MOS晶體管具有小于通常的增強(qiáng)型的n型晶體管的閾值電壓的正的閾值電壓，并與源極邏輯值0連接；上述第二互補(bǔ)對稱電路，具有增強(qiáng)型的n型MOS晶體管，且該增強(qiáng)型的n型MOS晶體管具有小于通常的增強(qiáng)型的n型晶體管的閾值電壓的正的閾值電壓，并與源極邏輯值0連接；上述第五互補(bǔ)對稱電路，具有增強(qiáng)型的p型MOS晶體管，且該增強(qiáng)型的p型MOS晶體管具有絕對值小于通常的增強(qiáng)型的p型晶體管的閾值電壓的負(fù)的閾值電壓，并與源極邏輯值0連接。這樣，在本發(fā)明涉及的三值邏輯函數(shù)電路中，通過優(yōu)化構(gòu)成一變量邏輯函數(shù)電路的MOS晶體管的閾值電壓，能夠?qū)崿F(xiàn)提高該三值邏輯函數(shù)電路的動作速度及提高波形的對稱性。根據(jù)本發(fā)明，能夠顯著地消減用于實(shí)現(xiàn)=19683種存在的全部的二變量三值邏輯函數(shù)電路所需的基本電路的種類以及晶體管數(shù)，并且能夠使上升和下降的轉(zhuǎn)換時(shí)間的非對稱性也顯著地減小，而且能夠?qū)崿F(xiàn)提高邏輯函數(shù)電路的動作速度以及提高波形的對稱性。圖l是說明本申請的申請人已經(jīng)申請的在先發(fā)明三值邏輯函數(shù)電路的構(gòu)成的圖。圖2是說明作為本發(fā)明的實(shí)施方式而表示的三值邏輯函數(shù)電路的構(gòu)成的圖。圖3A是說明同三值邏輯函數(shù)電路中的傳輸門的構(gòu)成的圖，是說明傳輸門Tl、T3的構(gòu)成的圖。圖3B是說明同三值邏輯函數(shù)電路中的傳輸門的構(gòu)成的圖，是說明傳輸門T2的構(gòu)成的圖。圖4A是說明在源極邏輯值為1的情況下的開關(guān)構(gòu)成的圖。圖4B是說明在源極邏輯值為0的情況下的開關(guān)構(gòu)成的圖。圖4C是說明在源極邏輯值為-1的情況下的開關(guān)構(gòu)成的圖。圖5A是說明在源極邏輯值為-1的情況下成為導(dǎo)通狀態(tài)的閾值電壓為1.5伏的增強(qiáng)型的n型MOS晶體管的構(gòu)成的圖。圖5B是說明在源極邏輯值為-1的情況下成為導(dǎo)通狀態(tài)的闊值電壓為0.5伏的增強(qiáng)型的n型MOS晶體管的構(gòu)成的圖。圖6A是說明在源極邏輯值為1的情況下成為導(dǎo)通狀態(tài)的閾值電壓為-1.5伏的增強(qiáng)型的p型MOS晶體管的構(gòu)成的圖。圖6B是說明在源極邏輯值為1的情況下成為導(dǎo)通狀態(tài)的閾值電壓為-0.5伏的增強(qiáng)型的p型MOS晶體管的構(gòu)成的圖。圖7A是^兌明在源極邏輯值為0的情況下成為導(dǎo)通狀態(tài)的閾值電壓為0.5伏的增強(qiáng)型的n型MOS晶體管的構(gòu)成的圖。圖7B是說明在源極邏輯值為0的情況下成為導(dǎo)通狀態(tài)的閾值電壓為-0.5伏的增強(qiáng)型的p型MOS晶體管的構(gòu)成的圖。圖7C是說明在源極邏輯值為0的情況下成為導(dǎo)通狀態(tài)的闊值電壓為-0.5伏或者0.5伏的M型的n型MOS晶體管或者p型MOS晶體管的構(gòu)成的圖。圖8是說明只在輸入為0的情況下輸出0的構(gòu)成的圖。圖9是說明輸入為-l、l的任何一種情況下輸出0的構(gòu)成的圖。圖10是說明實(shí)現(xiàn)函數(shù)f1()的電路構(gòu)成的圖。圖11是說明實(shí)現(xiàn)函數(shù)f13的電路構(gòu)成的圖。圖12是說明實(shí)現(xiàn)函數(shù)f19的電路構(gòu)成的圖。圖13是說明實(shí)現(xiàn)函數(shù)f22的電路構(gòu)成的圖。圖14是說明實(shí)現(xiàn)函數(shù)f23的電路構(gòu)成的圖。圖15是說明實(shí)現(xiàn)函數(shù)f25的電路構(gòu)成的圖。圖16是說明實(shí)現(xiàn)函數(shù)f26的電路構(gòu)成的圖。圖17是說明實(shí)現(xiàn)函數(shù)fu的電路構(gòu)成的圖。圖18是說明實(shí)現(xiàn)函數(shù)f12的電路構(gòu)成的圖。圖19是說明實(shí)現(xiàn)函數(shù)f2。的電路構(gòu)成的圖。圖20是說明實(shí)現(xiàn)函數(shù)&的電路構(gòu)成的圖。圖21是說明實(shí)現(xiàn)函數(shù)f24的電路構(gòu)成的圖。圖22是說明實(shí)現(xiàn)函數(shù)fn的電路構(gòu)成的圖。圖23是說明實(shí)現(xiàn)函數(shù)f16的電路構(gòu)成的圖。圖24是說明實(shí)現(xiàn)函數(shù)f。8的電路構(gòu)成的圖。圖25是說明實(shí)現(xiàn)函數(shù)fQ7的電路構(gòu)成的圖。圖26是說明實(shí)現(xiàn)函數(shù)fQ4的電路構(gòu)成的圖。圖27是說明實(shí)現(xiàn)函數(shù)fo2的電路構(gòu)成的圖。圖28是說明實(shí)現(xiàn)函數(shù)fQ3的電路構(gòu)成的圖。圖29是說明實(shí)現(xiàn)函數(shù)f。5的電路構(gòu)成的圖。圖30是說明實(shí)現(xiàn)函數(shù)f的的電路構(gòu)成的圖。圖31是說明實(shí)現(xiàn)函數(shù)f15的電路構(gòu)成的圖。圖32是說明實(shí)現(xiàn)函數(shù)f18的電路構(gòu)成的圖。圖33是說明圖2所示的三值邏輯函數(shù)電路的具體構(gòu)成的圖。圖34是說明筒化了圖33所示的構(gòu)成的三值邏輯函數(shù)電路的具體構(gòu)成的圖。圖35是說明用于進(jìn)行進(jìn)行了(p,q,r)=(s,t，u)的簡并的二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路的具體的構(gòu)成的圖。圖36是說明用于進(jìn)行進(jìn)行了(s，t,u)=(x，y,z)的簡并的二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路的具體的構(gòu)成的圖。圖37是說明用于進(jìn)行進(jìn)行了(x，y，z)=(p，q,r)的簡并的二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路的具體的構(gòu)成的圖。圖38是說明進(jìn)行了簡并的三值邏輯函數(shù)電路的一般化構(gòu)成的圖。圖39是說明簡化了圖38所示的構(gòu)成的三值邏輯函數(shù)電路的構(gòu)成的圖。圖40是說明簡化了圖38所示的構(gòu)成的三值邏輯函數(shù)電路的構(gòu)成的圖，是對于與圖39所示的構(gòu)成不同的構(gòu)成進(jìn)行說明的圖。圖41是說明非反轉(zhuǎn)電路的構(gòu)成的圖。圖42是說明非反轉(zhuǎn)電路的構(gòu)成的圖，是對于與圖41所示的構(gòu)成不同的構(gòu)成進(jìn)行i兌明的圖。圖43是說明使用圖34所示的三值邏輯函數(shù)電路構(gòu)成的三值XOR邏輯函數(shù)電路的構(gòu)成的圖。圖44A是說明對圖43所示的XOR邏輯函數(shù)電路實(shí)驗(yàn)上所施加的輸入a的波形的圖。圖44B是說明對圖43所示的XOR邏輯函數(shù)電路實(shí)驗(yàn)上所施加的輸入b的波形的圖。圖44C是說明對圖43所示的XOR邏輯函數(shù)電路施加了圖44A和圖44B所示的輸入時(shí)的輸出波形的圖。圖45是說明以往的三值邏輯函數(shù)電路的構(gòu)成的圖。圖中符號說明Bl、B2、B3、Cl、C3、Dl、D3…一變量三值邏輯函數(shù)電路；C誦T1、C-T2、C國T3、D隱T1、D-T2、D畫T3…控制端子；Tl、T2、T3…傳輸門；Y、Y-T1、Y-T2、Y-T3…輸出端子；nd、ne、nt、NE…n型MOS晶體管；pd、pe、pt、PE…p型MOS晶體管。具體實(shí)施例方式以下，參照附圖對適用本發(fā)明的具體的實(shí)施方式進(jìn)行詳細(xì)地"i兌明。該實(shí)施方式是進(jìn)行二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路。特別是，該三值邏輯函數(shù)電路，提供顯著地消減用于實(shí)現(xiàn)存在3"2=19683種的全部的二變量三值邏輯函數(shù)電路所需的基本電路的種類，且只使用17種一變量三值邏輯函數(shù)電路能夠系統(tǒng)地實(shí)現(xiàn)的指南。另外，該三值邏輯函數(shù)電路，通過只使用一變量三值邏輯函數(shù)電路來構(gòu)成全部的三值邏輯元件，能夠顯著地減小上升和下降的轉(zhuǎn)換時(shí)間的非對稱性。此外，該三值邏輯函數(shù)電路，在使用MOS(MetalOxideSemiconductor)晶體管構(gòu)成的傳輸門中，在與控制信號之間構(gòu)成傳輸門邏輯，由此能夠消減傳輸門的控制所需的邏輯函數(shù)電iML能夠顯著地消減用于實(shí)現(xiàn)全部的二變量三值邏輯函數(shù)電路所需的晶體管數(shù)。并且，該三值邏輯函數(shù)電路，優(yōu)化構(gòu)成一變量邏輯函數(shù)電路的MOS晶體管的閾值電壓，能夠?qū)崿F(xiàn)提高邏輯函數(shù)電路的動作速度及提高波形的對稱性。首先，在該三值邏輯函數(shù)電路的說明之前，為了明確本發(fā)明，概況地說明本申請的申請人已經(jīng)申請的日本特愿2005-001866。本申請的申請人，在在先申請的日本特愿2005-001866中，提供了顯著地消減用于實(shí)現(xiàn)存在33'2=19683種的全部的二變量三值邏輯函數(shù)電路所需的基本電路的種類，且只使用17種一變量三值邏輯函數(shù)電路能夠系統(tǒng)地實(shí)現(xiàn)的指南。以下，將同申請涉及的發(fā)明稱為在先發(fā)明，并將在先發(fā)明涉及的三值邏輯函數(shù)電路，稱為在先發(fā)明三值邏輯函數(shù)電路。具體而言，在先發(fā)明三值邏輯函數(shù)電路，如圖1所示，具備由p型MOS晶體管和n型MOS晶體管所構(gòu)成的三個(gè)傳輸門Tl、T2、T3。即，該在先發(fā)明三值邏輯函數(shù)電路，具備根據(jù)輸入而導(dǎo)通或者截止的三個(gè)傳輸門Tl、T2、T3，通過使這三個(gè)傳輸門Tl、T2、T3導(dǎo)通或者截止，來決定從輸出端Y所輸出的值。具體而言，在先發(fā)明三值邏輯函數(shù)電路，構(gòu)成為，通過傳輸門Tl選^^針對輸入a=-1的輸出，通過傳輸門T2選擇針對輸入a=0的輸出，通過傳輸門T3選^^針對輸入a=1的輸出。針對輸入a=(-1,0，1)得到輸出(1，-1，-1)的一變量三值邏輯函數(shù)電路C1，和與其互補(bǔ)對稱的一變量三值邏輯函數(shù)電路D1分別與傳輸門Tl的兩個(gè)控制端子C-T1、D-T1連接。另外，針對輸入a-(-1,0，l)得到輸出(-1，1,-1)的一變量三值邏輯函數(shù)電路C2，和與其互補(bǔ)對稱的一變量三值邏輯函數(shù)電路D2分別與傳輸門T2的兩個(gè)控制端子C畫T2、D畫T2連接。并且，針對輸入a-(國l,0，1)得到輸出(畫1，國l,1)的一變量三值邏輯函數(shù)電路C3，和與其互補(bǔ)對稱的一變量三值邏輯函數(shù)電路D3分別與傳輸門T3的兩個(gè)控制端子C-T3、D-T3連接。另外，針對輸入b得到輸出的一變量三值邏輯函數(shù)電路Bl、B2、B3分別與傳輸門Tl、T2、T3的輸入端子連接，這些傳輸門Tl、T2、T3的輸出端子Y-Tl,Y-T2,Y-T3，作為該在先發(fā)明三值邏輯函數(shù)電路的輸出端子Y而被進(jìn)行線"或"連接。這樣的在先發(fā)明三值邏輯函數(shù)電路，為了實(shí)現(xiàn)二變量三值邏輯函數(shù)，將一方的輸入b輸入到三個(gè)一變量三值邏輯函數(shù)電路Bl、B2、B3，并將這些一變量三值邏輯函數(shù)電路B1、B2、B3的輸出，提供給基于控制信號而被控制的三個(gè)傳輸門Tl、T2、T3,且該控制信號是根據(jù)另一方的輸入a所生成的，由此，才艮據(jù)該輸入a，排他性地選擇傳輸門Tl、T2、T3,其結(jié)果，是得到二變量三值邏輯函數(shù)的結(jié)果。因此，在在先發(fā)明三值邏輯函數(shù)電路中，由于根據(jù)輸入a得到傳輸門Tl、17、T3的控制信號，因此需要三組六個(gè)一變量三值邏輯函數(shù)電路C1、Dl、C2、D2、C3、D3。此外，針對輸入b得到輸出的一變量三值邏輯函數(shù)電路Bl、B2、B3,以及針對輸入a得到輸出的三組六個(gè)一變量三值邏輯函數(shù)電路Cl、Dl、C2、D2、C3、D3的實(shí)現(xiàn)方法，是根據(jù)與日本特表2002-517937號公報(bào)所公開的方法同樣的方法。在此，一變量三值邏輯函數(shù)存在27種，然而在在先發(fā)明三值邏輯函數(shù)電路中，能夠只使用17種一變量三值邏輯函數(shù)電路系統(tǒng)地實(shí)現(xiàn)。作為本發(fā)明的實(shí)施方式所示的三值邏輯函數(shù)電路，是將這樣的在先發(fā)明三值邏輯函數(shù)電路進(jìn)行了改進(jìn)的電路。即，表示了如下的情況在先發(fā)明三值邏輯函數(shù)電路，提供顯著地消減用于實(shí)現(xiàn)全部的二變量三值邏輯函數(shù)電路所需的基本電路的種類，且只使用17種一變量三值邏輯函數(shù)電路及三個(gè)MOS傳輸門能夠系統(tǒng)地實(shí)現(xiàn)的指南，并且，通過只使用一變量三值邏輯函數(shù)電路來構(gòu)成全部的三值邏輯元件，能夠顯著地減小上升和下降的轉(zhuǎn)換時(shí)間的非對稱性。與此相對，作為本發(fā)明的實(shí)施方式所示的三值邏輯函數(shù)電路，在三個(gè)MOS傳輸門中，在與控制信號之間構(gòu)成傳輸門邏輯，由此，能夠?qū)鬏旈T的控制所需的邏輯函數(shù)電5^lt從六個(gè)消減為四個(gè)，能夠顯著地消減用于實(shí)現(xiàn)全部的二變量三值邏輯函數(shù)電路所需的晶體管數(shù)。另外，該三值邏輯函數(shù)電路，在針對輸入a得到輸出的一變量三值邏輯函數(shù)電路的實(shí)現(xiàn)方法中，優(yōu)化構(gòu)成該一變量邏輯函數(shù)電路的MOS晶體管的閾值電壓，能夠?qū)崿F(xiàn)提高邏輯函數(shù)電路的動作速度及提高波形的對稱性。以下，對于這樣的三值邏輯函數(shù)電路進(jìn)行說明。三值邏輯函數(shù)電路，如圖2所示，具備由p型MOS晶體管和n型MOS晶體管所構(gòu)成的三個(gè)傳輸門Tl、T2、T3。即，該三值邏輯函數(shù)電路，與在先發(fā)明三值邏輯函數(shù)電路同樣，具備根據(jù)輸入而導(dǎo)通或者截止的三個(gè)傳輸門Tl、T2、T3，并通過使這三個(gè)傳輸門Tl、T2、T3導(dǎo)通或者截止，來決定從輸出端子Y所輸出的值。具體而言，三值邏輯函數(shù)電路，通過傳輸門Tl選擇針對輸入a=-1的輸出，通過傳輸門T2選擇針對輸入a=0的輸出，通過傳輸門T3選擇針對輸入a:l的輸出。針對輸入a=(-1,0,1)得到輸出(1，-1，-1)的一變量三值邏輯函數(shù)電路C1，和與其互補(bǔ)對稱的一變量三值邏輯函數(shù)電路D1分別與傳輸門Tl的兩個(gè)控制端子C-T1、D-T1連接。另外，針對輸入a-(-1，0，l)得到輸出(-1，-1，1)的一變量三值邏輯函數(shù)電路C3，和與其互補(bǔ)對稱的一變量三值邏輯函數(shù)電路D3分別與傳輸門T3的兩個(gè)控制端子C國T3、D-T3連接。在此，傳輸門T2，具有四個(gè)控制端子C-T2a、C-T2b、D-T2a、D-T2b。一變量三值邏輯函數(shù)電路D1、一變量三值邏輯函數(shù)電路D3、一變量三值邏輯函數(shù)電路C3、一變量三值邏輯函數(shù)電路Cl分別與這些傳輸門T2的四個(gè)控制端子C-T2a、C-T2b、D-T2a、D-T2b連接。即，在三值邏輯函數(shù)電路中，將針對輸入a=(-1,0，1)得到輸出(1,-1，-1)的一變量三值邏輯函數(shù)電路Cl的輸出，與傳輸門Tl的控制端子C-T1連接的同時(shí)，連接到傳輸門T2的控制端子D-T2b;將針對輸入a-(-1,0，1)得到輸出(-1，1,1)的一變量三值邏輯函數(shù)電路D1的輸出，與傳輸門T1的控制端子D-T1連接的同時(shí)，連接到傳輸門T2的控制端子C-T2a。另夕卜，在三值邏輯函數(shù)電路中，將針對輸入a-(-1，0，l)得到輸出(-1，-1，1)的一變量三值邏輯函數(shù)電路C3的輸出，與傳輸門T3的控制端子C-T3連接的同時(shí)，連接到傳輸門T2的控制端子D-T2a;將針對輸入a=(-1，0，1)得到輸出(1,1,-1)的一變量三值邏輯函數(shù)電路D3的輸出，與傳輸門T3的控制端子D-T3連接的同時(shí)，連接到傳輸門T2的控制端子C-T2b。另外，針對輸入b得到輸出的一變量三值邏輯函數(shù)電路Bl、B2、B3分別與傳輸門Tl、T2、T3的輸入端子連接，這些傳輸門Tl、T2、T3的輸出端子Y-T1，Y-T2，Y-T3,作為該三值邏輯函數(shù)電路的輸出端子Y而被進(jìn)行線"或"連接。在這樣的傳輸門Tl、T2、T3中，傳輸門Tl、T3分別如圖3A所示，將具有正的閾值電壓的增強(qiáng)型的n型MOS晶體管nt,和具有負(fù)的閾值電壓的增強(qiáng)型的p型MOS晶體管pt并聯(lián)連接而構(gòu)成。具有正的閾值電壓的n型MOS晶體管nt,i殳具有例如0.2伏這樣的小于通常的增強(qiáng)型晶體管的閾值電壓。另夕卜，具有負(fù)的閾值電壓的增強(qiáng)型的p型MOS晶體管pt也同樣，設(shè)具有例如-0.2伏這樣的絕對值小于通常的增強(qiáng)型晶體管的閾值電壓。n型MOS晶體管nt的控制端子C-T1(C-T3),由于控制輸入為l而成為導(dǎo)通狀態(tài)，并且，由于控制輸入為-1而成為截止?fàn)顟B(tài)；p型MOS晶體管pt的控制端子D-T1(D-T3)，與控制端子C-T1(D-T1)為互補(bǔ)對稱，由于控制輸入為-1而成為導(dǎo)通狀態(tài)，并且，由于控制輸入為1而成為截止?fàn)顟B(tài)。另一方面，傳輸門T2，如圖3B所示，將串聯(lián)連接的具有正的閾值電壓的增強(qiáng)型的n型MOS晶體管ntl、nt2的開關(guān)對，與串聯(lián)連接的具有負(fù)的閾值電壓的增強(qiáng)型的p型MOS晶體管ptl、pt2的開關(guān)對，進(jìn)行并聯(lián)連接而構(gòu)成。具有正的閾值電壓的增強(qiáng)型的n型MOS晶體管ntl、nt2，具有例如0.2伏這樣的小于通常的增強(qiáng)型晶體管的閾值電壓。另外，具有負(fù)的閾值電壓的增強(qiáng)型的p型MOS晶體管ptl、pt2也同樣，具有例如-0.2伏這樣的絕對值小于通常的增強(qiáng)型晶體管的閾值電壓。在這樣的傳輸門T2中，控制端子C-T2a,與具有串聯(lián)關(guān)系的n型MOS晶體管ntl連接，控制端子C-T2b，與n型MOS晶體管nt2連接。另外，控制端子D-T2a，與具有串聯(lián)關(guān)系的p型MOS晶體管ptl連接，控制端子D-T2b,與p型MOS晶體管pt2連接。此外，針對輸入a-(-1，0，l)得到輸出(-1，1,1)的一變量三值邏輯函數(shù)電路D1的輸出與控制端子C-T2a連接，針對輸入a-(-1，0，l)得到輸出(1，1,-1)的一變量三值邏輯函數(shù)電路D3的輸出與控制端子C-T2b連接。在此，由于在傳輸門T2中，是將作為由控制端子C-T2a所控制的開關(guān)的n型MOS晶體管ntl,和作為由控制端子C-T2b所控制的開關(guān)的n型MOS晶體管nt2進(jìn)行串聯(lián)連接，因此與由控制信號(-1,1，1)和控制信號(1，1,-1)的"與"(AND)亦即(-1，1，-1)所控制是等價(jià)的。即，由n型MOS晶體管ntl、nt2構(gòu)成的開關(guān)對，只有在控制輸入為0時(shí)成為導(dǎo)通狀態(tài)，而在控制輸入為-1、l時(shí)成為截止?fàn)顟B(tài)。另外，針對輸入a=(-1，0,1)得到輸出(-1，-1，1)的一變量三值邏輯函數(shù)電路C3的輸出與控制端子D-T2a連接，針對輸入a-(-1,0,l)得到輸出(1,-1，-1)的一變量三值邏輯函數(shù)電路C1的輸出與控制端子D-T2b連接。在此，由于在傳輸門T2中，是將作為由控制端子D-T2a所控制的開關(guān)的p型MOS晶體管ptl，和作為由控制端子D-T2b所控制的開關(guān)的p型MOS晶體管pt2,進(jìn)行串聯(lián)連接，因此與由控制信號(-1,-1，l)和控制信號(l,-1，-l)的"異或"(NOR)亦即(1，-1,l)所控制是等價(jià)的。即，由p型MOS晶體管ptl、pt2構(gòu)成的開關(guān)對，只有在控制輸入為0時(shí)成為導(dǎo)通狀態(tài)，并且在控制輸入為-1、1時(shí)成為截止?fàn)顟B(tài)。根據(jù)以上所述，傳輸門T2，進(jìn)行如下動作，即，只有在控制輸入為0時(shí)成為導(dǎo)通狀態(tài)，并且在控制輸入為-1、l時(shí)成為截止?fàn)顟B(tài)。另外，在三值邏輯函數(shù)電路中，設(shè)一變量三值邏輯函數(shù)電路Bl、B2、B3分別為，針對輸入b-(-1,0，1)，提供(p,q，r)、(s，t,u)、(x，y,z)。其中，p、q、r、s、t、u、x、y、z，分另、J為，取-1、0、1中的任意一個(gè)值的值。通過這樣的三值邏輯函數(shù)電路能夠?qū)崿F(xiàn)的二變量三值邏輯函數(shù)，如下表1所示。表l二變量三值邏輯函數(shù)a<table>tableseeoriginaldocumentpage20</column></row><table>由于在這些一變量三值邏輯函數(shù)中，函數(shù)f()"恒等為-1,函數(shù)f"，恒等為0，函數(shù)f27，恒等為1,因此無需特殊的電路。另外，函數(shù)f。2和f26、函數(shù)f。3和f25、函數(shù)f()4和f24、函數(shù)&5和&、函數(shù)f06和f22、函數(shù)f07和f;M、函數(shù)f。8和f2()、函數(shù)&9和&9、函數(shù)f10和f18、函數(shù)fn和fn、函數(shù)fu和fw、函數(shù)63和&5，分別存在相互互補(bǔ)對稱的關(guān)系。其中，函數(shù)fo6,是將(-l,0，l)作為輸入，將(-l,0,1)作為輸出。即，函數(shù)f()6，輸出=輸入，因此為通過(Through)。另夕卜，函數(shù)f22，是將(-l,0,l)作為輸入，將(l,0,-l)作為輸出。即，由于函數(shù)f22,是輸出=輸入的否定，因此相當(dāng)于二值邏輯的反相器。因此，應(yīng)該由MOS晶體管實(shí)現(xiàn)的一變量三值邏輯函數(shù)電路，成為函數(shù)&5f26的12種。函數(shù)f。2f。4、函數(shù)f。6fu，分別能夠通過在與它們?yōu)榛パa(bǔ)對稱的函數(shù)f26f24、函數(shù)f22&5的后級設(shè)置反相器來實(shí)現(xiàn)。此外，根據(jù)邏輯函數(shù)，在輸出只能取-1、0、1的三個(gè)值中的兩個(gè)值的情況下，不是反相器f22,而是能夠以簡單的電路來實(shí)現(xiàn)。對此，詳見后述。接著，對于這12種一變量三值邏輯函數(shù)電路的具體的實(shí)現(xiàn)方法進(jìn)行說明。將三值設(shè)為(-1，0，1)。有三種源極邏輯值-1、0、1,在各個(gè)輸入端子和輸出端子之間，如圖4A至圖4C所示那樣考慮設(shè)置開關(guān)的構(gòu)成。另外，對于邏輯值-1，假定-l伏，對于邏輯值o，假定o伏，對于邏輯值l，假定+l伏，首先，考慮源極邏輯值為-1的情況。在將MOS晶體管的源極電極連接到-1伏時(shí)，若將柵極電壓設(shè)為+1伏，則柵極/源極間電壓Vgs,為2伏。此時(shí)，為了使MOS晶體管成為導(dǎo)通狀態(tài)，如圖5A所示那樣，使用增強(qiáng)型的n型MOS晶體管，將閾值電壓設(shè)為1.5伏即可。將該增強(qiáng)型的n型MOS晶體管簡記為NE。另外，在將MOS晶體管的源極電極連接到-1伏時(shí)，若將柵極電壓設(shè)為0伏，則柵極/源極間電壓Vgs，為1伏。此時(shí)，為了使MOS晶體管成為導(dǎo)通狀態(tài)，如圖5B所示，使用增強(qiáng)型的n型MOS晶體管，將閾值電壓設(shè)為0.5伏即可。該開關(guān)，由于閾值電壓為0.5伏，因此在輸入為0(Vgs=1.0)和輸入為1(Vgs=2.0)兩者的情況下為導(dǎo)通狀態(tài)。設(shè)將該增強(qiáng)型的n型MOS晶體管，簡記為ne。另外，將這些進(jìn)行總結(jié)，如下表3所示。表3源極邏輯值為-l的情況<table>tableseeoriginaldocumentpage22</column></row><table>接著，考慮源極邏輯值為o的情況。在將MOS晶體管的源極電極連接到0伏時(shí)，若將柵極電壓設(shè)為+1伏，則柵極/源極間電壓Vgs,為1伏。此時(shí)，為了使MOS晶體管成為導(dǎo)通狀態(tài)，如圖7A所示，使用增強(qiáng)型的n型MOS晶體管，將閾值電壓設(shè)為0.5伏即可。該增強(qiáng)型的n型MOS晶體管，為使用圖5B定義的增強(qiáng)型的n型MOS晶體管ne。另外，在將MOS晶體管的源極電極連接到0伏時(shí)，若將柵極電壓設(shè)為-l伏，則柵極/源極間電壓Vgs，為-l伏。此時(shí)，為了使MOS晶體管成為導(dǎo)通狀態(tài)，如圖7B所示，使用增強(qiáng)型的p型MOS晶體管，將閾值電壓設(shè)為-0.5伏即可。該增強(qiáng)型的p型MOS晶體管，為使用圖6B定義的增強(qiáng)型的p型MOS晶體管pe。此外，在將MOS晶體管的源極電極連接到0伏時(shí)，若將柵極電壓設(shè)為0伏，則柵極/源極間電壓Vgs,為0伏。此時(shí)，為了使MOS晶體管成為導(dǎo)通狀態(tài)，如圖7C所示，使用耗盡型的n型MOS晶體管(或者p型MOS晶體管)，將閾值電壓設(shè)為-0.5伏(或者+0.5伏)即可。將該耗盡型的n型MOS晶體管(或者p型MOS晶體管)，簡記為nd(pd)。在使用了耗盡型的n型MOS晶體管nd的情況下，在輸入為0(Vgs=0.0)和輸入為1(Vgs=1.0)的兩者的情況下開關(guān)為導(dǎo)通狀態(tài)。另夕卜，在使用了耗盡型的p型MOS晶體管pd的情況下，在輸入為0(Vgs=0.0)和輸入為-l(Vgs=-1.0)的兩者的情況下開關(guān)為導(dǎo)通狀態(tài)。此外，將這些進(jìn)行總結(jié)，如下表5所示。表5源極邏輯值為o的情況<table>tableseeoriginaldocumentpage23</column></row><table>根據(jù)上表5，當(dāng)源極邏輯值為0的情況下，作為只在輸入為0的情況下使輸出為0進(jìn)行輸出的電路，如下表6及圖8所示，可知在源極邏輯值為0的輸入端子和輸出端子之間，串聯(lián)鏈接耗盡型的n型MOS晶體管nd，和耗盡型的p型MOS晶體管pd，并插入即可。表6<table>tableseeoriginaldocumentpage24</column></row><table>在此，在這樣的電路中，對于MOS晶體管的背柵電極(基板偏壓)的連接進(jìn)行說明。背柵電極，通常與電源連接。對于與供給負(fù)電壓的電源連接的n型MOS晶體管NE、ne、nt以及與供給正電壓的電源連接的p型MOS晶體管PE、pe、pt，可以4吏用該方法。然而，在將0伏作為電源的MOS晶體管nd、nt、ne、pd、pt、pe的背柵電極，與0伏的電源連接的情況下，在輸出端子的電壓為正或者負(fù)的情況下，通過在背柵電極和漏極電極之間所形成的結(jié)型二極管而流動大電流。例如，對于n型MOS晶體管nd、nt、ne,當(dāng)輸出端子電壓為負(fù)的情況下，產(chǎn)生源極電壓和漏極電壓的反轉(zhuǎn)，通過背柵電極和漏極電極之間所形成的PN結(jié)而流動正方向電流。另外，對于p型MOS晶體管pd、pt、pe，當(dāng)輸出端子電壓為正的情況下，產(chǎn)生源極電壓和漏極電壓的反轉(zhuǎn)，通過源極電極和背柵電極及漏極電極之間所形成的PN結(jié)而流動正方向電流。為了防止這樣的現(xiàn)象的產(chǎn)生，即使是與0伏的電源連接的MOS晶體管，n型MOS晶體管，與供給負(fù)電壓的電源連接，并且p型MOS晶體管，與供給正電壓的電源連接。由此，即使在輸出端子的電壓變成正或者負(fù)的情況下，也能夠避免在背柵電極和漏極電極之間，流動通過PN結(jié)的正方向電流的情況。因此，在三值邏輯函數(shù)電路中，將構(gòu)成傳輸門Tl、T3的增強(qiáng)型的n型MOS晶體管nt的背柵電極，與供給負(fù)電壓的電源連接，并且將增強(qiáng)型的p型MOS晶體管pt的背柵電極，與供給正電壓的電源連接。同樣，在三值邏輯函數(shù)電路中，將構(gòu)成傳輸門T2的增強(qiáng)型的n型MOS晶體管ntl、nt2的背柵電極，與供給負(fù)電壓的電源連接，并且將增強(qiáng)型的p型MOS晶體管ptl、pt2的背柵電極，與供給正電壓的電源連接。這樣，上表2所示的27種一變量三值邏輯函數(shù)，能夠以如下的方式進(jìn)行分類。在上述表2中，能夠通過一級的CMOS(ComlementaryMOS)電路實(shí)現(xiàn)的只是，針對輸入x，邏輯函數(shù)f(x)存在f(-1)^f(0)(l)的關(guān)系的情況。以下，將這樣的函教，稱為反轉(zhuǎn)函數(shù)(reversefunction)。即，所謂反轉(zhuǎn)函數(shù)，是輸入x的大小關(guān)系和邏輯函數(shù)f(x)的大小關(guān)系發(fā)生了反轉(zhuǎn)的函數(shù)。反轉(zhuǎn)函數(shù)，在上表2所示的27種一變量三值邏輯函數(shù)中，為fiQ、f13、f19、f22、f23、f25、f26。將此作為分類l。在上表2所示的27種一變量三值邏輯函數(shù)中，由于函數(shù)f。2fos、函數(shù)f07f()9、函數(shù)fi5fw、函數(shù)f2。、f21、f24，不是反轉(zhuǎn)函數(shù)，因此不能通過一級的CMOS電路來實(shí)現(xiàn)。在這些一變量三值邏輯函數(shù)中，由于函數(shù)f。廣f。s、函數(shù)f。廣fo9,分別存在與函數(shù)f26~f23、函數(shù)fn-fw為互補(bǔ)對稱的關(guān)系，因此從原理上講，可以實(shí)現(xiàn)函數(shù)f26f^，并在其后級設(shè)置反相器f22即可。將此作為分類2。另外，由于函數(shù)1"15，與反轉(zhuǎn)函數(shù)fu互補(bǔ)對稱，并且，函數(shù)&8，與反轉(zhuǎn)函數(shù)f^互補(bǔ)對稱，因此可以在反轉(zhuǎn)函數(shù)fu、fn)各自的后級設(shè)置反相器f23即可。將此也作為分類2。并且，在上表2所示的27種一變量三值邏輯函數(shù)中，函數(shù)fu和fu、函數(shù)&2和fw,分別具有互補(bǔ)對稱的關(guān)系，然而由于不是反轉(zhuǎn)函數(shù)，因此不能夠通過一級的CMOS電路來實(shí)現(xiàn)。在此，設(shè)函數(shù)fu和fu，分別通過兩級的CMOS電路來實(shí)現(xiàn)。將此作為分類3。此外，雖然函數(shù)fn和fw，可以分別通過在函數(shù)fn和fn的后級設(shè)置反相器來實(shí)現(xiàn)，然而卻成為三級的CMOS電路。因此，當(dāng)著眼于函數(shù)fn和fn、函數(shù)fu和fw的互補(bǔ)對稱性時(shí)，則可以直接通過兩級的CMOS電路來實(shí)現(xiàn)。將此作為分類3'。另外，由于其余的函數(shù)f20、f21、f24,不是反轉(zhuǎn)函數(shù)，因此通過兩級的CMOS電路來實(shí)現(xiàn)。將此也作為分類3。此外，對于函數(shù)f。8、f。7、f04，由于分別與函數(shù)f2G、f21、f24的互補(bǔ)對稱性，也可以直接通過兩級的CMOS電路來實(shí)現(xiàn)。也將此作為分類3'。如上所述，能夠?qū)崿F(xiàn)的電路是，被分類為分類1的反轉(zhuǎn)電路的f10、fl3、fl9、f22、f23、f25、f26的七種，以及被分類為分類3的非反轉(zhuǎn)電路的fll、fl2、f20、f2l、f24的五種的總計(jì)12種。此外，除了這12種電路以夕卜，加上被分類為分類3'的函數(shù)f。4、fQ7、f。8、f18、fn的五種，實(shí)現(xiàn)總計(jì)17種即可，且該分類3'是根據(jù)互補(bǔ)對稱性可以直接通過兩級的CMOS電路實(shí)現(xiàn)的。作為分類2的函數(shù)fo廣f。9中，其余的是函數(shù)f。2、f。3、f。5、fD9。其中，函數(shù)^2=(-1，-1，0)，可以通過在函數(shù)&=(1，1，0)的后級設(shè)置反相器&3=(0，0,-l)來實(shí)現(xiàn)。另外，函數(shù)&3=(-1，-1,1),可以通過在函數(shù)&5=(1，1，-1)的后級設(shè)置反相器fw-(1,-1,-1)來實(shí)現(xiàn)。此外，函數(shù)&5=(-1，0，0)，可以通過在函數(shù)&3=(1,0,0)的后級設(shè)置反相器&3=(0,0，-l)來實(shí)現(xiàn)。另外，函數(shù)^9=(-1，1,1),可以通過在函數(shù)&9=(1，-1，-1)的后級設(shè)置反相器&5=(1，1，-1)來實(shí)現(xiàn)。此外，對于這些函數(shù)f。2、fQ3、f。5、fQ9,分別有六種實(shí)現(xiàn)方法。其中，去除使用最一般的反相器&2=(1，0，-1)的方法以外，還有四種實(shí)現(xiàn)方法。例如，函數(shù)f。3，也可以將后級的反相器設(shè)成&5=(1,1，-1)。另外，在日本特表2002-517937號公報(bào)上所記載的電路中，將前級的元件統(tǒng)一為函數(shù)&5=(1，1,-1)或者函數(shù)&9=(1，-1，-1)中的任意一個(gè)。將以上內(nèi)容進(jìn)行總結(jié)，得到下表8。表8基于一變量三值邏輯函數(shù)的實(shí)現(xiàn)法的分類<table>tableseeoriginaldocumentpage27</column></row><table>經(jīng)這樣分類的各函數(shù)，能夠以如下的方式來實(shí)現(xiàn)。首先，對于被分類為分類1的可以通過一級CMOS電路來實(shí)現(xiàn)的七種反轉(zhuǎn)函數(shù)&。、f13、f19、f22、f23、f25、&6的實(shí)現(xiàn)方法進(jìn)行說明。函數(shù)fw，將(-l,0，l)作為輸入，將(0，-1，-l)作為輸出。因此，函數(shù)fK)，如圖10所示，對于源極邏輯值0，用輸入b來驅(qū)動增強(qiáng)型的p型MOS晶體管pe,以使在輸入-1的情況下為導(dǎo)通狀態(tài)，并且，對于源極邏輯值-1,用輸入b來驅(qū)動增強(qiáng)型的n型MOS晶體管ne，以使在輸入0、l的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。另外，函數(shù)&，將(-l，0，l)作為輸入，將(O,0，-l)作為輸出。因此，函數(shù)f^，如圖11所示，對于源極邏輯值0，用輸入b來驅(qū)動耗盡型的p型MOS晶體管pd,以使在輸入-1、0的情況下為導(dǎo)通狀態(tài)，并且，對于源極邏輯值-1,用輸入b來驅(qū)動增強(qiáng)型的n型MOS晶體管NE，以使在輸入l的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。此外，函數(shù)fw,將(-l,0,l)作為輸入，將(l,-1，-l)作為輸出。因此，函數(shù)f^，如圖12所示，對于源極邏輯值l，用輸入b來驅(qū)動增強(qiáng)型的p型MOS晶體管PE，以使在輸入-1的情況下為導(dǎo)通狀態(tài)，并且，對于源極邏輯值-1,用輸入b來驅(qū)動增強(qiáng)型的n型MOS晶體管ne,以使在輸入0、l的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。另外，函數(shù)f22，將(-l，0，l)作為輸入，將(l，0，-l)作為輸出。因此，函數(shù)f22，如圖13所示，對于源極邏輯值l，用輸入b來驅(qū)動增強(qiáng)型的p型MOS晶體管PE，以使在輸入-1的情況下為導(dǎo)通狀態(tài)，并且，對于源極邏輯值0，用輸入b來驅(qū)動耗盡型的n型MOS晶體管nd和耗盡型的p型MOS晶體管pd的串聯(lián)電路，以使在輸入0的情況下為導(dǎo)通狀態(tài)，進(jìn)而，對于源極邏輯值-1，用輸入b來驅(qū)動增強(qiáng)型的n型MOS晶體管NE，以使在輸入1的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。另外，函數(shù)f23，將(-1，0，1)作為輸入，將(1，0，0)作為輸出。因此，函數(shù)f23，如圖14所示，對于源極邏輯值l，用輸入b來驅(qū)動增強(qiáng)型的p型MOS晶體管PE,以使在輸入-1的情況下為導(dǎo)通狀態(tài)，并且，對于源極邏輯值0，用輸入b來驅(qū)動耗盡型的n型MOS晶體管nd，以使在輸入0、l的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。此外，函數(shù)f25,將(-l，0，l)作為輸入，將(l,1，-l)作為輸出。因此，函數(shù)f25，如圖15所示，對于源極邏輯值l,用輸入b來驅(qū)動增強(qiáng)型的p型MOS晶體管pe,以使在輸入-1、0的情況下為導(dǎo)通狀態(tài)，并且，對于源極邏輯值-1,用輸入b來驅(qū)動增強(qiáng)型的n型MOS晶體管NE，以使在輸入l的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。另外，函數(shù)f26，將(-l，0,l)作為輸入，將(l,1，O)作為輸出。因此，函數(shù)f25，如圖16所示，對于源極邏輯值l,用輸入b來驅(qū)動增強(qiáng)型的p型MOS晶體管pe，以使在輸入-1、0的情況下為導(dǎo)通狀態(tài)，并且，對于源極邏輯值0，用輸入b來驅(qū)動增強(qiáng)型的n型MOS晶體管ne，以使在輸入l的情況下為導(dǎo)通狀態(tài)，由此來實(shí)現(xiàn)。這樣，被分類為分類1的七種反轉(zhuǎn)函數(shù)&o、f13、f19、f22、f23、f25、f26，能夠通過一級CMOS電路來實(shí)現(xiàn)。接著，對被分類為分類3的不能通過一級的CMOS電路來實(shí)現(xiàn)的五種函數(shù)fn、f12、f2Q、f21、fM的實(shí)現(xiàn)方法進(jìn)行說明。這些函數(shù)fu、f12、f20、f2i、f24,在輸入側(cè)需要將輸入(-1,0,1)轉(zhuǎn)換為二值(1,1，-1)的附加電路f25,成為兩級的CMOS電路。此外，以下，增強(qiáng)型的n型MOS晶體管nt及p型MOS晶體管pt,分別表示具有絕對值小于通常的閾值電壓的閾值電壓的增強(qiáng)型MOS晶體管，例如將各閾值電壓"沒為0.2伏、-0.2伏。函數(shù)fu，將(-1，0,1)作為輸入，將(0,-1，0)作為輸出。因此，函數(shù)fn,如圖17所示構(gòu)成為，使輸入13通過反轉(zhuǎn)函數(shù)&5=(1，1，-1)，并使其輸出為nb,對于源極邏輯值0，插入兩個(gè)增強(qiáng)型的p型MOS晶體管pe的并聯(lián)電路，用輸入b來驅(qū)動一方的p型MOS晶體管pel,并且用輸入b的反轉(zhuǎn)輸出nb來驅(qū)動另一方的p型MOS晶體管pe2，以使在輸入-1、1的情況下為導(dǎo)通狀態(tài)。而且，函數(shù)fu，對于源極邏輯值-1，插入兩個(gè)增強(qiáng)型的n型MOS晶體管ne、NE的串聯(lián)電路，用輸入b來驅(qū)動一方的n型MOS晶體管ne，并且，用輸入b的反轉(zhuǎn)輸出1b來驅(qū)動另一方的n型MOS晶體管NE,以使在輸入0的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。此外，該函數(shù)fu的動作，如下表9所示。表9<table>tableseeoriginaldocumentpage29</column></row><table>另外，函數(shù)f12,將(-1,0，1)作為輸入，將(0,-1，1)作為輸出。因此，函數(shù)fu，如圖18所示構(gòu)成為，使輸入b通過反轉(zhuǎn)函數(shù)f25=(l，l，-1)，并使其輸出為nb,對于源極邏輯值o，用輸入b來驅(qū)動增強(qiáng)型的p型MOS晶體管pe，以使在輸入-1的情況下為導(dǎo)通狀態(tài)。另外，函數(shù)fu構(gòu)成為，對于源極邏輯值-1，插入兩個(gè)增強(qiáng)型的n型MOS晶體管ne、NE的串聯(lián)電路，用輸入b來驅(qū)動一方的n型MOS晶體管ne，并且用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動另一方的n型MOS晶體管NE,以使在輸入0的情況下為導(dǎo)通狀態(tài)。而且，函數(shù)fu,對于源極邏輯值l,用輸入b的反轉(zhuǎn)輸出ib來驅(qū)動增強(qiáng)型的p型MOS晶體管PE，以使在輸入1的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。此外，該函數(shù)&的動作，如下表10所示。表IO動作非反轉(zhuǎn)函數(shù)fl2<table>tableseeoriginaldocumentpage30</column></row><table>此外，函數(shù)f2。，將(-1,0，1)作為輸入，將(1，-1,0)作為輸出。因此，函數(shù)f2(j，如圖19所示構(gòu)成為，使輸入b通過反轉(zhuǎn)函數(shù)f25=(1，1，-1)，并使其輸出為，b，對于源極邏輯值l，用輸入b來驅(qū)動增強(qiáng)型的p型MOS晶體管PE，以使在輸入-1的情況下為導(dǎo)通狀態(tài)。另外，函數(shù)f2。構(gòu)成為，對于源極邏輯值-1，插入兩個(gè)增強(qiáng)型的n型MOS晶體管ne、NE的串聯(lián)電路，用輸入b來驅(qū)動一方的n型MOS晶體管ne,并且用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動另一方的n型MOS晶體管NE,以使在輸入0的情況下為導(dǎo)通狀態(tài)。而且，函數(shù)&。，對于源極邏輯值0，用輸入b的反轉(zhuǎn)輸出nb來驅(qū)動增強(qiáng)型的p型MOS晶體管pe，以使在輸入1的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。此外，該函數(shù)f2。的動作，如下表ll所示。表ll動作非反轉(zhuǎn)函數(shù)f20<table>tableseeoriginaldocumentpage30</column></row><table>在此，作為與源極邏輯值0連接的增強(qiáng)型的p型MOS晶體管，使用通常的增強(qiáng)型的p型MOS晶體管pe，然而本申請的申請人確認(rèn)了如下的情況通過代替通常的增強(qiáng)型的p型MOS晶體管pe，而使用具有絕對值小于該p型MOS晶體管pe的閾值電壓的負(fù)的閾值電壓的增強(qiáng)型的p型MOS晶體管pt，關(guān)于動作速度和波形的對稱性的特性變得良好。即，函數(shù)f20，作為與源極邏輯值0連接的增強(qiáng)型的p型MOS晶體管，也可以使用通常的增強(qiáng)型的p型MOS晶體管pe,然而，通過使用具有絕對值小于該通常的閾值電壓的負(fù)的閾值電壓的增強(qiáng)型的p型MOS晶體管pt,能夠?qū)崿F(xiàn)提高該三值邏輯函數(shù)電路的動作速度及提高波形的對稱性。此外，函數(shù)f21,將(-1，0，1)作為輸入，將(1，-1,1)作為輸出。因此，函數(shù)f^，如圖20所示構(gòu)成為，使輸入b通過反轉(zhuǎn)函數(shù)f25=(1，1，-1),并使其輸出為nb,對于源極邏輯值1，插入兩個(gè)增強(qiáng)型的p型MOS晶體管PE的并聯(lián)電路，用輸入b來驅(qū)動一方的p型MOS晶體管PE1，并且用輸入b的反轉(zhuǎn)輸出nb來驅(qū)動另一方的p型MOS晶體管PE2，以使在輸入-1、l的情況下為導(dǎo)通狀態(tài)。而且，函數(shù)f2i，對于源極邏輯值-1，插入兩個(gè)增強(qiáng)型的n型MOS晶體管ne、NE的串聯(lián)電路，用輸入b來驅(qū)動一方的n型MOS晶體管ne，并且用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動另一方的n型MOS晶體管NE，以4吏在輸入0的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。此外，該函數(shù)fu的動作，如下表12所示。表12<table>tableseeoriginaldocumentpage31</column></row><table>另外，函數(shù)f24,將(-l，0，l)作為輸入，將(l，0,l)作為輸出。因此，函數(shù)&4，如圖21所示構(gòu)成為，使輸入b通過反轉(zhuǎn)函數(shù)f25=(1，1，-1)，并使其輸出為"lb，對于源極邏輯值1,插入兩個(gè)增強(qiáng)型的p型MOS晶體管PE的并聯(lián)電路，用輸入b來驅(qū)動一方的p型MOS晶體管PEl，并且用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動另一方的p型MOS晶體管PE2，以使在輸入-l、1的情況下為導(dǎo)通狀態(tài)。而且，函數(shù)f24，對于源極邏輯值0,插入耗盡型的n型MOS晶體管nd和增強(qiáng)型的n型MOS晶體管ne的串聯(lián)電路，用輸入b來驅(qū)動一方的n型MOS晶體管nd,并且用輸入b的反轉(zhuǎn)輸出nb來驅(qū)動另一方的n型MOS晶體管ne，以使在輸入0的情況下為導(dǎo)通狀態(tài)，可以由此來實(shí)現(xiàn)。另外，該函數(shù)f24的動作，如下表13所示。表13動作非反轉(zhuǎn)函數(shù)f24<table>tableseeoriginaldocumentpage32</column></row><table>在此，作為與源極邏輯值0連接的增強(qiáng)型的n型MOS晶體管，使用通常的增強(qiáng)型的n型MOS晶體管ne，然而本申請的申請人確認(rèn)了如下的情況通過代替通常的增強(qiáng)型的n型MOS晶體管ne,而使用具有絕對值小于該n型MOS晶體管ne的閾值電壓的正的閾值電壓的增強(qiáng)型的n型MOS晶體管nt，關(guān)于動作速度和波形的對稱性的特性變得良好。即，函數(shù)f24，作為與源極邏輯值0連接的增強(qiáng)型的n型MOS晶體管，也可以使用通常的增強(qiáng)型的n型MOS晶體管ne,然而，通過使用具有絕對值小于該通常的閾值電壓的正的閾值電壓的增強(qiáng)型的n型MOS晶體管nt，能夠?qū)崿F(xiàn)提高該三值邏輯函數(shù)電路的動作速度及提高波形的對稱性。這樣，被分類為分類3的五種函數(shù)fn、f12、f2。、f21、f24，能夠通過二級的CMOS電路來實(shí)現(xiàn)。接著，對作為被分類為分類3的不是反轉(zhuǎn)函數(shù)的五種函數(shù)fn、f12、f20、&l、f24的互補(bǔ)對稱電路的、被分類為分類3'的五種函數(shù)fn、f16、f08、f07、fQ4的實(shí)現(xiàn)方法進(jìn)行說明。這些函數(shù)f17、f16、fo8、fo7、f。4,與不是反轉(zhuǎn)函數(shù)的函數(shù)同樣，在輸入側(cè)需要將輸入(-l，0，l)轉(zhuǎn)換為二值(l，-1,-1)的附加電路fw,成為兩級的CMOS電路。函數(shù)fn,將(-l,0，l)作為輸入，將(0，1，O)作為輸出。因此，函數(shù)fn,如圖22所示構(gòu)成為，使輸入b通過反轉(zhuǎn)函數(shù)fw-(1,-1，-1)，并使其輸出為ib，對于源極邏輯值O,插入增強(qiáng)型的n型MOS晶體管ne和耗盡型的n型MOS晶體管nd的并聯(lián)電路，用輸入b來驅(qū)動一方的n型MOS晶體管ne,并且用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動另一方的n型MOS晶體管nd，以使在輸入-l、1的情況下為導(dǎo)通狀態(tài)。而且，函數(shù)fp對于源極邏輯值l，插入兩個(gè)增強(qiáng)型的p型MOS晶體管pe、PE的串聯(lián)電路，用輸入b來驅(qū)動一方的p型MOS晶體管pe,并且用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動另一方的p型MOS晶體管PE,以使在輸入0的情況下為導(dǎo)通狀態(tài)，能夠由此來實(shí)現(xiàn)。此外，該函數(shù)f]的動作如下表14所示。表14動<table>tableseeoriginaldocumentpage33</column></row><table>另外，函數(shù)f16，將(-1，0,1)作為輸入，將(0，1，-1)作為輸出。因此，函數(shù)&6，如圖23所示構(gòu)成為，使輸入b通過反轉(zhuǎn)函數(shù)f^=(i，-i，-l),并使其輸出為nb，對于源極邏輯值o，用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動增強(qiáng)型的n型MOS晶體管ne,以使在輸入-1的情況下為導(dǎo)通狀態(tài)。另外，函數(shù)f^構(gòu)成為，對于源極邏輯值l，插入兩個(gè)增強(qiáng)型的p型MOS晶體管pe、PE的串聯(lián)電路，用輸入b來驅(qū)動一方的p型MOS晶體管pe，并且用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動另一方的p型MOS晶體管PE，以使在輸入0的情況下為導(dǎo)通狀態(tài)。而且，函數(shù)fi6，對于源極邏輯值-1，用輸入b來驅(qū)動增強(qiáng)型的n型MOS晶體NE，以使在輸入l的情況下為導(dǎo)通狀態(tài)，能夠由此來實(shí)現(xiàn)。另外，該函數(shù)&6的動作，如下表15所示。表15動作非反轉(zhuǎn)函數(shù)的互補(bǔ)電路fl6<table>tableseeoriginaldocumentpage33</column></row><table>在此，作為與源極邏輯值0連接的增強(qiáng)型的n型MOS晶體管，使用通常的增強(qiáng)型的n型MOS晶體管ne,然而本申請的申請人確認(rèn)了如下的情況通過代替通常的增強(qiáng)型的n型MOS晶體管ne，而使用具有絕對值小于該n型MOS晶體管ne的閾值電壓的正的閾值電壓的增強(qiáng)型的n型MOS晶體管iit，關(guān)于動作速度和波形的對稱性的特性變得良好。即，函數(shù)&6，作為與源極邏輯值0連接的增強(qiáng)型的n型MOS晶體管，也可以使用通常的增強(qiáng)型的n型MOS晶體管ne,然而，通過使用具有絕對值小于該通常的閾值電壓的正的閾值電壓的增強(qiáng)型的n型MOS晶體管nt，能夠?qū)崿F(xiàn)提高該三值邏輯函數(shù)電路的動作速度及提高波形的對稱性。此外，函數(shù)fQ8，將(-1，0，1)作為輸入，將(-1，1，0)作為輸出。因此，函數(shù)fos,如圖24所示構(gòu)成為，使輸入b通過反轉(zhuǎn)函數(shù)f^=(1，-1,-1)，并使其輸出為，b，對于源極邏輯值-1,用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動增強(qiáng)型的n型MOS晶體管NE,以使在輸入-1的情況下為導(dǎo)通狀態(tài)。另外，函數(shù)f。8，對于源極邏輯值l，插入兩個(gè)增強(qiáng)型的p型MOS晶體管pe的串聯(lián)電路，用輸入b來驅(qū)動一方的p型MOS晶體管pel,并且用輸入b的反轉(zhuǎn)輸出nb來驅(qū)動另一方的p型MOS晶體管pe2，以使在輸入0的情況下為導(dǎo)通狀態(tài)。而且，函數(shù)f。s,對于源極邏輯值O,用輸入b來驅(qū)動增強(qiáng)型的n型MOS晶體管ne，以使在輸入1的情況下為導(dǎo)通狀態(tài)，能夠由此來實(shí)現(xiàn)。此外，該函數(shù)f。s的動作，如下表16所示。表16動作非反轉(zhuǎn)函數(shù)的互補(bǔ)電路f08<table>tableseeoriginaldocumentpage34</column></row><table>此外，函數(shù)f。7,將(-l，0，l)作為輸入，將(-l,1，-l)作為輸出。因此，函數(shù)f()7，如圖25所示構(gòu)成為，使輸入b通過反轉(zhuǎn)函數(shù)f^=(1，-1,-1)，并使其輸出為nb，對于源極邏輯值-1,插入兩個(gè)增強(qiáng)型的n型MOS晶體管NE、ne的并聯(lián)電路，用輸入b來驅(qū)動一方的n型MOS晶體管NE，并且用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動另一方的n型MOS晶體管ne，以使在輸入-1、1的情況下為導(dǎo)通狀態(tài)。而且，函數(shù)f。7,對于源極邏輯值1，插入兩個(gè)增強(qiáng)型的p型MOS晶體管PE、pe的串聯(lián)電路，用輸入b來驅(qū)動一方的p型MOS晶體管pe，并且用輸入b的反轉(zhuǎn)輸出ib來驅(qū)動另一方的p型MOS晶體管PE,以使在輸入0的情況下為導(dǎo)通狀態(tài)，能夠由此來實(shí)現(xiàn)。此外，該函數(shù)f。7的動作，如下表17所示。表17<table>tableseeoriginaldocumentpage35</column></row><table>另外，函數(shù)fo4，將(-1，0,1)作為輸入，將(-1，0，-1)作為輸出。因此，函數(shù)fo4,如圖26所示構(gòu)成為，使輸入b通過反轉(zhuǎn)函數(shù)fw=(1，-1，-1),并使其輸出為nb，對于源極邏輯值-1，插入兩個(gè)增強(qiáng)型的n型MOS晶體管NE的并聯(lián)電路，用輸入b來驅(qū)動一方的n型MOS晶體管NEl，并且用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動另一方的n型MOS晶體管NE2，以使在輸入-1、l的情況下為導(dǎo)通狀態(tài)。而且，函數(shù)f。4，對于源極邏輯值0，插入耗盡型的p型MOS晶體管pd和增強(qiáng)型的p型MOS晶體管pe的串聯(lián)電路，用輸入b來驅(qū)動一方的p型MOS晶體管pd，并且用輸入b的反轉(zhuǎn)輸出，b來驅(qū)動另一方的p型MOS晶體管pe,以使在輸入0的情況下為導(dǎo)通狀態(tài)，能夠由此來實(shí)現(xiàn)。此外，該函數(shù)f。4的動作，如下表18所示。表18動作非反轉(zhuǎn)函數(shù)的互補(bǔ)電路f04<table>tableseeoriginaldocumentpage35</column></row><table>在此，作為與源極邏輯值0連接的增強(qiáng)型的p型MOS晶體管，使用通常的增強(qiáng)型的p型MOS晶體管pe，然而本申請的申請人確認(rèn)了如下的情況通過代替通常的增強(qiáng)型的p型MOS晶體管pe，而使用具有絕對值小于該p型MOS晶體管pe的闊值電壓的正的闊值電壓的增強(qiáng)型的p型MOS晶體管pt，關(guān)于動作速度和波形的對稱性的特性變得良好。即，函數(shù)f。4,作為與源極邏輯值O連接的增強(qiáng)型的p型MOS晶體管，也可以使用通常的增強(qiáng)型的p型MOS晶體管pe，然而，通過使用具有絕對值小于該通常的閾值電壓的負(fù)的閾值電壓的增強(qiáng)型的p型MOS晶體管pt,能夠?qū)崿F(xiàn)提高該三值邏輯函數(shù)電路的動作速度及提高波形的對稱性。這樣，被分類為分類3'的五種反轉(zhuǎn)函數(shù)fn、f16、fQ8、f。7、f。4,能夠通過二級的CMOS電路來實(shí)現(xiàn)。接著，對于，被分類為分類2的六種函數(shù)fo2、f。3、fQ5、fQ9、f15、f18的實(shí)現(xiàn)方法進(jìn)行說明。這些函數(shù)f()2、fQ3、f。5、f的、fl5、f18,如上所述，分別能夠通過在函數(shù)f26、f25、f23、f19、f13、f1()的后級設(shè)置反相器來實(shí)現(xiàn)。即，函數(shù)f。2，將(-l，0，l)作為輸入，將(-l,-1,O)作為輸出。因此，函數(shù)f。2，如圖27所示，能夠通過在函數(shù)&6=(1,1，0)的后級設(shè)置反相器fu-(0，0，-l)來實(shí)現(xiàn)。另外，函數(shù)f。3，將(-1,0，1)作為輸入，將(-1,-1,1)作為輸出。因此，函數(shù)f。3,如圖28所示，能夠通過在函數(shù)&5=(1,1,-1)的后級設(shè)置反相器69=(1，-1，-l)來實(shí)現(xiàn)。此外，函數(shù)fQ5,將(-1，0,1)作為輸入，將(-1,0，0)作為輸出。因此，函數(shù)f。s，如圖29所示，能夠通過在函數(shù)&3=(1，0,0)的后級設(shè)置反相器&3=(0，0,-l)來實(shí)現(xiàn)。此外，函數(shù)fo9，將(-1，0,1)作為輸入，將(-1,1，1)作為輸出。因此，函數(shù)f。9，如圖30所示，能夠通過在函數(shù)&9=(1,-1,-1)的后級設(shè)置反相器&5=(1,1,-l)來實(shí)現(xiàn)。另外，函數(shù)&5，將(-l，0，l)作為輸入，將(O，0，l)作為輸出。因此，函數(shù)&5，如圖31所示，能夠通過在函數(shù)&=(0，0,-1)的后級設(shè)置反相器&3=(1，0，O)來實(shí)現(xiàn)。此外，函數(shù)&8，將(-l，0，l)作為輸入，將(0，1,l)作為輸出。因此，函數(shù)&8，如圖32所示，能夠通過在函數(shù)&0=(0，-1，-1)的后級設(shè)置反相器&3=(1，0，O)來實(shí)現(xiàn)。這樣，被分類為分類2的六種函數(shù)f。2、fQ3、fQ5、fQ9、f15、f18,能夠通過互補(bǔ)對稱電路和反相器來實(shí)現(xiàn)。那么，以下，對使用了這樣的一變量三值邏輯函數(shù)的進(jìn)行二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路的具體構(gòu)成進(jìn)行^L明。作為先前圖2所示的三值邏輯函數(shù)電路，具體地，可以構(gòu)成圖33所示的電路。此夕卜，在同圖中，要注意傳輸門T2,是將先前圖3B所示的電路進(jìn)行了上下反轉(zhuǎn)的電路。即，在該三值邏輯函數(shù)電路中，作為與傳輸門Tl的控制端子C-T1及傳輸門T2的控制端子C-T2b連接的一變量三值邏輯函數(shù)電路Cl，使用先前圖12所示的函數(shù)f^,并且，作為與傳輸門T1的控制端子D-T1及傳輸門T2的控制端子D-T2a連接的一變量三值邏輯函數(shù)電路Dl，使用先前圖30所示的函數(shù)f。9即可。另外，在該三值邏輯函數(shù)電路中，作為與傳輸門T3的控制端子C-T3及傳輸門T2的控制端子C-T2a連接的一變量三值邏輯函數(shù)電路C3，使用先前圖28所示的函數(shù)fo3,并且，作為與傳輸門T3的控制端子D-T3及傳輸門T2的控制端子D-T2b連接的一變量三值邏輯函數(shù)電路D3，使用先前圖15所示的函數(shù)f25即可。在此，在該三值邏輯函數(shù)電路中，作為函數(shù)f。9而構(gòu)成的一變量三值邏輯函數(shù)電路Dl,如上所述，由于是在函數(shù)&9的后級^1置了反相器&5的電路，因此，只要將一變量三值邏輯函數(shù)電路C1的輸出連接到反相器f25就能夠?qū)崿F(xiàn)。同樣地，在該三值邏輯函數(shù)電路中，作為函數(shù)fo3而構(gòu)成的一變量三值邏輯函數(shù)電路C3，如上所述，由于是在函數(shù)&5的后級設(shè)置了反相器fw,因此只要將一變量三值邏輯函數(shù)電路D3的輸出連接到反相器fw就能夠?qū)崿F(xiàn)。因此，能夠?qū)⑷颠壿嫼瘮?shù)電路，如圖34所示進(jìn)行簡化。即，在該三值邏輯函數(shù)電路中，作為與傳輸門Tl的控制端子C-T1連接的一變量三值邏輯函數(shù)電路C1，使用先前圖12所示的函數(shù)f^，并且，在該一變量三值邏輯函數(shù)電路Cl的后級連接作為一變量三值邏輯函數(shù)電路D1'的先前圖15所示的函數(shù)f25，并將其連接到傳輸門Tl的控制端子D-T1及傳輸門T2的控制端子C-T2a。另外，在該三值邏輯函數(shù)電路中，作為與傳輸門T3的控制端子D-T3連接的一變量三值邏輯函數(shù)電路D3，使用先前圖15所示的函數(shù)f25，并且在該一變量三值邏輯函數(shù)電路D3的后級連接作為一變量三值邏輯函數(shù)電路C3'的先前圖12所示的函數(shù)f19，并將其連接到傳輸門T3的控制端子C-T3及傳輸門T2的控制端子D-T2a。在這樣的三值邏輯函數(shù)電路中，與圖33所示的構(gòu)成相比，能夠消減所需的元件數(shù)量。另外，在該三值邏輯函數(shù)電路中，如后述那樣，對于任意的輸入模式都能夠使延遲時(shí)間相等。這樣，在三值邏輯函數(shù)電路中，能夠利用所使用的函數(shù)的互補(bǔ)對稱性，來實(shí)現(xiàn)電路的筒化。另外，在進(jìn)行邏輯運(yùn)算時(shí)，很多情況使用針對輸入的輸出相同的一變量三值邏輯函數(shù)，進(jìn)行筒并后的運(yùn)算。即，在如上表l所示的二變量三值邏輯函數(shù)中，有時(shí)，進(jìn)行基于如下函數(shù)的運(yùn)算，且該函數(shù)是存在由相同的要素構(gòu)成的行或者列的函數(shù)。在三值邏輯函數(shù)電路中，也可以對應(yīng)這樣的簡并后的二變量三值邏輯運(yùn)算。首先，在上表l所示的二變量三值邏輯函數(shù)中，當(dāng)針對輸入a--l的輸出(p,q,r)，和針對輸入a-0的輸出(s，t，u)相等時(shí)，即，(p，q，r)=(s，t，u)時(shí)，則上表1變?yōu)槿缦卤?9所示。表19<table>tableseeoriginaldocumentpage38</column></row><table>進(jìn)行這樣的簡并后的二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路，能夠?qū)D33所示的構(gòu)成進(jìn)4亍變形，成為如圖35所示的構(gòu)成。即，在該三值邏輯函數(shù)電路中，將圖33所示的三個(gè)傳輸門Tl、T2、T3中的，針對輸入a--l輸出一變量三值邏輯函數(shù)電路Bl-(p，q，r)的傳輸門Tl,和針對輸入3=0輸出一變量三值邏輯函數(shù)電路82=(s，t，u)的傳輸門T2的各自的作用進(jìn)行合并而成為一個(gè)傳輸門T12。此夕卜，合并后的傳輸門T12，與傳輸門Tl為相同的電路。而且，在該三值邏輯函數(shù)電路中，將取一變量三值邏輯函數(shù)電路C1、C2的"或"的一變量三值邏輯函數(shù)電路C12,與傳輸門T12的一方的控制端子C-T12連接，并且將取一變量三值邏輯函數(shù)電路D1、D2的"與"的一變量三值邏輯函數(shù)電路D12，與該傳輸門T12的另一方的控制端子D-T12連接。在此，一變量三值邏輯函數(shù)電路C12，作為函數(shù)&5=(1，1,-1)而構(gòu)成，一變量三值邏輯函數(shù)電路D12，作為與函數(shù)f25互補(bǔ)對稱的函數(shù)f。3=(-1,-1，1)而構(gòu)成。另外，在該三值邏輯函數(shù)電路中，向連接其余的一變量三值邏輯函數(shù)電路B3的傳輸門T3的控制端子C-T3、D-T3提供的控制信號，分別為(-1，-1，l)及(l,1,-1)，然而，這些就是函數(shù)f。3、fos。因此，在該三值邏輯函數(shù)電路中，將輸入至傳輸門T12的控制端子D-T12的控制信號輸入到傳輸門T3的控制端子C-T3,并且將輸入至傳輸門T12的控制端子C-T12的控制信號輸入到傳輸門T3的控制端子D-T3。這樣，能夠構(gòu)成用于進(jìn)行進(jìn)行了(p,q，r)=(s,t，u)的簡并后的二變量三值邏輯函數(shù)運(yùn)算的三值邏輯函數(shù)電路。接著，在上表l所示的二變量三值邏輯函數(shù)中，當(dāng)針對輸入a-0的輸出(s，t,u)，與針對輸入a-l的輸出(x，y，z)相等時(shí)，即，在(s，t,u)=(x，y，z)時(shí)，上表l，成為如下表20所示。表20簡并后的二變量三值邏輯函數(shù)(2)<table>tableseeoriginaldocumentpage39</column></row><table>用于進(jìn)行進(jìn)行了這樣的簡并后的二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路，能夠?qū)⑷鐖D33所示的構(gòu)成進(jìn)行變形，而以圖36所示的方式構(gòu)成。即，在該三值邏輯函數(shù)電路中，將如圖33所示的三個(gè)傳輸門Tl、T2、T3中的、針對輸入&=0輸出一變量三值邏輯函數(shù)電路82=(s，t，u)的傳輸門T2，和針對輸入a=1輸出一變量三值邏輯函數(shù)電路B3=(x,y,z)的傳輸門T3的各自的作用進(jìn)行合并而成為一個(gè)傳輸門T23。此夕卜，合并后的傳輸門T23,是與傳輸門T3,即，傳輸門T1相同的電路。而且，在該三值邏輯函數(shù)電路中，將取一變量三值邏輯函數(shù)電路C2、C3的"或，，的一變量三值邏輯函數(shù)電路C23，與傳輸門T23的一方的控制端子C-T23連接，并且將取一變量三值邏輯函數(shù)電路D2、D3的"與，，的一變量三值邏輯函數(shù)電路D23，與該傳輸門T23的另一方的控制端子D-T23連接。在此，一變量三值邏輯函數(shù)電路C23，作為函數(shù)&9=(-1,1,1)而構(gòu)成，一變量三值邏輯函數(shù)電路D23，作為與函數(shù)f。9互補(bǔ)對稱的函數(shù)&9=(1,-1，-1)而構(gòu)成。另外，在該三值邏輯函數(shù)電路中，向連接其余的一變量三值邏輯函數(shù)電路B1的傳輸門Tl的控制端子C-T1、D-T1提供的控制信號，分別為(1,-1,-l)及(-l，1，1)，然而，這些就是函數(shù)fw、fQ9。因此，在該三值邏輯函數(shù)電路中，將輸入至傳輸門T23的控制端子D-T23的控制信號輸入到傳輸門Tl的控制端子C-T1，并且將輸入至傳輸門T23的控制端子C-T23的控制信號輸入到傳輸門Tl的控制端子D-T1。這樣，能夠構(gòu)成用于進(jìn)行進(jìn)行了(s，t,u)=(x，y，z)的簡并后的二變量三值邏輯函數(shù)運(yùn)算的三值邏輯函數(shù)電路。接著，在上表l所示的二變量三值邏輯函數(shù)中，當(dāng)針對輸入a-l的輸出(x，y，z)，與針對輸入a--l的輸出(p,q，r)相等時(shí)，即，在(x,y，z)=(p,q，r)時(shí)，上表l,成為如下表21所示。<table>tableseeoriginaldocumentpage40</column></row><table>用于進(jìn)行進(jìn)行了這樣的簡并后的二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路，能夠?qū)⑷鐖D33所示的構(gòu)成進(jìn)行變形，而以圖37所示的方式構(gòu)成。即，在該三值邏輯函數(shù)電路中，將如圖33所示的三個(gè)傳輸門Tl、T2、T3中的、針對輸入&=1輸出一變量三值邏輯函數(shù)電路83=(x,y,z)的傳輸門T3,和針對輸入a=-l輸出一變量三值邏輯函數(shù)電路Bl=(p，q，r)的傳輸門Tl的各自的作用進(jìn)行合并而成為一個(gè)傳輸門T31。此外，合并后的傳輸門T31，是與傳輸門T3，即，傳輸門T1相同的電路。而且，在該三值邏輯函數(shù)電路中，將取一變量三值邏輯函數(shù)電路C3、Cl的"或"的一變量三值邏輯函數(shù)電路C31,與傳輸門T31的一方的控制端子C-T31連接，并且，將取一變量三值邏輯函數(shù)電路D3、Dl的"與"的一變量三值邏輯函數(shù)電路D31,與該傳輸門T31的另一方的控制端子D-T31連接。在此，一變量三值邏輯函數(shù)電路C31，作為函數(shù)&=(1，-1，1)而構(gòu)成，一變量三值邏輯函數(shù)電路D31，作為與函數(shù)1"21互補(bǔ)對稱的函數(shù)^=(-1，1，-1)而構(gòu)成。另外，在該三值邏輯函數(shù)電路中，關(guān)于連接其余的一變量三值邏輯函數(shù)電路B2的傳輸門T2，不是先前圖3B所示的串聯(lián)的開關(guān)，是與合并了傳輸門T3、Tl而得到的傳輸門T31相同的電路即可。當(dāng)將此設(shè)為傳輸門T2'時(shí)，在三值邏輯函數(shù)電路中，向傳輸門T2'的控制端子C-T2'、D-T2'提供的控制信號，分別為(-l,1，-l)及(l，-1，1),然而，這些就是函數(shù)f。7、f21。因此，在該三值邏輯函數(shù)電路中，將輸入至傳輸門T31的控制端子D-T31的控制信號輸入到傳輸門T2'的控制端子C-T2'，并且將輸入至傳輸門T31的控制端子C-T31的控制信號輸入到傳輸門T2'的控制端子D-T2'。這樣，能夠構(gòu)成用于進(jìn)行進(jìn)行了(x，y,z)=(p,q，r)的簡并后的二變量三值邏輯運(yùn)算的三值邏輯函數(shù)電路。進(jìn)行了以上那樣的簡并后的三值邏輯函數(shù)電路，能夠如圖38所示那樣進(jìn)行一般化表示。首先，在根據(jù)一方的輸入b的邏輯值-l、0、l得到輸出的三個(gè)一變量三值邏輯函數(shù)電路B1、B2、B3中的任意兩個(gè)為相同的情況下，將這些相同的一變量三值邏輯函數(shù)電路Bi、Bj合并為一個(gè)，而設(shè)為一變量三值邏輯函數(shù)電路Bij，并將其余的一變量三值邏輯函數(shù)電路設(shè)為Bk。接著，將根據(jù)另一方的輸入a的邏輯值-1、0、1,成為導(dǎo)通狀態(tài)的三個(gè)傳輸門Tl、T2、T3中的、與一變量三值邏輯函數(shù)電路Bi、Bj連接的傳輸門Ti、Tj合并為一個(gè)，而設(shè)為傳輸門Tij，并將該傳輸門Tij與合并后的一變量三值邏輯函數(shù)電路Bij連接。另外，將與其余的一變量三值邏輯函數(shù)電路Bk連接的傳輸門設(shè)為Tk，將傳輸門Tij的兩個(gè)控制端子設(shè)為C-Tij、D-Tij,并且，將傳輸門Tk的兩個(gè)控制端子詔:為C-Tk、D-Tk。另夕f，此時(shí)，在傳輸門Tk為傳輸門T2的情況下，不言而喻設(shè)為傳輸門T2'。此外，將與合并后的傳輸門Tij的控制端子C-Tij連接的一變量三值邏輯函數(shù)電路，設(shè)為取一變量三值邏輯函數(shù)電路Ci、Cj的"或"而得到的Cij，并且，將與控制端子D-Tij連接的一變量三值邏輯函數(shù)電路，設(shè)為取一變量三值邏輯函數(shù)電路Di、Dj的"與"而得到的Dij。而且，將其余的傳輸門Tk的一方的控制端子C-Tk,與一變量三值邏輯函數(shù)電路Dij的輸出連接，并且，將另一方的控制端子D-Tk，與一變量三值邏輯函數(shù)電路Cij的輸出連接。通過這樣的方式，能夠構(gòu)成如圖38所示的進(jìn)行了一般化的簡并后的三值邏輯函數(shù)電路。此外，對于進(jìn)行了這樣的簡并后的三值邏輯函數(shù)電路還可以進(jìn)行簡化。即，在如圖38所示的構(gòu)成中，當(dāng)著眼于，與輸入b連接的一變量三值邏輯函數(shù)電路Bij、Bk存在互補(bǔ)對稱的關(guān)系，且與傳輸門Tij的控制端子T-Cij、T-Dij連接的一變量三值邏輯函數(shù)電路Cij、Dij的輸出存在互補(bǔ)對稱的關(guān)系時(shí)，則可知代替一變量三值邏輯函數(shù)電路Dij、Cij中的任何一個(gè)，可以使用一變量三值邏輯函數(shù)電路Cij、Dij中的任何一個(gè)的反轉(zhuǎn)電路。因此，簡并后的三值邏輯函數(shù)電路，能夠如圖39或者圖40所示進(jìn)行筒化。首先，在剩下一變量三值邏輯函數(shù)電路Cij的構(gòu)成的情況下，如圖39所示，將與合并后的傳輸門Tij的控制端子C-Tij連接的一變量三值邏輯函數(shù)電路，設(shè)為取一變量三值邏輯函數(shù)電路Ci、Cj的"或"而得到的Cij，并且，將與控制端子D-Tij連接的一變量三值邏輯函數(shù)電路，設(shè)為將一變量三值邏輯函數(shù)電路Cij的輸出進(jìn)行反轉(zhuǎn)的反相器D'ij(=f25)。而且，將其余的傳輸門Tk的一方的控制端子C-Tk，與反相器D'ij的輸出連接，并且將另一方的控制端子D-Tk，與一變量三值邏輯函數(shù)電路Cij的輸出連接。另一方面，在剩下一變量三值邏輯函數(shù)電路Dij的構(gòu)成的情況下，如圖40所示，將與合并后的傳輸門Tij的控制端子D-Tij連接的一變量三值邏輯函數(shù)電路，設(shè)為取一變量三值邏輯函數(shù)電路Di、Dj的"與"而得到的Dij,并且，將與控制端子C-Tij連接的一變量三值邏輯函數(shù)電路，設(shè)為將一變量三值邏輯函數(shù)電路Dij的輸出進(jìn)行反轉(zhuǎn)的反相器C〃ij(=f25)。而且，將其余的傳輸門Tk的一方的控制端子C-Tk，與一變量三值邏輯函數(shù)電路Dij的輸出連接，并且，將另一方的控制端子D-Tk，與反相器C〃ij的輸出連接。這樣，能夠?qū)⒑啿⒑蟮娜颠壿嫼瘮?shù)電路進(jìn)行簡化而構(gòu)成。于是，如上所述，對用于實(shí)現(xiàn)使用了多個(gè)一變量三值邏輯函數(shù)電路和三個(gè)傳輸門的全部的二變量三值邏輯函數(shù)的三值邏輯函數(shù)電路的構(gòu)成進(jìn)行了說明，然而，這樣的三值邏輯函數(shù)電路構(gòu)成為，雖然使用n型MOS晶體管和p型MOS晶體管的兩者，但也可以使上升轉(zhuǎn)換時(shí)間和下降轉(zhuǎn)換時(shí)間對稱。以下對此進(jìn)行說明。首先，對必須實(shí)現(xiàn)的上述的17種一變量三值邏輯函數(shù)電路中的7種反轉(zhuǎn)電路&。、f13、f19、f22、f23、f25、&6進(jìn)行說明。這些反轉(zhuǎn)電路，除了作為三值反相器的函數(shù)f22以外，無論哪個(gè)，n型MOS晶體管和p型MOS晶體管的源極端子，都分別與不同的兩個(gè)源極邏輯，即，不同的兩個(gè)電源連接，并且，結(jié)合漏極端子而成為輸出端子，成為與二值CMOS反相器同樣的構(gòu)造。在此，已知轉(zhuǎn)換時(shí)間的非對稱性，是由n型MOS晶體管和p型MOS晶體管的載流子遷移率之差引起的。在二值的CMOS反相器中，將形成n型MOS晶體管和p型MOS晶體管的各自的溝道的柵極的寬度進(jìn)行調(diào)整，使n型MOS晶體管和p型MOS晶體管的導(dǎo)通時(shí)的電阻(導(dǎo)通電阻)相等，以對基于這些n型MOS晶體管和p型MOS晶體管的載流子遷移率之差的轉(zhuǎn)換時(shí)間的非對稱性進(jìn)行補(bǔ)償，由此，能夠使上升的轉(zhuǎn)換時(shí)間與下降的轉(zhuǎn)換時(shí)間相等。因此，在三值邏輯函數(shù)電路中，與二值的情況相同，對于除了函數(shù)f22的三值反相器以外的反轉(zhuǎn)電路，通過調(diào)整n型MOS晶體管和p型MOS晶體管的柵極的寬度，能夠使上升的轉(zhuǎn)換時(shí)間與下降的轉(zhuǎn)換時(shí)間相等。另一方面，在函數(shù)f22的三值反相器中，除了-1、+1兩個(gè)源極邏輯值以外，存在針對源極邏輯值0而串聯(lián)連接的耗盡型的n型MOS晶體管和p型MOS晶體管。該晶體管，起到在輸出端子為-l或者+l時(shí)，拉到0的作用。該上升或者下降時(shí)間，依賴于串聯(lián)連接的耗盡型的n型MOS晶體管和p型MOS晶體管的導(dǎo)通電阻，然而，通過調(diào)整n型MOS晶體管和p型MOS晶體管的各自的柵極寬度，可以使該導(dǎo)通電阻為設(shè)計(jì)目標(biāo)值。因此，在三值邏輯函數(shù)電路中，即使對于反轉(zhuǎn)電路f22，也能夠使與源極邏輯值1、-1連接的n型MOS晶體管和p型MOS晶體管的上升轉(zhuǎn)換時(shí)間和下降轉(zhuǎn)換時(shí)間相等。另外，由于MOS晶體管的導(dǎo)通電阻與柵極寬度成反比，因此在三值邏輯函數(shù)電路中，將串聯(lián)連接的耗盡型的n型MOS晶體管和p型MOS晶體管的柵極寬度，設(shè)為通常的MOS晶體管的柵極寬度的兩倍即可。接著，對與五種非反轉(zhuǎn)電路fu、f12、f2。、f21、&4及其互補(bǔ)對稱電路f17、f16、f。8、fQ7、fQ4的情況有關(guān)的轉(zhuǎn)換時(shí)間的非對稱性的去除方法進(jìn)行說明。首先，非反轉(zhuǎn)電路fu、f12、f2。、f21、f24，根據(jù)其構(gòu)成，大致區(qū)分為非反轉(zhuǎn)電路fu、f21、f24，和非反轉(zhuǎn)電路fu、f2。。前者，如圖41所示，由并聯(lián)連接到源極邏輯值A(chǔ)的兩個(gè)p型MOS晶體管Pl、P2，和串聯(lián)連接到源極邏輯值B的兩個(gè)n型MOS晶體管Nl、N2構(gòu)成。另一方面，后者，如圖42所示，由與源極邏輯值A(chǔ)連接的p型MOS晶體管Pl，和與源極邏輯值C連接的p型MOS晶體管P2，以及串聯(lián)連接到源極邏輯值B的兩個(gè)n型MOS晶體管Nl、N2構(gòu)成。在根據(jù)圖41所示的前者的構(gòu)成而形成的非反轉(zhuǎn)電路fu、f21、f24中，并聯(lián)連接的p型MOS晶體管中的一方的p型MOS晶體管P2，和串聯(lián)連接的n型MOS晶體管中的一方的n型MOS晶體管N2，分別由通過將輸入b進(jìn)行反轉(zhuǎn)的反轉(zhuǎn)電路而得到的反轉(zhuǎn)輸出，b而驅(qū)動，與此相對，另一方的p型MOS晶體管Pl及n型MOS晶體管Nl，由輸入b直接驅(qū)動。在此，在串聯(lián)連接的n型MOS晶體管Nl、N2中，即使設(shè)n型MOS晶體管Nl由輸入b直接驅(qū)動，由于由反轉(zhuǎn)輸出nb所驅(qū)動的n型MOS晶體管N2延遲而成為導(dǎo)通狀態(tài)，因此成為導(dǎo)通狀態(tài)的時(shí)刻，由n型MOS晶體管N2來決定。另一方面，在并聯(lián)連接的p型MOS晶體管Pl、P2中，由于p型MOS晶體管Pl由輸入b直接驅(qū)動，因此，成為導(dǎo)通狀態(tài)的時(shí)刻，提前基于反轉(zhuǎn)電路的延遲時(shí)間的程度。因此，在非反轉(zhuǎn)電路fn、f21、f24+，針對輸入(-1，0,1)的輸出(X，Y,X)中的，針對輸入-1的輸出X,比其它的針對輸入0、1的輸出Y、X，提前基于反轉(zhuǎn)電路的延遲時(shí)間的程度。因此，在這些非反轉(zhuǎn)電路fn、f21、f24中，為了去除這樣的輸出的非對稱性，使由輸入b直接驅(qū)動的p型MOS晶體管Pl的響應(yīng)速度變慢。具體而言，在非反轉(zhuǎn)電路fu、f21、f24+，增大導(dǎo)通電阻即可。然而，在非反轉(zhuǎn)電路fu、f21、f24中，為了不對其它的電路造成影響，需要將柵極容量保持一定。在此，導(dǎo)通電阻，與柵極長度成比例，并且與柵極寬度成反比例。另一方面，柵極容量，與柵極面積，即，柵極長度和柵極寬度之積成比例。因此，在非反轉(zhuǎn)電路fu、f21、f24中，對于p型MOS晶體管Pl，構(gòu)成為，以保持一定的柵極面積為條件，加長柵極長度的同時(shí)使柵極寬度變窄。由此，在非反轉(zhuǎn)電路fu、f21、f24中，能夠消除轉(zhuǎn)換時(shí)間的非對稱性。另外，MOS晶體管中的功耗，與柵極容量成比例。這點(diǎn)，在非反轉(zhuǎn)電路fu、f21、f24中，即使是改變p型MOS晶體管Pl的柵極長度和柵極寬度的情況下，由于使柵極容量保持一定，因此在功耗上沒有變化。另一方面，在根據(jù)圖42所示的后者的構(gòu)成而形成的非反轉(zhuǎn)電路f12、fi。中，由輸入b直接驅(qū)動的晶體管，是與源極邏輯值A(chǔ)連接的p型MOS晶體管Pl。在非反轉(zhuǎn)電路f12、f2。中，該p型MOS晶體管Pl成為導(dǎo)通狀態(tài)的時(shí)刻，與由通過將輸入b進(jìn)行反轉(zhuǎn)的反轉(zhuǎn)電路而得到的反轉(zhuǎn)輸出，b所驅(qū)動的n型MOS晶體管N2和p型MOS晶體管P2相比，提前基于該反轉(zhuǎn)電路的延遲時(shí)間的程度。因此，在這些非反轉(zhuǎn)電路fu、f2。中，為了去除這樣的輸出的非對稱性，如上所述，對于由輸入b直接驅(qū)動的p型MOS晶體管Pl,構(gòu)成為，以將柵極面積保持一定為條件，加長柵極長度的同時(shí)使柵極寬度變窄，使其響應(yīng)速度變慢。由此，在非反轉(zhuǎn)電路&、f2。中，能夠消除轉(zhuǎn)換時(shí)間的非對稱性。另外，即使在該非反轉(zhuǎn)電路f12、f2。中，也由于使p型MOS晶體管PI柵極容量保持一定，因此在功耗上沒有變化。接著，對與非反轉(zhuǎn)電路fu、f12、f2。、f21、f24的互補(bǔ)對稱電路fu、f16、fQ8、f。7、f。4的情況有關(guān)的轉(zhuǎn)換時(shí)間的非對稱性的去除方法進(jìn)行說明?；パa(bǔ)對稱電路fn、f16、f。8、f。7、fQ4,與非反轉(zhuǎn)電路fu、f12、f20、f2l、f24同樣，根據(jù)其構(gòu)成，大致區(qū)分為互補(bǔ)對稱電路f17、f。7、f。4，和互補(bǔ)對稱電路fw、fQ8。前者，與先前的圖41所示的非反轉(zhuǎn)電路fn、f21、f24相同，后者，與先前的圖42所示的非反轉(zhuǎn)電路fu、&。相同。因此，在這些互補(bǔ)對稱電路f17、f16、f。8、f。7、f。4中，利用與非反轉(zhuǎn)電路fu、f12、f2。、f21、f24同樣的方法，能夠去除上升的轉(zhuǎn)換時(shí)間和下降的轉(zhuǎn)換時(shí)間的非對稱性。另外，即使在這些互補(bǔ)對稱電路f17、f16、f。8、f。7、f04中，由于使p型MOS晶體管PI的柵極容量保持一定，因此在功耗上沒有變化。如上所述，在三值邏輯函數(shù)電i^中，雖然使用n型MOS晶體管和p型MOS晶體管的兩者，但也能夠使上升轉(zhuǎn)換時(shí)間和下降轉(zhuǎn)換時(shí)間對稱。然而，在三值邏輯函數(shù)電路中，雖然能夠這樣去除上升轉(zhuǎn)換時(shí)間和下降轉(zhuǎn)換時(shí)間的非對稱性，然而，即使在這些上升轉(zhuǎn)換時(shí)間和下降轉(zhuǎn)換時(shí)間成為相等的情況下，也存在因輸入模式的變化而產(chǎn)生延遲時(shí)間的差異的可能性。然而，在三值邏輯函數(shù)電路中，對于任意的輸入模式，都能夠保證使延遲時(shí)間相等。以下，對于其理由進(jìn)行說明。首先，對根據(jù)先前圖33所示的構(gòu)成而形成的三值邏輯函數(shù)電路進(jìn)行說明。在該三值邏輯函數(shù)電路中，驅(qū)動傳輸門Tl的控制端子C-T1和傳輸門T2的控制端子C-T2b的一變量三值邏輯函數(shù)電路Cl，以及驅(qū)動傳輸門T3的控制端子D-T3和傳輸門T2的控制端子D-T2b的一變量三值邏輯函數(shù)電路D3,分別為反轉(zhuǎn)電路f19、f25。分別如先前的圖12及圖15所示，能夠通過一級的晶體管電路來實(shí)現(xiàn)這些反轉(zhuǎn)電路f^、f25。因此，與需要兩級的晶體管電路的非反轉(zhuǎn)電路及其互補(bǔ)對稱電路相比，延遲時(shí)間短。然而，驅(qū)動傳輸門Tl的控制端子D-T1及傳輸門T2的控制端子D-T2a的一變量三值邏輯函數(shù)電路D1，以及驅(qū)動傳輸門T3的控制端子C-T3及傳輸門T2的控制端子C-T2a的C3,分別為非反轉(zhuǎn)電路fQ9、f03，由于由兩級的反轉(zhuǎn)電路，即，兩級的晶體管構(gòu)成，因此，與反轉(zhuǎn)電路相比，延遲時(shí)間變大。其結(jié)果，使三個(gè)傳輸門Tl、T2、T3導(dǎo)通或者截止時(shí)刻，由延遲時(shí)間大的控制信號決定。因此，在三值邏輯函數(shù)電路中，通過這些傳輸門Tl、T2、T3的信號的延遲時(shí)間，與輸入模式無關(guān)，而是由通過兩級的晶體管構(gòu)成的電路來決定，成為一定。另外，若考慮傳輸門Tl、T2、T3本身，則傳輸門Tl、T3是一級的旁路晶體管開關(guān)，而傳輸門T2是兩級的旁路晶體管開關(guān)，一般地，兩級的旁路晶體管開關(guān)的轉(zhuǎn)換時(shí)間長。然而，在該三值邏輯函數(shù)電路中，如果使各開關(guān)為導(dǎo)通狀態(tài)時(shí)的導(dǎo)通電阻相等，則能夠有效地消除轉(zhuǎn)換時(shí)間之差。另外，在三值邏輯函數(shù)電路中，為了使各開關(guān)的導(dǎo)通電阻相等，將傳輸門Tl、T3的旁路晶體管的柵極長度，設(shè)為標(biāo)準(zhǔn)的柵極長度的兩倍即可。接著，對根據(jù)先前圖34所示的筒化了的構(gòu)成而形成的三值邏輯函數(shù)電路進(jìn)行說明。如圖34所示的三值邏輯函數(shù)電路，代替圖33所示的三值邏輯函數(shù)電路中的一變量三值邏輯函數(shù)電路Dl,而將反轉(zhuǎn)電路f25與一變量三值邏輯函數(shù)電路C1串聯(lián)連接，并且代替一變量三值邏輯函數(shù)電路C3，將反轉(zhuǎn)電路f25與一變量三值邏輯函數(shù)電路D3串聯(lián)連接，因此根據(jù)一變量三值邏輯函數(shù)電路Dl、C3，概括出作為其共同部分的一變量三值邏輯函數(shù)電路Cl、D3的構(gòu)成。這樣的三值邏輯函數(shù)電路的動作時(shí)刻，與圖33所示的三值邏輯函數(shù)電路完全相同，通過三個(gè)傳輸門Tl、T2、T3的信號的延遲時(shí)間，與輸入模式無關(guān)，由兩級晶體管構(gòu)成的電路決定的，成為一定。如以上說明的那樣，作為本發(fā)明的實(shí)施方式而表示的三值邏輯函數(shù)電路，使用三個(gè)傳輸門Tl、T2、T3,和用于使這些傳輸門T1、T2、T3導(dǎo)通或截止的多個(gè)一變量三值邏輯函數(shù)電路而構(gòu)成。對于這樣的三值邏輯函數(shù)電路的動作，使用先前圖33所示的構(gòu)成進(jìn)行說明，則如以下所述。首先，在三值邏輯函數(shù)電路中，在輸入a為-l的情況下，通過一變量三值邏輯函數(shù)電路Cl輸出1,且通過得到與該信號為互補(bǔ)對稱的輸出的一變量三值邏輯函數(shù)電路D1輸出-1。另外，在該三值邏輯函數(shù)電路中，當(dāng)在輸入a為-1的情況下，通過一變量三值邏輯函數(shù)電路C3輸出-1,且通過得到與該信號為互補(bǔ)對稱的輸出的一變量三值邏輯函數(shù)電路D3輸出1。這些一變量三值邏輯函數(shù)電路C1的輸出和一變量三值邏輯函數(shù)電路D1的輸出，使傳輸門Tl為導(dǎo)通狀態(tài)，另一方面，一變量三值邏輯函數(shù)電路C3的輸出和一變量三值邏輯函數(shù)電路D3的輸出，使傳輸門T3為截止?fàn)顟B(tài)。此外，一變量三值邏輯函數(shù)電路Cl的輸出和一變量三值邏輯函數(shù)電路D3的輸出，使傳輸門T2為截止?fàn)顟B(tài)。其結(jié)果，在三值邏輯函數(shù)電路中，只有傳輸門Tl為導(dǎo)通狀態(tài)，并選擇與輸入b連接的一變量三值邏輯函數(shù)電路Bl-(p，q,r)的輸出。因此，該三值邏輯函數(shù)電路的輸出Y,根據(jù)輸入b的值-l、0、1，而成為p、q、r。另外，在三值邏輯函數(shù)電路中，在輸入a為0的情況下，通過一變量三值邏輯函數(shù)電路Cl輸出-1，且通過得到與該信號為互補(bǔ)對稱的輸出的一變量三值邏輯函數(shù)電路D1輸出1。另外，在該三值邏輯函數(shù)電路中，當(dāng)在輸入a為0的情況下，通過一變量三值邏輯函數(shù)電路C3輸出-1，且通過得到與該信號為互補(bǔ)對稱的輸出的一變量三值邏輯函數(shù)電路D3輸出1。這些一變量三值邏輯函數(shù)電路C1的輸出和一變量三值邏輯函數(shù)電路D1的輸出，使傳輸門Tl為截止?fàn)顟B(tài)，另外，一變量三值邏輯函數(shù)電路C3的輸出和一變量三值邏輯函數(shù)電路D3的輸出，使傳輸門T3為截止?fàn)顟B(tài)。此外，在三值邏輯函數(shù)電路中，由于一變量三值邏輯函數(shù)電路D1的輸出和一變量三值邏輯函數(shù)電路D3的輸出都為1，一變量三值邏輯函數(shù)電路C1的輸出和一變量三值邏輯函數(shù)電路C3的輸出都為-l，因此,傳輸門T2為導(dǎo)通狀態(tài)。其結(jié)果，在三值邏輯函數(shù)電路中，只有傳輸門T2為導(dǎo)通狀態(tài)，并選擇與輸入b連接的一變量三值邏輯函數(shù)電路82=(s,t，u)的輸出。因此，該三值邏輯函數(shù)電路的輸出Y，根據(jù)輸入b的值-l、0、1，而成為s、t、u。此外，在三值邏輯函數(shù)電路中，在輸入a為l的情況下，通過一變量三值邏輯函數(shù)電路Cl輸出-1,且通過得到與該信號為互補(bǔ)對稱的輸出的一變量三值邏輯函數(shù)電路D1輸出1。另外，在該三值邏輯函數(shù)電路中，當(dāng)在輸入a為1的情況下，通過一變量三值邏輯函數(shù)電路C3輸出1,且通過得到與該信號為互補(bǔ)對稱的輸出的一變量三值邏輯函數(shù)電路D3輸出-l。這些一變量三值邏輯函數(shù)電路Cl的輸出和一變量三值邏輯函數(shù)電路D1的輸出，使傳輸門Tl為截止?fàn)顟B(tài)，另一方面，一變量三值邏輯函數(shù)電路C3的輸出和一變量三值邏輯函數(shù)電路D3的輸出，使傳輸門T3為導(dǎo)通狀態(tài)。此外，一變量三值邏輯函數(shù)電路Dl的輸出和一變量三值邏輯函數(shù)電路C3的輸出，使傳輸門T2為截止?fàn)顟B(tài)。其結(jié)果，在三值邏輯函數(shù)電路中，只有傳輸門T3為導(dǎo)通狀態(tài)，并選擇與輸入1)連接的一變量三值邏輯函數(shù)電路83=(x,y，z)的輸出。因此，該三值邏輯函數(shù)電路的輸出Y，根據(jù)輸入b的值-l、0、1，而成為x、y、z。由此表示了，在三值邏輯函數(shù)電路中，可以實(shí)現(xiàn)上表l所示的全部的二變量三值邏輯函數(shù)的情況。這樣，在三值邏輯函數(shù)電路中，無需單獨(dú)地實(shí)現(xiàn)33"2=19683種存在的全部的二變量三值邏輯函數(shù)電路，而可以通過三個(gè)傳輸門Tl、T2、T3，和與該控制端子連接的四種一變量三值邏輯函數(shù)電路f^、fG9、f03、f25，和三個(gè)任意的一變量三值邏輯函數(shù)B1、B2、B3而構(gòu)成。在此，在三個(gè)傳輸門Tl、T2、T3中，一個(gè)傳輸門T2,串聯(lián)連接旁路晶體管，并取與這些旁路晶體管的柵極端子連接的四種一變量三值邏輯函數(shù)的輸出的邏輯。另外，任意的一變量三值邏輯函數(shù)電路，如上表8所示，只要實(shí)現(xiàn)27種中的7種反轉(zhuǎn)電路&。、f13、f19、f22、f23、f25、f26，5種非反轉(zhuǎn)電路fn、f12、f2Q、f21、f24,以及它們的互補(bǔ)對稱電路f。4、fo7、f。8、f16、fu的總計(jì)17種即可。此外，函數(shù)f。2、f。3、fo5、fQ9、f16、f18,分別可以通過函數(shù)f26、f13的串聯(lián)連接、函數(shù)f25、fw的串聯(lián)連接、函數(shù)&3、fu的串聯(lián)連接、函數(shù)f19、f25的串聯(lián)連接、函數(shù)&3、f23的串聯(lián)連接、函數(shù)&o、&3的串聯(lián)連接來實(shí)現(xiàn)。另外，在27種一變量三值邏輯函數(shù)電路中，函數(shù)f(u,恒定地為-1,函數(shù)f"，恒定地為0，函數(shù)f27，恒定地為1,函數(shù)fo6，由于輸入以原來的狀態(tài)輸出，因此對于這4種無需特殊實(shí)現(xiàn)。如上所述，在三值邏輯函數(shù)電路中，可以通過三個(gè)傳輸門Tl、T2、T3，和17種一變量三值邏輯函數(shù)電路系統(tǒng)地實(shí)現(xiàn)全部的二變量三值邏輯函數(shù)。這17種一變量三值邏輯函數(shù)電路，除了進(jìn)行轉(zhuǎn)換動作時(shí)以外，全部的晶體管都為截止?fàn)顟B(tài)，電流不流動，因此與通常的CMOS二值邏輯函數(shù)電路同樣，可以使功耗變得非常小。另外，假設(shè)利用O.lnmCMOS技術(shù)來實(shí)現(xiàn)，并求出使0.3伏與邏輯值1對應(yīng)，使0伏與邏輯值0對應(yīng)，使-0.3伏與邏輯值-1對應(yīng)的情況下的增強(qiáng)型及耗盡型的各MOS晶體管的溝道滲雜量，則成為下表22所示。表22<table>tableseeoriginaldocumentpage50</column></row><table>這樣，上述的各MOS晶體管，是實(shí)際可實(shí)現(xiàn)的，并能夠充分地實(shí)現(xiàn)三值邏輯函數(shù)電路。另外，在三值邏輯函數(shù)電路中，由于能夠只使用一變量三值邏輯函數(shù)電路和傳輸門來構(gòu)成全部的三值邏輯元件，因此能夠顯著地減小上升及下降的轉(zhuǎn)換時(shí)間的非對稱性。實(shí)際上，為了明確該轉(zhuǎn)換時(shí)間的非對稱性的去除效果，構(gòu)成用于實(shí)現(xiàn)如下表23所示的三值的XOR邏輯函數(shù)的XOR邏輯函數(shù)電路，并進(jìn)行基于電路仿真的實(shí)驗(yàn)。表23<table>tableseeoriginaldocumentpage51</column></row><table>另外，適用了作為本發(fā)明的實(shí)施方式而表示的三值邏輯函數(shù)電路的三值XOR邏輯函數(shù)電路，如圖43所示而構(gòu)成。即，該XOR邏輯函數(shù)電路，作為在先前圖33所示的電路中的一變量三值邏輯函數(shù)電路C1使用函數(shù)f-w-(1，-1，-1),作為一變量三值邏輯函數(shù)電路D1使用函數(shù)"9=(-1,1,1)，作為一變量三值邏輯函數(shù)電路C3使用函數(shù)f-03=(-1，-1，1)，作為一變量三值邏輯函數(shù)電路03使用函數(shù)卩26=(1,1，-1)，此外，作為一變量三值邏輯函數(shù)電路B1設(shè)置函數(shù)&2()=(1，-1，0),并且作為一變量三值邏輯函數(shù)電路83設(shè)置函數(shù)^16=(0，1,-1)，并通過將一變量三值邏輯函數(shù)電路B2設(shè)為把輸入保持原狀態(tài)而輸出的函數(shù)^6-(-1，0,1)，而成為不設(shè)置該一變量三值邏輯函數(shù)電路B2的構(gòu)成。對于這樣的三值XOR邏輯函數(shù)電路，通過電路仿真求出了施加由圖44A及圖44B所示的模式構(gòu)成的輸入a、b時(shí)的輸出波形。其結(jié)果，XOR邏輯函數(shù)電路的輸出波形，如圖44C所示。如從該結(jié)果所明確的那樣，基于作為本發(fā)明的實(shí)施方式而表示的三值邏輯函數(shù)電路的XOR邏輯函數(shù)電路，上升及下降的雙方，轉(zhuǎn)換時(shí)間都為大致對稱，不存在以往那樣，上升及下降的雙方，轉(zhuǎn)換時(shí)間都為較大的非對稱的情況。這樣，在作為本發(fā)明的實(shí)施方式而表示的三值邏輯函數(shù)電路中，能夠顯著地減小上升及下降的轉(zhuǎn)換時(shí)間的非對稱性。另外，本發(fā)明，不限定于上述的實(shí)施方式。例如，在上述的實(shí)施方式中，對于適用于XOR邏輯函數(shù)電路的例進(jìn)行了說明，當(dāng)然本發(fā)明也可以適用于加法電路等，及其以外的電路，且優(yōu)選適用于用于進(jìn)行所謂的公開密鑰加密的硬件或大規(guī)模乘法器等。這樣，不言而喻，本發(fā)明在不脫離其宗旨的范圍可以進(jìn)行適當(dāng)?shù)淖冃巍?quán)利要求1.一種三值邏輯函數(shù)電路，用于進(jìn)行二變量三值邏輯運(yùn)算，其特征在于，具備第一傳輸門，其根據(jù)構(gòu)成第一輸入的三個(gè)邏輯值中的第一邏輯值而成為導(dǎo)通狀態(tài)；第二傳輸門，其根據(jù)構(gòu)成上述第一輸入的三個(gè)邏輯值中的第二邏輯值而成為導(dǎo)通狀態(tài)，將串聯(lián)連接兩個(gè)n型MOS晶體管而得到的第一開關(guān)對，與串聯(lián)連接的兩個(gè)p型MOS晶體管而得到的第二開關(guān)對并聯(lián)連接而構(gòu)成；第三傳輸門，其根據(jù)構(gòu)成上述第一輸入的三個(gè)邏輯值中的第三邏輯值而成為導(dǎo)通狀態(tài)；第一一變量三值邏輯函數(shù)電路，其與上述第一傳輸門的兩個(gè)控制端子中的一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的任意一方的開關(guān)對的兩個(gè)控制端子中的一方的控制端子連接，針對上述第一輸入得到第一輸出；第二一變量三值邏輯函數(shù)電路，其與上述第一傳輸門的兩個(gè)控制端子中的另一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的與連接了上述第一一變量三值邏輯函數(shù)電路的開關(guān)對不同的開關(guān)對的兩個(gè)控制端子中的一方的控制端子連接，針對上述第一輸入得到與上述第一輸出互補(bǔ)對稱的第二輸出；第三一變量三值邏輯函數(shù)電路，其與上述第三傳輸門的兩個(gè)控制端子中的一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的與連接了上述第一一變量三值邏輯函數(shù)電路的開關(guān)對相同的開關(guān)對的兩個(gè)控制端子中的另一方的控制端子連接，針對上述第一輸入得到第三輸出；第四一變量三值邏輯函數(shù)電路，其與上述第三傳輸門的兩個(gè)控制端子中的另一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的與連接了上述第二一變量三值邏輯函數(shù)電路的開關(guān)對相同的開關(guān)對的兩個(gè)控制端子中的另一方的控制端子連接，針對上述第一輸入得到與上述第三輸出互補(bǔ)對稱的第四輸出；第五一變量三值邏輯函數(shù)電路，其與上述第一傳輸門的輸入端子連接，根據(jù)構(gòu)成第二輸入的三個(gè)邏輯值中的第一邏輯值得到第五輸出；第六一變量三值邏輯函數(shù)電路，其與上述第二傳輸門的輸入端子連接，根據(jù)構(gòu)成上述第二輸入的三個(gè)邏輯值中的第二邏輯值得到第六輸出；第七一變量三值邏輯函數(shù)電路，其與上述第三傳輸門的輸入端子連接，根據(jù)構(gòu)成上述第二輸入的三個(gè)邏輯值中的第三邏輯值得到第七輸出；上述第一至第三傳輸門的各個(gè)輸出端子被線“或”連接。2.根據(jù)權(quán)利要求l所述的三值邏輯函數(shù)電路，其特征在于,上述第一傳輸門，根據(jù)構(gòu)成上述第一輸入的三個(gè)邏輯值-1、0、1中的邏輯值-1而成為導(dǎo)通狀態(tài)；上述第二傳輸門，根據(jù)構(gòu)成上述第一輸入的三個(gè)邏輯值-1、0、1中的邏輯值0而成為導(dǎo)通狀態(tài)；上述第三傳輸門，根據(jù)構(gòu)成上述第一輸入的三個(gè)邏輯值-1、0、1中的邏輯值1而成為導(dǎo)通狀態(tài)；上述第一一變量三值邏輯函數(shù)電路，針對上述第一輸入(-l，0，1)得到輸出(1,-1，-1);上述第二一變量三值邏輯函數(shù)電路，針對上述第一輸入(-l，0，1)得到輸出(-1,1,1);上述第三一變量三值邏輯函數(shù)電路，針對上述第一輸入(-l，0，1)而得到輸出(-1，陽l,1);上述第四一變量三值邏輯函數(shù)電路，針對上述第一輸入(-l，0，1)而得到輸出(1，1，國l)。3.根據(jù)權(quán)利要求1所述的三值邏輯函數(shù)電路，其特征在于，代替上述第二一變量三值邏輯函數(shù)電路，而具備將上述第一一變量三值邏輯函數(shù)電路的輸出進(jìn)行反轉(zhuǎn)的反相器，該反相器與上述第一傳輸門的兩個(gè)控制端子中的另一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的與連接了上述第一一變量三值邏輯函數(shù)電路的開關(guān)對相同的開關(guān)對的兩個(gè)控制端子中的另一方的控制端子連接。4.根據(jù)權(quán)利要求1至3中的任意一項(xiàng)所述的三值邏輯函數(shù)電路，其特征在于，代替上述第三一變量三值邏輯函數(shù)電路，而具備將上述第四一變量三值邏輯函數(shù)電路的輸出進(jìn)行反轉(zhuǎn)的反相器，該>^相器與上述第三傳輸門的兩個(gè)控制端子中的一方的控制端子，和構(gòu)成上述第二傳輸門的上述第一開關(guān)對或者上述第二開關(guān)對中的與連接了上述第一一變量三值邏輯函數(shù)電路的開關(guān)對不同的開關(guān)對的兩個(gè)控制端子中的一方的控制端子連接。5.根據(jù)權(quán)利要求1至4中的任意一項(xiàng)所述的三值邏輯函數(shù)電路，其特征在于，上述第一至第三傳輸門，分別由增強(qiáng)型的n型MOS晶體管和增強(qiáng)型的p型MOS晶體管構(gòu)成；上述增強(qiáng)型的n型MOS晶體管，具有小于通常的增強(qiáng)型的n型MOS晶體管的閾值電壓的正的閾值電壓；上述增強(qiáng)型的p型MOS晶體管，具有絕對值小于通常的增強(qiáng)型的p型MOS晶體管的閾值電壓的負(fù)的閾值電壓。6.根據(jù)權(quán)利要求1至5中的任意一項(xiàng)所述的三值邏輯函數(shù)電路，其特征在于，上述第五至第七一變量三值邏輯函數(shù)電路，為下述電路中的任意一個(gè)，即針對上述第二輸入(-1,0，1)得到輸出(0,-1,-1)的第一反轉(zhuǎn)電路、針對上述第二輸入(-1，0，1)得到輸出(0，0，-1)的第二反轉(zhuǎn)電路、針對上述第二輸入(-1,0，1)得到輸出(1，-1，-1)的第三反轉(zhuǎn)電路、針對上述第二輸入(-1，0,1)得到輸出(1，0,-1)的第四反轉(zhuǎn)電路、針對上述第二輸入(-l,0，l)得到輸出(1，0，0)的第五反轉(zhuǎn)電路、針對上述第二輸入(-l,0,l)得到輸出(1，1，-1)的第六反轉(zhuǎn)電路、針對上述第二輸入(-l，0，l)得到輸出(1,1，0)的第七反轉(zhuǎn)電路、針對上述第二輸入(-l，0，l)得到輸出(0,-1，0)的第一非反轉(zhuǎn)電路、針對上述第二輸入(-l，0，l)得到輸出(0,-1,1)的第二非反轉(zhuǎn)電路、針對上述第二輸入(-l,0,l)得到輸出(1，-1，0)的第三非反轉(zhuǎn)電路、針對上述第二輸入(-l，0，l)得到輸出(1，-1，l)的第四非反轉(zhuǎn)電路、針對上述第二輸入(-l，0，l)得到輸出(1，0，1)的第五非反轉(zhuǎn)電路、得到與上述第一非反轉(zhuǎn)電路的輸出互補(bǔ)對稱的輸出的第一互補(bǔ)對稱電路、得到與上述第二非反轉(zhuǎn)電路的輸出互補(bǔ)對稱的輸出的第二互補(bǔ)對稱電路、得到與上述第三非反轉(zhuǎn)電路的輸出互補(bǔ)對稱的輸出的第三互補(bǔ)對稱電路、得到與上述第四非反轉(zhuǎn)電路的輸出互補(bǔ)對稱的輸出的第四互補(bǔ)對稱電路、得到與上述第五非反轉(zhuǎn)電路的輸出互補(bǔ)對稱的輸出的第五互補(bǔ)對稱電路。7.根據(jù)權(quán)利要求6所述的三值邏輯函數(shù)電路，其特征在于，上述第三非反轉(zhuǎn)電路，具有增強(qiáng)型的p型MOS晶體管，且該增強(qiáng)型的p型MOS晶體管具有絕對值小于通常的增強(qiáng)型的p型晶體管的閾值電壓的負(fù)的閾值電壓，并與源極邏輯值0連接；上述第五非反轉(zhuǎn)電路，具有增強(qiáng)型的n型MOS晶體管，且該增強(qiáng)型的n型MOS晶體管具有小于通常的增強(qiáng)型的n型晶體管的閾值電壓的正的閾值電壓，并與源極邏輯值0連接；上述第二互補(bǔ)對稱電路，具有增強(qiáng)型的n型MOS晶體管，且該增強(qiáng)型的n型MOS晶體管具有小于通常的增強(qiáng)型的n型晶體管的閾值電壓的正的閾值電壓，并與源極邏輯值0連接；上述第五互補(bǔ)對稱電路，具有增強(qiáng)型的p型MOS晶體管，且該增強(qiáng)型的p型MOS晶體管具有絕對值小于通常的增強(qiáng)型的p型晶體管的閾值電壓的負(fù)的閾值電壓，并與源極邏輯值0連接。全文摘要本發(fā)明提供一種顯著地消減用于實(shí)現(xiàn)存在3^{3^2}＝19683種的全部的二變量三值邏輯函數(shù)電路所需的基本電路的種類，并且顯著地減小轉(zhuǎn)換時(shí)間的非對稱性，且能夠?qū)崿F(xiàn)提高邏輯函數(shù)電路的動作速度以及提高波形的對稱性的三值邏輯函數(shù)電路。三值邏輯函數(shù)電路，根據(jù)構(gòu)成第一輸入(a)的三個(gè)邏輯值-1、0、1，通過一變量三值邏輯函數(shù)電路(C1、D1、C3、D3)，來使三個(gè)傳輸門(T1、T2、T3)導(dǎo)通或者截止，并選擇與第二輸入(b)連接的三個(gè)一變量三值邏輯函數(shù)電路(B1、B2、B3)的輸出。傳輸門(T2)，將串連連接了兩個(gè)n型MOS晶體管的開關(guān)對，和串連連接了兩個(gè)p型MOS晶體管的開關(guān)對，進(jìn)行并聯(lián)連接而構(gòu)成。文檔編號H03K19/20GK101395801SQ20078000725公開日2009年3月25日申請日期2007年1月31日優(yōu)先權(quán)日2006年1月31日發(fā)明者日比野靖,白勢政明申請人:國立大學(xué)法人北陸先端科學(xué)技術(shù)大學(xué)院大學(xué)