專利名稱：Cdr電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及CDR(時鐘數(shù)據(jù)恢復)電路，該電路提取與輸入數(shù)據(jù)同相 的時鐘，并基于所述時鐘對輸入數(shù)據(jù)進行重定時。
背景技術(shù)：
在例如作為實現(xiàn)FTTH (光纖到戶)的技術(shù)而開發(fā)的PON (無源光纖網(wǎng) 絡)系統(tǒng)中，處理突發(fā)數(shù)據(jù)是十分必要的。在這些系統(tǒng)中，CDR電路是必 不可少的，所述CDR電路瞬時地建立與異步接收的突發(fā)數(shù)據(jù)的鎖相，提 取與突發(fā)數(shù)據(jù)同相的時鐘，并輸出與該時鐘同步的重定時數(shù)據(jù)。例如， Yusuke Ota等的參考文獻"High-Speed, Burst-Mode, Packet-Capable Optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation", IEEE Journal of Lightwave Technology, Vol. 12， No. 2， pp. 325-331, 1994年2月中 就公開了這種類型的電路。
圖17示出了用于實現(xiàn)該應用目的的CDR電路200的配置示例。附圖 標記201表示觸發(fā)器；202表示主VCO(壓控振蕩器)；203表示副VCO; 204表示相位比較器。相位比較器204將頻率同輸入數(shù)據(jù)220的數(shù)據(jù)速率 頻率ft相同的基準時鐘222與副VCO 203的振蕩輸出的相位進行比較， 并輸出使相位匹配的頻率控制信號224。頻率控制信號224被輸入至主 VCO 202和副VCO 203。因此，主VCO 202輸出的恢復時鐘223的頻率 與基準時鐘222的頻率相同。主VCO 202接收輸入數(shù)據(jù)220，并以利用 輸入數(shù)據(jù)220的電壓轉(zhuǎn)換點作為觸發(fā)對輸入數(shù)據(jù)220進行調(diào)整，以使恢 復時鐘223的相位與數(shù)據(jù)220的相位匹配。與輸入數(shù)據(jù)220同相的恢復時 鐘223用于對觸發(fā)器201中的輸入數(shù)據(jù)220進行重定時。利用固定延遲電 路(未示出)調(diào)整輸入至觸發(fā)器201的數(shù)據(jù)220，以可靠地提取時鐘
發(fā)明內(nèi)容
本發(fā)明要解決的問題
圖17所示的CDR電路的配置使恢復時鐘的相位同輸入數(shù)據(jù)的相位匹
配。因此，如果輸入數(shù)據(jù)包含抖動(相位噪聲)，恢復數(shù)據(jù)也將包含抖動。 本發(fā)明的目的在于，提供一種能夠解決恢復數(shù)據(jù)中含有抖動這一問題
的CDR電路。 解決問題的手段
根據(jù)本發(fā)明，提供了一種CDR電路，包括恢復時鐘發(fā)生電路，接 收第一基準時鐘，并產(chǎn)生與輸入數(shù)據(jù)同相的恢復時鐘，所述第一基準時鐘 具有與輸入數(shù)據(jù)的數(shù)據(jù)速率頻率相同的頻率；以及數(shù)據(jù)寫/讀電路，使用恢 復時鐘作為寫入時鐘，寫入輸入數(shù)據(jù)，并使用頻率與恢復時鐘相同、但與 恢復時鐘異步的時鐘作為讀取時鐘，讀出輸入數(shù)據(jù)。
發(fā)明的有益效果
如上所述，根據(jù)本發(fā)明，基于與輸入數(shù)據(jù)同相的恢復時鐘，將輸入數(shù) 據(jù)寫入數(shù)據(jù)寫/讀電路。利用與恢復時鐘異步的另一時鐘從數(shù)據(jù)寫/讀電路 讀取數(shù)據(jù)。因此，從數(shù)據(jù)寫/讀電路輸出的恢復數(shù)據(jù)決不會受到輸入數(shù)據(jù)中 抖動的影響。這樣，本發(fā)明就可以解決恢復數(shù)據(jù)存在抖動的問題。


圖1是示出了根據(jù)本發(fā)明第一實施例的CDR電路的配置的框圖； 圖2是示出了根據(jù)本發(fā)明第二實施例的CDR電路的配置的框圖； 圖3是示出了根據(jù)本發(fā)明第三實施例的CDR電路的配置的框圖； 圖4是示出了根據(jù)本發(fā)明第四實施例的CDR電路的配置的框圖； 圖5是示出了根據(jù)本發(fā)明第五實施例的CDR電路的配置的框圖； 圖6是示出了根據(jù)本發(fā)明第六實施例的CDR電路的配置的框圖； 圖7是示出了根據(jù)本發(fā)明第七實施例的CDR電路的配置的框圖； 圖8是示出了根據(jù)本發(fā)明第八實施例的CDR電路的配置的框圖； 圖9是示出了根據(jù)本發(fā)明第九實施例的CDR電路的配置的框圖； 圖IO是示出了根據(jù)本發(fā)明第十實施例的CDR電路的配置的框圖；圖11是示出了根據(jù)本發(fā)明第十一實施例的CDR電路的配置的框圖； 圖12是示出了根據(jù)本發(fā)明第十二實施例的CDR電路的配置的框圖13是示出了根據(jù)本發(fā)明第十三實施例的CDR電路的配置的框圖； 圖14是示出了根據(jù)本發(fā)明第十四實施例的CDR電路的配置的框圖； 圖15是示出了根據(jù)本發(fā)明第十五實施例的CDR電路的配置的框圖； 圖16是示出了根據(jù)本發(fā)明第十六實施例的CDR電路的配置的框以及
圖17是示出了傳統(tǒng)CDR電路的配置的框圖。
具體實施例方式
圖1示出了根據(jù)本發(fā)明第一實施例的CDR電路100A的配置。參考 圖1，附圖標記101表示FIFO (先入先出)；102表示VCO; 103表示頻 率比較器；120表示輸入數(shù)據(jù)；121表示恢復數(shù)據(jù)；122表示基準時鐘。 VCO 102和頻率比較器103形成了 PLL (鎖相環(huán))電路和恢復時鐘發(fā)生電 路。FIFO 101形成了數(shù)據(jù)寫/讀電路。
基準時鐘122的頻率與輸入數(shù)據(jù)120的數(shù)據(jù)速率頻率相同。頻率比較 器103將基準時鐘122的頻率同來自VCO 102的輸出時鐘(恢復時鐘)123 進行比較。例如，頻率比較器103將在每預定時間內(nèi)對基準時鐘122進行 計數(shù)而得到的數(shù)量與在每預定時間內(nèi)對來自VCO 102的恢復時鐘123進 行計數(shù)而得到的數(shù)量進行比較，并輸出與計數(shù)差(頻率差)相對應的頻率 控制信號124。
從數(shù)據(jù)輸入端輸入的數(shù)據(jù)120輸入至FIFO 101和VCO 102。頻率比 較器103將VCO 102輸出的恢復時鐘123的頻率同基準時鐘122的頻率 進行比較，并將與頻率差相對應的頻率控制信號124輸入至VCO 102的 頻率控制端。因此，VCO 102輸出的恢復時鐘123的頻率等于基準時鐘 122的頻率。將輸入突發(fā)數(shù)據(jù)120輸入至VCO 102的相位控制端。VCO 102 利用數(shù)據(jù)220的電壓轉(zhuǎn)換點作為觸發(fā)，進行調(diào)整，以使恢復時鐘123的相 位同數(shù)據(jù)120的相位匹配。與輸入數(shù)據(jù)120同相的恢復時鐘123用于將數(shù) 據(jù)120寫入FIFO 101。另一方面，將基準時鐘122直接作為讀取時鐘輸入FIFO 101，而不進 行相位調(diào)整。FIFO 101利用恢復時鐘123存儲輸入數(shù)據(jù)120，并利用基準 時鐘122按輸入順序輸出所存儲的輸入數(shù)據(jù)120。因此，F(xiàn)IFO 101輸出的 恢復數(shù)據(jù)121決不會受到輸入數(shù)據(jù)120中包含的抖動的影響。
圖2示出了根據(jù)本發(fā)明第二實施例的CDR電路100B的配置。在圖2 中，用與圖l所用附圖標記相同的附圖標記表示與圖1中的組成元件相同 的組成元件。在該實施例中，將分頻器104和105插入圖1所示CDR電 路100A中的頻率比較器103的兩個輸入側(cè)。新添加了相位比較器106和 VCO 107，形成了 PLL電路。還將分頻器108和109插入相位比較器106 的兩個輸入側(cè)。附圖標記125和126表示基準時鐘。
為了產(chǎn)生向FIFO 101進行寫入所用的恢復時鐘123,使用基準時鐘 125。令f2表示基準時鐘125的頻率，fl表示FIFO 101的寫入時鐘的頻率， nl表示分頻器104的分頻比，n2表示分頻器105的分頻比。分頻比nl 和n2被設置為滿足
f2/nl = fl/n2
因此，即使基準時鐘125的頻率不同于輸入數(shù)據(jù)120的數(shù)據(jù)速率頻率 fl，來自VCO 102的恢復時鐘123的頻率也可以同頻率fl匹配。換言之， 可以根據(jù)所要使用的基準時鐘125的頻率來設置分頻比nl和n2，以提高 選擇基準時鐘125的自由度。在該實施例中，頻率比較器103所需處理的 頻率是比較低的。這降低了頻率比較器103的運行速度，因而可以節(jié)省電 能。
另一方面，為了為FIFO 101產(chǎn)生讀取時鐘127，使用基準時鐘126。 相位比較器106輸出與兩個輸入時鐘間的相位差相對應的頻率控制信號 128。令f3表示基準時鐘126的頻率，fl表示讀取時鐘127的頻率，n3 表示分頻器108的分頻比，n4表示分頻器109的分頻比。分頻比n3和 n4被設置為滿足
fi/n3 = fl/n4
因此，即使基準時鐘126的頻率不同于輸入數(shù)據(jù)120的數(shù)據(jù)速率頻率
9fl，來自VCO107的輸出時鐘127的頻率也可以同頻率fl匹配。換言之， 在這種情況下，同樣可以根據(jù)所要使用的基準時鐘126的頻率來設置分頻 比n3和n4，以提高選擇基準時鐘126的自由度。在該實施例中，相位比 較器106所需處理的頻率是比較低的。這降低了相位比較器106的運行 速度，因而可以節(jié)省電能。
FIFO 101利用來自VCO 102的恢復時鐘123存儲輸入數(shù)據(jù)120，并 利用來自VCO 107的恢復時鐘127按輸入順序輸出所存儲的輸入數(shù)據(jù) 120。因此，F(xiàn)IFO 101輸出的恢復數(shù)據(jù)121不包含抖動。
如果基準時鐘125和126具有相同的頻率，則可以使用公共時鐘源。 如果基準時鐘125和126的頻率與基準時鐘122的頻率相同，則分頻器104 和105被設置為具有相同的分頻比，分頻器108和109也被設置為具有相 同的分頻比。這使得有可能以較低的頻率運行頻率比較器103和相位比較 器106，從而節(jié)省電能。在這種情況下，可以將分頻器108和109省去。
圖3示出了根據(jù)本發(fā)明第三實施例的CDR電路100C的配置。在圖3 中，用與圖1所用附圖標記相同的附圖標記表示與圖1中的組成元件相同 的組成元件。附圖標記110表示相位比較器；lll表示VCO。 VCO102、 相位比較器110和VCO 111形成恢復時鐘發(fā)生電路。 相位比較器110將來自VCO 111的輸出時鐘的相位同基準時鐘122 的相位進行比較。將表示比較結(jié)果的信號129作為頻率控制信號輸入VCO 111，還將信號129作為頻率控制信號輸入VC0102。
在該實施例中，由于使用了 VCO 111，因此可以用常規(guī)相位比較器 110代替圖1所示CDR電路100A中的頻率比較器103。該實施例的工作 方式與圖1所示的CDR電路的工作方式相同。即使輸入數(shù)據(jù)120包含抖 動，F(xiàn)IFO 101輸出的恢復數(shù)據(jù)121也不包含抖動。
圖4示出了根據(jù)本發(fā)明第四實施例的CDR電路100D的配置。在圖4 中，用與圖3所用附圖標記相同的附圖標記表示與圖3中的組成元件相同的組成元件。在該實施例中，將分頻器104和105插入圖3所示CDR電 路100C中的相位比較器110的兩個輸入側(cè)。新添加了相位比較器106 和VCO 107，形成PLL電路。還將分頻器108和109插入相位比較器106 的兩個輸入側(cè)。附圖標記125和126表示基準時鐘。
在該實施例中，同圖2所示的CDR電路100B—樣，根據(jù)基準時鐘 125的頻率，設置分頻器104和105的分頻比nl和n2，從而提高了選擇 基準時鐘125的自由度。此外，相位比較器IIO所需處理的頻率是比較低 的。這可以節(jié)省電能。類似地，根據(jù)基準時鐘126的頻率，設置分頻比n3 和n4，從而提高了選擇基準時鐘126的自由度。相位比較器106所需處理 的頻率是比較低的。這可以節(jié)省電能。即使輸入數(shù)據(jù)120包含抖動，F(xiàn)IFO 101輸出的恢復數(shù)據(jù)121也不包含抖動。
如果基準時鐘125和126具有相同的頻率，則可以使用公共時鐘源。 如果基準時鐘125和126的頻率與基準時鐘122的頻率相同，則分頻器104 和105被設置為具有相同的分頻比，分頻器108和109也被設置為具有相 同的分頻比。這使得有可能以較低的頻率運行頻率比較器103和相位比較 器106，從而節(jié)省電能。在這種情況下，可以將分頻器108和109省去。
圖5示出了根據(jù)本發(fā)明第五實施例的CDR電路100E的配置。在圖5 中，用與圖3所用附圖標記相同的附圖標記表示與圖3中的組成元件相同 的組成元件。在該實施例中，將來自VCO lll的輸出時鐘130而不是基 準時鐘122用作圖3所示CDR電路100C中的FIFO 101的讀取時鐘。來 自VCO 102的恢復時鐘123受到輸入數(shù)據(jù)120所含抖動的影響。然而， 來自VCO 111的輸出時鐘130不受抖動的影響。因此，即使輸入數(shù)據(jù)120 包含抖動，F(xiàn)IFO 101輸出的恢復數(shù)據(jù)121也不包含抖動。
圖6示出了根據(jù)本發(fā)明第六實施例的CDR電路100F的配置。在圖6 中，用與圖5所用附圖標記相同的附圖標記表示與圖5中的組成元件相同 的組成元件。在該實施例中，將分頻器104和105插入圖5所示CDR電路100F中的相位比較器110的兩個輸入側(cè)。將基準時鐘125輸入分頻器 104。
在該實施例中，根據(jù)基準時鐘125的頻率，設置分頻比nl和n2，從 而提高了選擇基準時鐘125的自由度。此外，相位比較器110所需處理的 頻率是比較低的。這可以節(jié)省電能。即使輸入數(shù)據(jù)120包含抖動，F(xiàn)IFO 101 輸出的恢復數(shù)據(jù)121也不包含抖動。
基準時鐘125的頻率可以同基準時鐘122的頻率相同。在這種情況下， 分頻器104和105被設置為具有相同的分頻比。這使得有可能以較低的頻 率運行相位比較器106，從而節(jié)省電能。
圖7示出了根據(jù)本發(fā)明第七實施例的CDR電路100G的配置。在圖7 中，用與圖l所用附圖標記相同的附圖標記表示與圖1中的組成元件相同 的組成元件。在該實施例中，將由CR時間常數(shù)電路形成的復位信號發(fā)生 電路112添加至圖1所示的CDR電路100A。當在輸入數(shù)據(jù)120中檢測 到在預設時間或更長時間內(nèi)連續(xù)輸入了相同的符號，或檢測到連續(xù)輸入了 與預設數(shù)量或更大數(shù)量的比特相對應的相同符號時，復位信號發(fā)生電路 112就將FIFO 101復位。當沒有數(shù)據(jù)到達FIFO 101時，可以將FIFO 101 復位。這可以防止FIFO 101溢出或者不足。
圖8示出了根據(jù)本發(fā)明第八實施例的CDR電路100H的配置。在圖8 中，用與圖3所用附圖標記相同的附圖標記表示與圖3中的組成元件相同 的組成元件。在該實施例中，將復位信號發(fā)生電路112添加至圖3所示的 CDR電路100C。復位信號發(fā)生電路112與參考圖7描述的復位信號發(fā)生 電路相同，并與以圖7所示CDR電路100G相同的方式工作。
圖9示出了根據(jù)本發(fā)明第九實施例的CDR電路1001的配置。在圖9 中，用與圖5所用附圖標記相同的附圖標記表示與圖5中的組成元件相同的組成元件。在該實施例中，將復位信號發(fā)生電路112添加至圖5所示的
CDR電路100E。復位信號發(fā)生電路112與參考圖7描述的復位信號發(fā)生 電路相同，并與以圖7所示CDR電路100G相同的方式工作。
圖IO示出了根據(jù)本發(fā)明第十實施例的CDR電路100J的配置。在圖 10中，用與圖1所用附圖標記相同的附圖標記表示與圖1中的組成元件相 同的組成元件。在該實施例中，將由計數(shù)器形成的復位信號發(fā)生電路113 添加至圖1所示的CDR電路100A。當在輸入數(shù)據(jù)120中檢測到在預設時 間或更長時間內(nèi)連續(xù)輸入了相同的符號，或檢測到連續(xù)輸入了與預設數(shù)量 或更大數(shù)量的比特相對應的相同符號，復位信號發(fā)生電路113就將FIFO 101復位。當沒有數(shù)據(jù)到達FIFO 101時，可以將FIFO 101復位。當使用 FIFO 101的寫入時鐘123作為時鐘，連續(xù)對相同符號進行計數(shù)達到預定 數(shù)量時，復位信號發(fā)生電路113產(chǎn)生復位信號。
圖11示出了根據(jù)本發(fā)明第十一實施例的CDR電路100K的配置。在 圖11中，用與圖3所用附圖標記相同的附圖標記表示與圖3中的組成元 件相同的組成元件。在該實施例中，將復位信號發(fā)生電路113添加至圖3 所示的CDR電路100C中。復位信號發(fā)生電路113與參考圖10描述的復 位信號發(fā)生電路相同，并與以圖IO所示CDR電路100J相同的方式工作。
圖12示出了根據(jù)本發(fā)明第十二實施例的CDR電路100L的配置。在 圖12中，用與圖5所用附圖標記相同的附圖標記表示與圖5中的組成元 件相同的組成元件。在該實施例中，將復位信號發(fā)生電路113添加至圖5 所示的CDR電路100E中。復位信號發(fā)生電路113與參考圖IO描述的復 位信號發(fā)生電路相同，并與以圖IO所示CDR電路100J相同的方式工作。圖13示出了根據(jù)本發(fā)明第十三實施例的CDR電路100K的配置。在 圖13中，用與圖1所用附圖標記相同的附圖標記表示與圖1中的組成元 件相同的組成元件。參考圖13，附圖標記101表示FIFO; 102表示VCO; 120表示輸入數(shù)據(jù)；121表示恢復數(shù)據(jù)；122表示基準時鐘；131表示PLL 電路。VCO 102和PLL電路131形成恢復時鐘發(fā)生電路。
PLL電路131包括VC03、頻率比較器4、電荷泵5、環(huán)路濾波器 6、分頻器7A和7B以及選擇器8，其中VC0 3具有與VCO 102相同的 電路配置。
在該實施例中，將來自VCO 3的輸出信號輸入至兩個具有不同分頻 比的分頻器7A和7B。選擇器8根據(jù)切換信號134選擇分頻器7A和7B 的輸出之一，并將選定的信號輸出至頻率比較器4。
將輸入數(shù)據(jù)120輸入VCO 102和FIFO 101。 VCO 102進行調(diào)整，使 振蕩波形的相位在輸入數(shù)據(jù)120的電壓值的轉(zhuǎn)換定時處與輸入數(shù)據(jù)120 的相位匹配，從而恢復時鐘123。將VCO 102輸出的恢復時鐘123輸入 FIFO 101。
同時，將對VCO 3的振蕩時鐘132的頻率進行控制的控制信號133 提供給VC0 102，以控制VCO102和3，從而輸出具有相同頻率的振蕩時 鐘123和132。通過分頻器7A或7B對來自VCO 3的輸出信號進行分頻， 并經(jīng)由選擇器8將分頻的輸出信號輸入至頻率比較器4。頻率比較器4將 基準時鐘122的相位與從選擇器8輸入的信號的相位進行比較，并輸出與 相位差相對應的信號。電荷泵5輸出與頻率比較器4輸出的信號相對應的 電流。環(huán)路濾波器6根據(jù)電荷泵5的輸出，確定頻率控制信號133，以控 制VCO 102和3。
如上所述，在該實施例中，使用了兩個分頻器7A和7B，并且通過選 擇器8切換這兩個分頻器由。在VCO 102和3可振蕩的頻率范圍內(nèi)，甚 至可以對具有不同比特率的輸入數(shù)據(jù)120進行重定時。換言之，根據(jù)該實 施例，可以切換用于恢復FIFO 101中的輸入數(shù)據(jù)120的恢復時鐘123的 頻率。這使得可以恢復具有兩種或更多不同比特率的輸入數(shù)據(jù)120。在該 實施例中，僅僅使用一個基準時鐘122就足夠了。在該實施例中，使用兩 個分頻器7A和7B。然而，可以選擇三個或更多個分頻器。[第十四實施例]
圖14示出了根據(jù)本發(fā)明第十四實施例的CDR電路的配置。在圖14 中，用與圖13所用附圖標記相同的附圖標記表示與圖13中的組成元件相 同的組成元件。參考圖14，附圖標記135表示PLL電路；7表示分頻器； 9表示基準時鐘發(fā)生電路。在該實施例中，使用基準時鐘發(fā)生電路9，基 準時鐘發(fā)生電路9接收基準時鐘136，并根據(jù)設置信號137產(chǎn)生基準時鐘 122。基準時鐘發(fā)生電路9將基準時鐘122輸入至頻率比較器4和FIFO 101?？梢杂谜麛?shù)型或分數(shù)型PLL電路實現(xiàn)基準時鐘發(fā)生電路9。
如上所述，在該實施例中，基準時鐘發(fā)生電路9產(chǎn)生具有期望頻率的 基準時鐘122。在VCO102和3可振蕩的頻率范圍內(nèi)，甚至可以對具有不 同比特率的輸入數(shù)據(jù)120進行重定時。在該實施例中，僅僅使用一個基準 時鐘122就足夠了。此外，僅僅使用一個分頻器就足夠了。
圖15示出了根據(jù)本發(fā)明第十五實施例的CDR電路的配置。在圖15 中，用與圖14所用附圖標記相同的附圖標記表示與圖14中的組成元件相 同的組成元件。參考圖15，附圖標記138表示PLL電路；10表示選擇器。 在該實施例中，使用兩個基準時鐘139和140。選擇器10根據(jù)切換信號 141選擇基準時鐘139和140中的一個，并將選定的時鐘作為基準時鐘122 輸入頻率比較器4和FIFO 101。
如上所述，在該實施例中，使用了兩個基準時鐘139和140，并且這 兩個基準時鐘由選擇器10進行切換。在VCO 102和3可振蕩的頻率范圍 內(nèi)，甚至可以對具有不同比特率的輸入數(shù)據(jù)120進行重定時。此外，即使 在IC開發(fā)后，也可以改變頻率。在該實施例中，使用兩個基準時鐘139 和140。然而，可以選擇三個或更多個基準時鐘。
圖16示出了根據(jù)本發(fā)明第十六實施例的CDR電路的配置。在圖16 中，用與圖15所用附圖標記相同的附圖標記表示與圖15中的組成元件相同的組成元件。參考圖16，附圖標記142表示PLL電路；ll表示選擇器。 在該實施例中，將兩個具有不同時間常數(shù)的環(huán)路濾波器6A和6B設置于 第十五實施例的CDR電路的PLL電路中。選擇器11根據(jù)切換信號143 從來自環(huán)路濾波器6A和6B的輸出信號中選擇一個，并輸出選定的信號 作為頻率控制信號133。
在該實施例中，兩個環(huán)路濾波器6A和6B的配置和濾波常數(shù)是根據(jù) 輸入數(shù)據(jù)120的比特率或系統(tǒng)需求而確定的。根據(jù)輸入數(shù)據(jù)120選擇環(huán) 路濾波器6A和6B之一。
切換環(huán)路濾波器的配置不僅適用于圖15所示的CDR電路，還適用于 參考圖13至14描述的CDR電路。此外，在這種情況下，環(huán)路濾波器不 局限于兩個環(huán)路濾波器6A和6B。還可以選擇三個或更多個環(huán)路濾波器。
上述第十三至第十五實施例還可以彼此組合。這可以使VCO 102和3 振蕩得到的時鐘123和132的頻率的種類更加多樣。
工業(yè)實用性
本發(fā)明適用于提取與輸入數(shù)據(jù)同相的時鐘并基于該時鐘對輸入數(shù)據(jù) 進行重定時的技術(shù)。
1權(quán)利要求
1. 一種CDR電路，其特征在于，所述CDR電路包括恢復時鐘發(fā)生電路，接收第一基準時鐘，并產(chǎn)生與輸入數(shù)據(jù)同相的恢復時鐘，所述第一基準時鐘具有與所述輸入數(shù)據(jù)的數(shù)據(jù)速率頻率相同的頻率；以及數(shù)據(jù)寫/讀電路，使用所述恢復時鐘作為寫入時鐘，寫入所述輸入數(shù)據(jù)，并使用頻率與所述恢復時鐘相同但與所述恢復時鐘異步的時鐘作為讀取時鐘，讀出輸入數(shù)據(jù)。
2. 根據(jù)權(quán)利要求1所述的CDR電路，其特征在于，所述數(shù)據(jù)寫/讀電 路包括FIFO。
3. 根據(jù)權(quán)利要求1所述的CDR電路，其特征在于，所述恢復時鐘發(fā) 生電路包括第一VCO，產(chǎn)生所述恢復時鐘，所述第一 VCO具有根據(jù)第一頻率控 制信號受到控制的振蕩頻率和在所述輸入數(shù)據(jù)的電壓轉(zhuǎn)換點處受到控制 的振蕩相位；以及頻率比較器，將所述第一基準時鐘的頻率與所述恢復時鐘的頻率進行 比較，并輸出比較結(jié)果信號作為所述第一頻率控制信號。
4. 根據(jù)權(quán)利要求1所述的CDR電路，其特征在于，所述恢復時鐘發(fā) 生電路包括第一VCO，產(chǎn)生所述恢復時鐘，所述第一 VCO具有根據(jù)第一頻率控 制信號受到控制的振蕩頻率和在所述輸入數(shù)據(jù)的電壓轉(zhuǎn)換點處受到控制 的振蕩相位；以及第二VCO，具有根據(jù)所述第一頻率控制信號受到控制的振蕩頻率；以及第一相位比較器，將所述第一基準時鐘的相位與所述第二 VCO的輸 出時鐘的相位進行比較，并輸出比較結(jié)果信號作為所述第一頻率控制信 號。
5. 根據(jù)權(quán)利要求3所述的CDR電路，其特征在于，所述CDR電路 還包括第一分頻器，對第二基準時鐘進行分頻，并將所述第一基準時鐘輸入 所述頻率比較器，所述第二基準時鐘具有與所述輸入數(shù)據(jù)的數(shù)據(jù)速率頻率 相同或不同的頻率；以及第二分頻器，被設置在所述第一 VCO和所述頻率比較器之間，對所 述恢復時鐘進行分頻，并將分頻后的恢復時鐘輸出至所述頻率比較器。
6. 根據(jù)權(quán)利要求4所述的CDR電路，其特征在于，所述CDR電路 還包括-第一分頻器，對第二基準時鐘進行分頻，并將所述第一基準時鐘輸入 所述第一相位比較器，所述第二基準時鐘具有與所述輸入數(shù)據(jù)的數(shù)據(jù)速率 頻率相同或不同的頻率；以及第二分頻器，被設置在所述第二 VCO和所述第一相位比較器之間， 對所述第二 VCO的輸出進行分頻，并將分頻后的輸出輸出至所述第一相 位比較器。
7. 根據(jù)權(quán)利要求1所述的CDR電路，其特征在于，所述CDR電路 還包括復位信號發(fā)生電路，檢測所述輸入數(shù)據(jù)中連續(xù)出現(xiàn)的相同符號多 于預定數(shù)量的比特，或者連續(xù)出現(xiàn)相同符號的時間大于預定時間，并將所 述數(shù)據(jù)寫/讀電路復位。
8. 根據(jù)權(quán)利要求1所述的CDR電路，其特征在于，所述數(shù)據(jù)寫/讀電 路使用所述第一基準時鐘作為讀取時鐘。
9. 根據(jù)權(quán)利要求4所述的CDR電路，其特征在于，所述數(shù)據(jù)寫/讀電 路使用所述第二 VCO的輸出時鐘作為讀取時鐘。
10. 根據(jù)權(quán)利要求3所述的CDR電路，其特征在于，所述CDR電路 還包括第一分頻器，對第二基準時鐘進行分頻，所述第二基準時鐘具有與所 述輸入數(shù)據(jù)的數(shù)據(jù)速率頻率相同或不同的頻率；第二 VCO，輸出振蕩頻率根據(jù)第二頻率控制信號受到控制的輸出時 鐘，作為所述數(shù)據(jù)寫/讀電路的讀取時鐘；第二分頻器，對所述第二VCO的輸出時鐘進行分頻；以及相位比較器，將從所述第一分頻器輸入的時鐘的相位與從所述第二分 頻器輸入的時鐘的相位進行比較，并輸出比較結(jié)果信號作為所述第二頻率控制信號。
11. 根據(jù)權(quán)利要求4所述的CDR電路，其特征在于，所述CDR電路 還包括第一分頻器，對第二基準時鐘進行分頻，所述第二基準時鐘具有與所 述輸入數(shù)據(jù)的數(shù)據(jù)速率頻率相同或不同的頻率；第三VCO，輸出振蕩頻率根據(jù)第二頻率控制信號受到控制的輸出時 鐘，作為所述數(shù)據(jù)寫/讀電路的讀取時鐘；第二分頻器，對所述第三VCO的輸出時鐘進行分頻；以及第二相位比較器，將從所述第一分頻器輸入的時鐘的相位與從所述第 二分頻器輸入的時鐘的相位進行比較，并輸出比較結(jié)果信號作為所述第二 頻率控制信號。
12. 根據(jù)權(quán)利要求1所述的CDR電路，其特征在于，所述恢復時鐘 發(fā)生電路包括第一VCO，產(chǎn)生所述恢復時鐘，所述第一 VCO具有根據(jù)頻率控制信 號受到控制的振蕩頻率和在所述輸入數(shù)據(jù)的電壓轉(zhuǎn)換點處受到控制的振 蕩相位；以及PLL電路，輸出與所述第一基準時鐘的頻率相對應的頻率控制信號； 所述PLL電路包括第二 VCO，具有根據(jù)所述頻率控制信號受到控制的振蕩頻率； 分頻器，對所述第二VCO的輸出時鐘進行分頻；頻率比較器，將所述第一基準時鐘的頻率與從所述分頻器輸入的時鐘 的頻率進行比較；電荷泵，根據(jù)所述頻率比較器的比較結(jié)果信號，增大/減少輸出電流量； 環(huán)路濾波器，通過對所述電荷泵的輸出進行積分，產(chǎn)生所述頻率控制 信號；以及可變電路，改變所述分頻器的分頻比和所述第一基準時鐘的頻率兩者 中的一個。
13. 根據(jù)權(quán)利要求12所述的CDR電路，其特征在于， 所述分頻器包括具有不同分頻比的多個分頻器，所述可變電路包括選擇器，選擇所述多個分頻器中的一個，并將所選分頻器的輸出時鐘輸出至所述頻率比較器。
14. 根據(jù)權(quán)利要求12所述的CDR電路，其特征在于，所述可變電路包括基準時鐘發(fā)生電路，產(chǎn)生頻率根據(jù)設置信號而被切換的時鐘，并輸出該時鐘作為所述第一基準時鐘。
15. 根據(jù)權(quán)利要求12所述的CDR電路，其特征在于，所述可變電路包括選擇器，選擇具有不同頻率的多個時鐘中的一個，并輸出所選時鐘作為所述第一基準時鐘。
16. 根據(jù)權(quán)利要求12所述的CDR電路，其特征在于，所述環(huán)路濾波 器包括多個具有不同時間常數(shù)的環(huán)路濾波器，并且所述PLL電路還包括選擇器，選擇所述多個環(huán)路濾波器中的一個，并輸出來自所述選定環(huán)路濾波器的輸出，作為頻率控制信號。
全文摘要
通過使基準時鐘(122)的相位與輸入數(shù)據(jù)(120)相位相匹配，產(chǎn)生恢復時鐘(123)，所述基準時鐘(122)具有與輸入數(shù)據(jù)(120)的數(shù)據(jù)速率頻率相同的頻率。利用恢復時鐘(123)將輸入數(shù)據(jù)(120)寫入FIFO(101)。為了從FIFO(101)讀出數(shù)據(jù)，令FIFO(101)使用與恢復時鐘(123)異步的基準時鐘(122)來輸出恢復數(shù)據(jù)(121)。
文檔編號H03K5/22GK101473537SQ20078002242
公開日2009年7月1日 申請日期2007年6月27日 優(yōu)先權(quán)日2006年6月29日
發(fā)明者大友祐輔, 富樫稔, 寺田純, 岸根桂路, 川村智明, 西村和好 申請人:日本電信電話株式會社