專利名稱：低輸出偏斜雙倍數(shù)據(jù)速率串行編碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及用于高數(shù)據(jù)速率串行通信鏈路的串行編碼器。更特定來說，本發(fā) 明涉及用于移動(dòng)顯示數(shù)字接口 (MDDI)鏈路的雙倍數(shù)據(jù)速率串行編碼器。
背景技術(shù)：
在互連技術(shù)領(lǐng)域中，對(duì)不斷增加的數(shù)據(jù)速率(尤其是與視頻呈現(xiàn)相關(guān)的數(shù)據(jù)速率) 的要求繼續(xù)增長。
移動(dòng)顯示數(shù)字接口 (MDDI)是能夠在主機(jī)與客戶端之間的短程通信鏈路上實(shí)現(xiàn) 極高速度的數(shù)據(jù)傳送的成本有效、低電力消耗傳送機(jī)制。MDDI需要最少僅四根導(dǎo)線 加上電力用于遞送高達(dá)每秒3.2十億位的最大帶寬的雙向數(shù)據(jù)傳送。
在一個(gè)應(yīng)用中，MDDI通過顯著減少跨越手機(jī)鉸鏈延伸以互連數(shù)字基帶控制器與 LCD顯示器及/或相機(jī)的導(dǎo)線的數(shù)目來增加翻蓋手機(jī)的可靠性并降低其電力消耗。此導(dǎo)線減少還允許手機(jī)制造者通過簡化翻蓋手機(jī)或滑蓋手機(jī)設(shè)計(jì)而降低開發(fā)成本。
MDDI是串行傳送協(xié)議，且因此需要串行化并行接收的用于在MDDI鏈路上傳 輸?shù)臄?shù)據(jù)。2005年12月23日提出申請(qǐng)的名稱為"雙倍數(shù)據(jù)速率串行編碼器(Double Data Rate Serial Encoder)"的第11/285,397號(hào)美國專利申請(qǐng)案描述了具有無假信號(hào)輸 出的MDDI雙倍數(shù)據(jù)速率(DDR)串行編碼器。所述無假信號(hào)輸出串行編碼器得益 于用格雷(Gray)碼輸入選擇序列的先驗(yàn)知識(shí)設(shè)計(jì)的無假信號(hào)多路復(fù)用器。此輸入選 擇序列的先驗(yàn)知識(shí)實(shí)現(xiàn)多路復(fù)用器大小的減小及因此DDR串行編碼器大小的減小。
然而，可在數(shù)個(gè)方面對(duì)美國申請(qǐng)案第11/285,397號(hào)中描述的DDR串行編碼器設(shè) 計(jì)作出改善。在一個(gè)方面中，應(yīng)注意在美國申請(qǐng)案第11/285,397號(hào)中描述的DDR串 行編碼器中所用的無假信號(hào)多路復(fù)用器在大小上仍大于非無假信號(hào)多路復(fù)用器。在另 一方面中，最終寄存器級(jí)與編碼器輸出之間的多個(gè)邏輯層(其是貢獻(xiàn)較大輸出偏斜及 較低鏈路速率的因子)可顯著減少。
因此，所需要的是具有減小的大小、復(fù)雜性及輸出偏斜的MDDI DDR串行編碼 器。還需要具有無假信號(hào)輸出的MDDI DDR串行編碼器。

發(fā)明內(nèi)容
本文中提供一種雙倍數(shù)據(jù)速率(DDR)串行編碼器。
在一個(gè)方面中，所述DDR串行編碼器包含用于確保無假信號(hào)編碼器輸出的非無 假信號(hào)多路復(fù)用器及數(shù)字邏輯。通過使用非無假信號(hào)多路復(fù)用器，編碼器的大小及復(fù) 雜性顯著減少。
在另一方面中，所述DDR串行編碼器在最終寄存器級(jí)與編碼器輸出之間具有單 個(gè)邏輯層及減少的從所述最終寄存器級(jí)到所述編碼器輸出路徑的數(shù)目，由此導(dǎo)致輸出 偏斜減少且鏈路速率增加。從所述最終寄存器級(jí)到編碼器輸出的路徑數(shù)目的減少還簡 化輸出偏斜分析。
下文將參照附圖來詳細(xì)描述本發(fā)明的其它實(shí)施例、特征及優(yōu)點(diǎn)、以及本發(fā)明各種 實(shí)施例的結(jié)構(gòu)及操作。


并入本文中并形成本說明書一部分的附解說明本發(fā)明并與本說明一起進(jìn)一
步用于解釋本發(fā)明的原理及使所屬技術(shù)領(lǐng)域的技術(shù)人員能夠制作并利用本發(fā)明。 圖1是圖解說明使用移動(dòng)顯示數(shù)字接口 (MDDI)接口的實(shí)例環(huán)境的方框圖。 圖2是圖解說明根據(jù)圖1實(shí)例的實(shí)施例的MDDI鏈路互連的方框圖。 圖3是圖解說明MDDI串行編碼器的電路圖。 圖4A-B圖解說明信號(hào)偏斜的實(shí)例。
圖5是圖解說明根據(jù)本發(fā)明實(shí)施例的MDDI串行編碼器的方框圖。圖6是圖解說明根據(jù)本發(fā)明另一實(shí)施例的MDDI串行編碼器的電路圖。 圖7是與圖6的MDDI串行編碼器的信號(hào)相關(guān)的實(shí)例定時(shí)圖。 圖8是圖解說明根據(jù)本發(fā)明的其它實(shí)施例的MDDI串行編碼器的電路圖。 圖9是與圖8的MDDI串行編碼器的信號(hào)相關(guān)的實(shí)例定時(shí)圖。 將參照附圖來描述本發(fā)明。元件首先出現(xiàn)的圖示通常由對(duì)應(yīng)參考編號(hào)中的最左一 個(gè)或多個(gè)數(shù)位指示。
具體實(shí)施例方式
本說明書揭示一個(gè)或一個(gè)以上并有本發(fā)明特征的實(shí)施例。所揭示的一個(gè)或多個(gè)實(shí) 施例僅例示本發(fā)明。本發(fā)明的范圍并不限于所述所揭示的一個(gè)或多個(gè)實(shí)施例。本發(fā)明 由本發(fā)明所附的權(quán)利要求書來界定。
所描述的一個(gè)或多個(gè)實(shí)施例及說明書中提及的"一個(gè)實(shí)施例"、"實(shí)施例"、"實(shí) 例實(shí)施例"等指示所述的一個(gè)或多個(gè)實(shí)施例可包含特定特征、結(jié)構(gòu)或特性，但每一實(shí) 施例可能不必包括所述特定特征、結(jié)構(gòu)或特性。而且，所述詞語未必是指同一實(shí)施例。 此外，在結(jié)合實(shí)施例描述特定特征、結(jié)構(gòu)或特性時(shí)，應(yīng)理解，無論是否明確描述，結(jié) 合其它實(shí)施例實(shí)施所述特征、結(jié)構(gòu)或特性均在所屬技術(shù)領(lǐng)域的技術(shù)人員的知識(shí)范圍 內(nèi)。
本發(fā)明實(shí)施例可實(shí)施于硬件、固件、軟件或其任何組合中。本發(fā)明實(shí)施例還可實(shí) 施為存儲(chǔ)在機(jī)器可讀媒體上的指令，所述指令可由一個(gè)或一個(gè)以上處理器讀取并執(zhí) 行。機(jī)器可讀媒體可包含用于存儲(chǔ)或傳輸呈可由機(jī)器(例如，計(jì)算裝置)讀取形式的 信息的任何機(jī)制。例如，機(jī)器可讀媒體可包含只讀存儲(chǔ)器(ROM);隨機(jī)存取存儲(chǔ)
器(RAM);磁盤存儲(chǔ)媒體；光學(xué)存儲(chǔ)媒體；快閃存儲(chǔ)器裝置；電、光、聲或其它
形式的傳播信號(hào)(例如，載波、紅外信號(hào)、數(shù)字信號(hào)等)及其它。此外，在本文中可 將固件、軟件、例程、指令描述為執(zhí)行某些動(dòng)作。然而，應(yīng)了解，此類說明僅是出于 方便且事實(shí)上此類動(dòng)作由計(jì)算裝置、處理器、控制器或執(zhí)行固件、軟件、例程、指令 等的其它裝置產(chǎn)生。
移動(dòng)顯示數(shù)字接口 (MDDI)
移動(dòng)顯示數(shù)字接口 (MDDI)是能夠在主機(jī)與客戶端之間的短程通信鏈路上實(shí)現(xiàn) 極高速度串行數(shù)據(jù)傳送的成本有效、低電力消耗的傳送機(jī)制。
在下文中，將相關(guān)于移動(dòng)電話的上翻蓋中所包含的相機(jī)模塊呈現(xiàn)MDDI的實(shí)例。 然而，所屬一個(gè)或多個(gè)相關(guān)技術(shù)領(lǐng)域的技術(shù)人員將明了任何具有功能等效于相機(jī)模塊 的特征的模塊可易于被替代及用于本發(fā)明的各種實(shí)施例中。
此外，根據(jù)本發(fā)明實(shí)施例，MDDI主機(jī)可包括可得益于使用本發(fā)明的數(shù)個(gè)類型裝 置中的一者。例如，主機(jī)可以是呈手持式、膝上型、或類似移動(dòng)計(jì)算裝置形式的便攜 式計(jì)算機(jī)。其還可以是個(gè)人數(shù)據(jù)助理(PDA)、尋呼裝置、或眾多無線電話或調(diào)制解
7調(diào)器中的一者。另一選擇為，主機(jī)可以是便攜式娛樂裝置或呈現(xiàn)裝置，例如便攜式
DVD或CD播放機(jī)、或玩游戲裝置。此外，所述主機(jī)可作為主機(jī)裝置或控制元件駐
留在各種其它廣泛使用或已規(guī)劃的并期望與客戶端具有一高速度通信鏈路的商業(yè)產(chǎn) 品中。例如，主機(jī)可用來以高速率將數(shù)據(jù)從視頻記錄裝置傳送到基于存儲(chǔ)裝置的客戶 端以改善其響應(yīng)，或者傳送到高分辨率的更大屏幕以供呈現(xiàn)。例如電冰箱等電器并入 有單板庫存或計(jì)算系統(tǒng)及/或與其它家用裝置的藍(lán)牙連接，其在以網(wǎng)絡(luò)或藍(lán)牙連接模 式操作時(shí)可具有改善的顯示能力，或者當(dāng)電子計(jì)算機(jī)或控制系統(tǒng)(主機(jī))駐留在機(jī)柜 中的其它位置時(shí)可降低對(duì)室內(nèi)顯示器(為客戶端)及小鍵盤或掃描器(客戶端)的布 線需要。 一般來說，所屬技術(shù)領(lǐng)域的技術(shù)人員應(yīng)了解，有很多種現(xiàn)代電子裝置及電器 可得益于使用此接口，且能夠利用新增的或現(xiàn)有的連接器或電纜中所具有的有限數(shù)目
導(dǎo)體以更高數(shù)據(jù)速率的信息傳輸來翻新過時(shí)的裝置。同時(shí)，MDDI客戶端可包括各種 適用于向終端用戶呈現(xiàn)信息或從用戶向主機(jī)呈現(xiàn)信息的裝置。例如，并入護(hù)目鏡或眼 鏡中的微顯示器、內(nèi)建于帽子或護(hù)盔中的投影裝置、內(nèi)建于車輛中(例如車窗或擋風(fēng) 玻璃中)的小屏幕或甚至全息元件，或各種揚(yáng)聲器、頭戴式耳機(jī)、或用于呈現(xiàn)高質(zhì)量 聲音或音樂的音響系統(tǒng)。其它呈現(xiàn)裝置包含用于呈現(xiàn)會(huì)議信息或呈現(xiàn)電影及電視圖像 的投影機(jī)或投影裝置。其它實(shí)例包含使用觸摸墊或敏感裝置、語音識(shí)別輸入裝置、安 全掃描器等等，所述裝置可用來利用除用戶的觸摸或聲音外幾乎沒有其它實(shí)際"輸入" 來傳送來自裝置或系統(tǒng)用戶的大量信息。此外，計(jì)算機(jī)的塢站及無線電話的車用免持 套件或桌面免持套件及支座可用作與終端用戶或與其它裝置及設(shè)備的接口裝置，并采 用客戶端(例如鼠標(biāo)等輸出或輸入裝置)或主機(jī)來幫助進(jìn)行數(shù)據(jù)傳輸，尤其當(dāng)涉及高 速度網(wǎng)絡(luò)時(shí)。然而，所屬技術(shù)領(lǐng)域的技術(shù)人員將易于認(rèn)識(shí)到，本發(fā)明并非限于這些裝 置，還存在許多其它市售的及人們提議使用的裝置，所述裝置旨在在存儲(chǔ)及傳輸方面 或在回放時(shí)的呈現(xiàn)方面為終端用戶提供高質(zhì)量圖像及聲音。本發(fā)明適用于提高各種元 件或裝置之間的數(shù)據(jù)通量，以容納為實(shí)現(xiàn)所需用戶感受所需的高數(shù)據(jù)速率。
圖1是圖解說明使用MDDI接口的實(shí)例環(huán)境的方框圖。在圖1的實(shí)例中，MDDI 用于互連橫跨翻蓋手機(jī)100的鉸鏈的模塊。此處，必須注意，盡管將在具體實(shí)例(例 如，翻蓋手機(jī)中的MDDI互連)的背景中描述本發(fā)明的某些實(shí)施例，但這樣做僅是用 于圖解說明的目的且不應(yīng)用來限制本發(fā)明于此類實(shí)施例。如所屬一個(gè)或多個(gè)相關(guān)技術(shù) 領(lǐng)域的技術(shù)人員基于本文中的教示內(nèi)容所理解，本發(fā)明實(shí)施例可用于包含可得益于具 有MDDI互連的任何裝置的其它裝置中。
參照?qǐng)D1，翻蓋手機(jī)100的下翻蓋部分102包含移動(dòng)臺(tái)調(diào)制解調(diào)器(MSM)基 帶芯片104。 MSM 104是數(shù)字基帶控制器。翻蓋手機(jī)100的上翻蓋部分114包含液晶 顯示器(LCD)模塊116及相機(jī)模塊118。
還是參照?qǐng)Dl，MDDI鏈路110將相機(jī)模塊118連接到MSM 104。通常，將MDDI 鏈路控制器集成在相機(jī)模塊118及MSM 104中的每一者中。在圖1的實(shí)例中，MDDI 主機(jī)122被集成在相機(jī)模塊112中，同時(shí)MDDI客戶端106駐留在MDDI鏈路110
8的MSM側(cè)上。通常，MDDI主機(jī)是MDDI鏈路的主控制器。在圖l的實(shí)例中，來自 相機(jī)模塊118的像素?cái)?shù)據(jù)在被傳輸?shù)組DDI鏈路110上之前由MDDI主機(jī)122接收 并將其格式化為MDDI包。MDDI客戶端106接收所述MDDI包并將其重轉(zhuǎn)換為與 相機(jī)模塊118產(chǎn)生的格式相同的像素?cái)?shù)據(jù)。然后，將像素?cái)?shù)據(jù)發(fā)送到MSM 104中的 適當(dāng)塊以進(jìn)行處理。
還是參照?qǐng)Dl， MDDI鏈路112將LCD模塊116連接到MSM 104。在圖1的實(shí) 例中，MDDI鏈路112使集成在MSM 104中的MDDI主機(jī)108與集成在LCD模塊 116中的MDDI客戶端120互連。在圖l的實(shí)例中，MSM 104的圖形控制器所產(chǎn)生 的顯示數(shù)據(jù)在被傳輸?shù)組DDI鏈路112上之前由MDDI主機(jī)108接收并將其格式化 為MDDI包。MDDI客戶端120接收MDDI包并將其重轉(zhuǎn)換為顯示數(shù)據(jù)以供LCD模 塊116使用。
圖2是圖解說明根據(jù)圖1的實(shí)例的MDDI鏈路互連110的方框圖。如上文所述， MDDI鏈路110功能中的一者是將像素?cái)?shù)據(jù)從相機(jī)模塊118傳送到MSM 104。因此， 在圖2的實(shí)施例中，幀接口 206將相機(jī)模塊118連接到MDDI主機(jī)122。幀接口 206 用于將像素?cái)?shù)據(jù)從相機(jī)模塊118傳送到MDDI主機(jī)122。
通常，相機(jī)模塊118通過并行接口接收來自相機(jī)的像素?cái)?shù)據(jù)、存儲(chǔ)所述像素?cái)?shù)據(jù) 且然后當(dāng)主機(jī)準(zhǔn)備好時(shí)將其傳送到MDDI主機(jī)122。 MDDI主機(jī)122將所接收的像素 數(shù)據(jù)封裝為MDDI包。然而，為使MDDI主機(jī)122能夠?qū)⑾袼財(cái)?shù)據(jù)傳輸?shù)組DDI鏈 路110上，必須對(duì)MDDI包進(jìn)行串行化。
在圖2的實(shí)施例中，集成在MDDI主機(jī)122內(nèi)的串行化器模塊202用來將MDDI 包串行地移出到MDDI鏈路110上。在MDDI鏈路110的MSM端處，集成在MDDI 客戶端106內(nèi)的并行化器模塊204從經(jīng)由MDDI鏈路110接收的串行數(shù)據(jù)重構(gòu)MDDI 包。然后，MDDI客戶端106去除MDDI封裝且經(jīng)由幀接口 208將并行像素?cái)?shù)據(jù)傳送 到MSM 104的適當(dāng)塊。 MDDI串行編碼器
圖3是圖解說明MDDI串行編碼器300的電路圖。在2005年11月23日提出申 請(qǐng)的名稱為"雙倍數(shù)據(jù)速率串行編碼器(Double Data Rate Serial Encoder)"的第 11/285,397號(hào)美國申請(qǐng)案中更詳細(xì)地描述了 MDDI串行編碼器300。串行編碼器300 包含使用觸發(fā)器320及322圖解說明的最終數(shù)據(jù)寄存器級(jí)、使用觸發(fā)器314、 316及 318圖解說明的選擇輸入寄存器級(jí)及無假信號(hào)多路復(fù)用器電路324。
最終數(shù)據(jù)寄存器級(jí)觸發(fā)器320及322分別接收數(shù)據(jù)輸入信號(hào)308及310。在一個(gè) 實(shí)施例中，數(shù)據(jù)輸入信號(hào)308及310各自為4位。因此，觸發(fā)器320及322各自為4 位觸發(fā)器。在其它實(shí)施例中，觸發(fā)器320及322可用四個(gè)2位觸發(fā)器或八個(gè)1位觸發(fā) 器來代替。如圖3中所圖解說明，觸發(fā)器320及322為D觸發(fā)器，但如所屬技術(shù)領(lǐng)域 的技術(shù)人員基于本文中的教示內(nèi)容所理解，還可使用其它類型的觸發(fā)器或寄存器。觸 發(fā)器320及322受時(shí)鐘信號(hào)312控制且在時(shí)鐘信號(hào)312的每一上升邊緣處更新其輸出。
9選擇輸入寄存器級(jí)觸發(fā)器314、 316及318分別接收選擇輸入信號(hào)sel (2) 302、 sel (1) 304及sel (0) 306。選擇輸入信號(hào)302、 304及306通常由計(jì)數(shù)器提供且用來 選擇多路復(fù)用器電路324的輸入。在一個(gè)實(shí)施例中，選擇信號(hào)302、 304及306是根 據(jù)格雷碼序列產(chǎn)生的，所述格雷碼序列為多路復(fù)用器電路324先驗(yàn)已知的，由此允許 無假信號(hào)多路復(fù)用器輸出。觸發(fā)器314、 316及318為D觸發(fā)器，但如所屬技術(shù)領(lǐng)域 的技術(shù)人員基于本文中的教示內(nèi)容所理解，還可使用其它類型的觸發(fā)器。觸發(fā)器314、 316及318也受時(shí)鐘信號(hào)312控制，其中觸發(fā)器318在時(shí)鐘信號(hào)312的上升邊緣處更 新其輸出，且觸發(fā)器314及316在時(shí)鐘信號(hào)312的下降邊緣處更新其輸出。
多路復(fù)用器電路324接收來自最終數(shù)據(jù)寄存器級(jí)的數(shù)據(jù)輸入信號(hào)及來自選擇輸 入寄存器級(jí)的輸入選擇信號(hào)并產(chǎn)生串行編碼器300的輸出334。多路復(fù)用器電路324 使用格雷碼輸入選擇序列的先驗(yàn)知識(shí)產(chǎn)生無假信號(hào)編碼器輸出。多路復(fù)用器電路324 包含四個(gè)邏輯層326、 328、 330及332，其使最終數(shù)據(jù)寄存器級(jí)(觸發(fā)器320及322) 及選擇輸入寄存器級(jí)(觸發(fā)器318、 320及322)與編碼器輸出334分離。邏輯層326 在從選擇輸入寄存器級(jí)到編碼器輸出的某些路徑上包含反相器電路。邏輯層326經(jīng)由 互連耦合到邏輯層328，所述邏輯層328包含多個(gè)"與"門。而邏輯層328又經(jīng)由互 連耦合到邏輯層330。邏輯層330包含多個(gè)提供邏輯層332的輸入的"或"門。邏輯 層332包含提供串行編碼器的輸出334的"或"門。
應(yīng)注意，多路復(fù)用器電路324的四個(gè)邏輯層326、 328、 330及332是基于組合邏 輯且不被時(shí)鐘信號(hào)驅(qū)動(dòng)。因此，在從最終數(shù)據(jù)寄存器級(jí)及/或選擇輸入寄存器級(jí)到編 碼器輸出的不同路徑上的信號(hào)傳播延遲可不同。此外，信號(hào)傳播延遲可根據(jù)編碼器電 路中的溫度及/或過程變化而不同，從而使其難于監(jiān)視及/或?qū)ζ溥M(jìn)行補(bǔ)償。
通常，在到編碼器輸出的路徑上具有不同信號(hào)傳播延遲導(dǎo)致被稱作"輸出偏斜" 的結(jié)果，其中實(shí)際編碼器輸出相對(duì)于所需標(biāo)稱輸出偏斜或失真。輸出偏斜還可由貢獻(xiàn) 編碼器輸出的單個(gè)信號(hào)的偏斜而產(chǎn)生。
圖4A-B圖解說明信號(hào)偏斜的實(shí)例。圖4A圖解說明實(shí)例信號(hào)400的偏斜，由此， 下降及/或上升邊緣可早于或晚于其應(yīng)該理想發(fā)生的時(shí)間發(fā)生。圖4B圖解說明兩個(gè)信 號(hào)輸出1與輸出2之間的偏斜。輸出1及輸出2由經(jīng)同步化輸入信號(hào)402及402分別 通過實(shí)例性電路414的路徑406及408進(jìn)行傳播而產(chǎn)生，其中路徑406及408具有不 同的信號(hào)傳播延遲。圖4B中圖解說明為"tsk"的信號(hào)輸出1與輸出2之間的偏斜表 示理想地將同時(shí)發(fā)生的信號(hào)輸出l與輸出2之間的時(shí)間差量值。應(yīng)注意，信號(hào)輸出l 與輸出2之間的偏斜可導(dǎo)致實(shí)例性電路414的輸出412處的輸出偏斜。
在某些情況中，輸出偏斜可致使最大MDDI鏈路速率降低。因此，顯而易見地， 應(yīng)最小化輸出偏斜。 低輸出偏斜MDDI串行編碼器
根據(jù)本發(fā)明，通過最小化貢獻(xiàn)輸出偏斜的因子的效應(yīng)來減少輸出偏斜。在一個(gè)方 面中，輸出偏斜受貢獻(xiàn)編碼器輸出的每一信號(hào)(來自最終數(shù)據(jù)寄存器級(jí)及/或選擇輸入寄存器級(jí))的個(gè)別偏斜的影響。在另一方面中，輸出偏斜與這些個(gè)別信號(hào)偏斜的量 值成比例，所述個(gè)別信號(hào)偏斜量值又與其相應(yīng)信號(hào)路徑的長度(其為到達(dá)編碼器輸出 的連續(xù)邏輯層數(shù)目的函數(shù))成比例。
因此，可通過最小化以下來減少輸出偏斜(1)貢獻(xiàn)編碼器輸出的信號(hào)的數(shù)目 (來自最終數(shù)據(jù)寄存器級(jí)及/或選擇輸入寄存器級(jí))，及(2)從最終數(shù)據(jù)寄存器級(jí)及 /或選擇輸入寄存器級(jí)到編碼器輸出的邏輯層數(shù)目。
圖5是圖解說明根據(jù)本發(fā)明實(shí)施例的MDDI串行編碼器500的方框圖。串行編 碼器500包含非無假信號(hào)多路復(fù)用器506及同步化電路510。
非無假信號(hào)多路復(fù)用器506接收數(shù)據(jù)輸入信號(hào)504及輸入選擇信號(hào)502并產(chǎn)生輸 出信號(hào)508。在一實(shí)施例中，數(shù)據(jù)輸入信號(hào)504包含8位信號(hào)。在其它實(shí)施例中，數(shù) 據(jù)輸入信號(hào)504包含兩個(gè)4位信號(hào)、四個(gè)2位信號(hào)或8個(gè)1位信號(hào)。輸入選擇信號(hào) 502控制多路復(fù)用器506將所接收的數(shù)據(jù)輸入信號(hào)中的一者耦合到多路復(fù)用器的輸 出。通常，輸入選擇信號(hào)502的數(shù)目N是如此以使得2W等于信號(hào)504中數(shù)據(jù)位的數(shù) 目。在圖5中，輸入選擇信號(hào)502的數(shù)目為3，從而使多路復(fù)用器506為一8:1多路 復(fù)用器。
由于多路復(fù)用器506的輸出508可以為非無假信號(hào)，因此串行編碼器500可被顯 著簡化。在一個(gè)方面中，可允許在任何時(shí)候且不僅在其不被選擇用于輸出時(shí)切換輸入 信號(hào)504中的數(shù)據(jù)位，如在無假信號(hào)多路復(fù)用器中。在另一方面中，由輸入選擇信號(hào) 502攜載的輸入選擇序列不再需要依附于格雷碼序列。
因此，為產(chǎn)生無假信號(hào)編碼器輸出，使用同步化電路510來確保輸出508中的任 何假信號(hào)均在編碼器輸出512處被去除。在一個(gè)實(shí)施例中，同步化電路510包含能夠 使貢獻(xiàn)編碼器輸出的信號(hào)相對(duì)于彼此具有最小偏斜的時(shí)鐘驅(qū)動(dòng)最終數(shù)據(jù)寄存器級(jí)。另 外，最終數(shù)據(jù)寄存器級(jí)是遠(yuǎn)離編碼器輸出的極少數(shù)目的邏輯層，此進(jìn)一步減少輸出偏 斜。
圖6是圖解說明根據(jù)本發(fā)明另一實(shí)施例的MDDI串行編碼器600的電路圖。
串行編碼器600包含使用觸發(fā)器620圖解說明的數(shù)據(jù)寄存器級(jí)、使用觸發(fā)器612、 614及616圖解說明的選擇輸入寄存器級(jí)、多路復(fù)用器622及同步化電路626。
數(shù)據(jù)寄存器級(jí)觸發(fā)器620接收數(shù)據(jù)輸入信號(hào)610。在一個(gè)實(shí)施例中，數(shù)據(jù)輸入信 號(hào)610包含8位信號(hào)。因此，觸發(fā)器620是8位觸發(fā)器。在其它實(shí)施例中，觸發(fā)器 620可用兩個(gè)4位觸發(fā)器、四個(gè)2位觸發(fā)器或八個(gè)1位觸發(fā)器來代替。如在圖6中所 圖解說明，觸發(fā)器620是D觸發(fā)器，但如所屬技術(shù)領(lǐng)域的技術(shù)人員基于本文中的教示 內(nèi)容所理解，還可使用其它類型的觸發(fā)器或寄存器。
選擇輸入寄存器級(jí)觸發(fā)器612、 614及616分別接收選擇輸入信號(hào)sd (2) 602、 sel (1) 604及sel (0) 606。選擇輸入信號(hào)602、 604及606通常由計(jì)數(shù)器來提供且用 來選擇多路復(fù)用器622的輸入。選擇信號(hào)602、 604及606不需要依附于任何類型的 輸入選擇序列，舉例來說例如格雷碼序列。觸發(fā)器612、 614及616為D觸發(fā)器，但如所屬技術(shù)領(lǐng)域的技術(shù)人員基于本文中的教示內(nèi)容所理解，還可使用其它類型的觸發(fā)器。
多路復(fù)用器622接收來自數(shù)據(jù)寄存器級(jí)的數(shù)據(jù)輸入信號(hào)及來自選擇輸入寄存器 級(jí)的輸入選擇信號(hào)并產(chǎn)生輸出信號(hào)624。在一個(gè)實(shí)施例中，多路復(fù)用器622為8:1多
路復(fù)用器。
多路復(fù)用器622是非無假信號(hào)多路復(fù)用器。換句話說，假信號(hào)可發(fā)生在多路復(fù)用 器622的輸出624處。因此，將多路復(fù)用器622的輸出624提供到同步化電路626以 確保在編碼器輸出642處去除輸出624中的任何假信號(hào)。
同步化電路626包含使用"異或"門628及630圖解說明的第一"異或"級(jí)、使 用觸發(fā)器632、 634、 636及638圖解說明的最終數(shù)據(jù)寄存器級(jí)及使用"異或"門640 圖解說明的最終"異或"級(jí)以產(chǎn)生編碼器輸出642。
第一 "異或"級(jí)門628及630分別接收輸出信號(hào)624及來自觸發(fā)器636及634 的反饋信號(hào)。"異或"門628及630的輸出分別被觸發(fā)器632、 634及636、 638接收。 觸發(fā)器632、 634、 636及638受時(shí)鐘信號(hào)clk的控制，其中觸發(fā)器632及634在時(shí)鐘 信號(hào)的上升邊緣處更新輸出且觸發(fā)器636及638在時(shí)鐘信號(hào)的下降邊緣處更新輸出。
觸發(fā)器634及636是其輸出交叉耦合到第一 "異或"級(jí)的"異或"門628及630 的最終數(shù)據(jù)寄存器級(jí)的反饋觸發(fā)器。在其它實(shí)施例中，分別從觸發(fā)器638及632的輸 出提供到"異或"門628及630的反饋信號(hào)，其中觸發(fā)器634及636從最終數(shù)據(jù)寄存 器級(jí)中消除。然而，通過使用觸發(fā)器634及636提供反饋信號(hào)到第一 "異或"級(jí)來實(shí) 現(xiàn)一更穩(wěn)定設(shè)計(jì)。此減少然后僅需要被輸入到同步化電路626的最終"異或"級(jí)中的 觸發(fā)器632及638的輸出的任何額外例程。
同步化電路626的最終"異或"級(jí)包含單個(gè)"異或"門640，所述"異或"門640 接收觸發(fā)器632及638的輸出且輸出編碼器輸出642。編碼器輸出642是具有低輸出 偏斜的無假信號(hào)輸出。
應(yīng)注意，在串行編碼器600中，單個(gè)邏輯層分離最終數(shù)據(jù)寄存器級(jí)與編碼器輸出。 因此，貢獻(xiàn)編碼器輸出的信號(hào)的個(gè)別偏斜保持為極低。此外，應(yīng)注意，僅來自最終數(shù) 據(jù)寄存器級(jí)的兩個(gè)信號(hào)(觸發(fā)器632及638的輸出)貢獻(xiàn)編碼器輸出642，此進(jìn)一步 減少輸出偏斜。減少從最終寄存器級(jí)到編碼器輸出的路徑數(shù)目還簡化輸出偏斜分析。
圖8是圖解說明根據(jù)本發(fā)明其它實(shí)施例的MDDI串行編碼器800的電路圖。 MDDI串行編碼器800在數(shù)個(gè)方面類似于圖6的MDDI串行編碼器600，但其采用不 同的同步化電路實(shí)施方案812。應(yīng)注意，實(shí)際上，同步化電路等效于雙邊緣觸發(fā)器且 因此，雙邊緣觸發(fā)器或功能等效電路的任何實(shí)施方案可用于根據(jù)本發(fā)明實(shí)施例的同步 化電路。
在圖8中，同步化電路812包含使用觸發(fā)器804及806圖解說明的最終數(shù)據(jù)寄存 器級(jí)及多路復(fù)用器808。觸發(fā)器804及806接收多路復(fù)用器622的輸出信號(hào)624且受 時(shí)鐘信號(hào)802控制，其中觸發(fā)器804在時(shí)鐘信號(hào)802的上升邊緣處更新其輸出且觸發(fā)器806在時(shí)鐘信號(hào)802的下降邊緣處更新其輸出。觸發(fā)器804及806的輸出隨后形成 到多路復(fù)用器808的輸入。多路復(fù)用器808也受時(shí)鐘信號(hào)802控制，其中當(dāng)時(shí)鐘信號(hào) 802為高時(shí)，觸發(fā)器804的輸出從多路復(fù)用器808被輸出且當(dāng)時(shí)鐘信號(hào)802為低時(shí)， 觸發(fā)器806的輸出從多路復(fù)用器808被輸出以產(chǎn)生編碼器輸出810。注意，在實(shí)施例 800中，編碼器輸出810具有關(guān)于時(shí)鐘信號(hào)802的競(jìng)爭狀態(tài)。此競(jìng)爭狀態(tài)是時(shí)鐘信號(hào) 802中的上升或下降邊緣致使當(dāng)前選定的到多路復(fù)用器808的輸入改變的結(jié)果。只有 在當(dāng)前輸入改變之前時(shí)鐘信號(hào)802的上升或下降邊緣已選擇多路復(fù)用器808的其它輸 入作為編碼器輸出810的情況下，編碼器輸出810才是無假信號(hào)的。作為一實(shí)例，當(dāng) 時(shí)鐘信號(hào)802為低時(shí)，觸發(fā)器806的輸出作為編碼器輸出810從多路復(fù)用器808輸出。 在時(shí)鐘信號(hào)802的卜.升邊緣處，觸發(fā)器806的輸出將更新為新的狀態(tài)而同時(shí)觸發(fā)器 804的輸出被選擇為作為編碼器輸出810的多路復(fù)用器808的輸出。為避免編碼器輸 出810上的假信號(hào)，時(shí)鐘信號(hào)802通過多路復(fù)用器808到達(dá)編碼器輸出810的延遲必 須小于時(shí)鐘信號(hào)802通過觸發(fā)器804或806到達(dá)多路復(fù)用器808的延遲。只要滿足此 定時(shí)條件，則編碼器輸出810便為具有低輸出偏斜的無假信號(hào)輸出。
還應(yīng)注意，在串行編碼器800中，單個(gè)邏輯層將最終數(shù)據(jù)寄存器級(jí)與編碼器輸出 分離，其中僅來自最終數(shù)據(jù)寄存器級(jí)的兩個(gè)信號(hào)貢獻(xiàn)編碼器輸出810，由此導(dǎo)致輸出 偏斜減少且輸出偏斜分析得到簡化。 實(shí)例定時(shí)圖
圖7是與圖6中的MDDI串行編碼器600的信號(hào)相關(guān)的實(shí)例定時(shí)圖。在此實(shí)例 圖中，圖7中被圖解說明為信號(hào)sel[2:0]的選擇輸入過渡是根據(jù)具有無假信號(hào)多路復(fù) 用器的MDDI編碼器通常所需要的格雷碼序列。因此，圖6的多路復(fù)用器622與無假 信號(hào)多路復(fù)用器相同操作，但沒有無假信號(hào)輸出要求。應(yīng)注意，圖7中的選擇輸入序 列是實(shí)例性序列且還可使用其它選擇輸入序列。
圖7中的信號(hào)din[7:0樹應(yīng)于圖6中的數(shù)據(jù)輸入信號(hào)610。在圖7中提供信號(hào) din[7:0]的實(shí)例性序列。
信號(hào)din—reg[7:0]對(duì)應(yīng)于圖6中所圖解說明的信號(hào)din_reg[7:0]，且可根據(jù)圖7中 的信號(hào)data—en從信號(hào)din[7:0]產(chǎn)生。圖7中提供信號(hào)din—reg[7:0]的實(shí)例性序列。
信號(hào)desired_data—out對(duì)應(yīng)于圖6中的信號(hào)624。
信號(hào)out—rise及out—fall分別對(duì)應(yīng)于觸發(fā)器632及638的輸出。應(yīng)注意out—rise= (desired—data—out異或out—fall)且out—fall= (desired—data—out異或out—rise)。 還 應(yīng)注意，信號(hào)dout=out—rise異或out—fall。因此，兩個(gè)最終輸出寄存器中的任一者均 可通過保持或反相其輸出來驅(qū)動(dòng)desired_data_out值到dout。信號(hào)dout等效于信號(hào) desired—data—out但被延遲V2個(gè)時(shí)鐘循環(huán)。
圖9是與圖8中的MDDI串行編碼器800的信號(hào)相關(guān)的實(shí)例定時(shí)圖。類似于圖7 中的實(shí)例定時(shí)圖，在圖9中被圖解說明為sel[2:0]的選擇輸入過渡是根據(jù)具有無假信 號(hào)多路復(fù)用器的MDDI編碼器通常所需的格雷碼序列。然而，應(yīng)注意，圖9中所圖解
13說明的選擇輸入序列僅是實(shí)例性且還可使用.其它選擇輸入序列。
圖9中的信號(hào)din[7:0]對(duì)應(yīng)于圖8中的數(shù)據(jù)輸入信號(hào)610。圖9中提供信號(hào)din[7:0] 的實(shí)例性序列。
信號(hào)din—reg[7:0]對(duì)應(yīng)于圖8中觸發(fā)器620的輸出。圖9中提供信號(hào)din—reg[7:0] 的實(shí)例性序列。
信號(hào)desired—data—out對(duì)應(yīng)于圖8中的信號(hào)624。
信號(hào)pos—reg及neg—reg分別對(duì)應(yīng)于圖8中觸發(fā)器804及806的輸出。
信號(hào)dout對(duì)應(yīng)于圖8中的編碼器輸出dout 810。應(yīng)注意，dout等效于
desired—data—out信號(hào)，但被延遲1個(gè)時(shí)鐘循環(huán)，其中V2時(shí)鐘循環(huán)延遲是由于觸發(fā)器
804及806所致且V2時(shí)鐘循環(huán)延遲是由于多路復(fù)用器808所致。
結(jié)論
盡管上文已描述本發(fā)明的各種實(shí)施例，但應(yīng)了解，其均僅以舉例而非限定的方式 來呈現(xiàn)。所屬技術(shù)領(lǐng)域的技術(shù)人員將明了，可在形式及細(xì)節(jié)上對(duì)其作出各種變化，此 并不背離本發(fā)明的精神及范圍。因此，本發(fā)明的廣度和范圍不應(yīng)受限于上文所說明的 任一實(shí)例性實(shí)施例，而應(yīng)僅根據(jù)所附權(quán)利要求書及其等效內(nèi)容來界定。
1權(quán)利要求
1、一種串行編碼器，其包括多路復(fù)用器，其具有多個(gè)數(shù)據(jù)輸入、多個(gè)選擇輸入及一輸出；多個(gè)數(shù)據(jù)輸入觸發(fā)器，其耦合到所述多路復(fù)用器的所述數(shù)據(jù)輸入；多個(gè)選擇輸入觸發(fā)器，其耦合到所述多路復(fù)用器的所述選擇輸入；及同步化電路，其耦合到所述多路復(fù)用器的所述輸出且提供所述串行編碼器的輸出，其中所述同步化電路實(shí)質(zhì)上從所述多路復(fù)用器的所述輸出中消除任何輸出假信號(hào)。
2、 如權(quán)利要求1所述的編碼器，其中所述多路復(fù)用器具有八個(gè)數(shù)據(jù)輸入及三個(gè) 選擇輸入。
3、 如權(quán)利要求1所述的編碼器，其中所述多路復(fù)用器為非無假信號(hào)多路復(fù)用器。
4、 如權(quán)利要求1所述的編碼器，其中所述數(shù)據(jù)輸入觸發(fā)器及所述選擇輸入觸發(fā) 器均為D觸發(fā)器。
5、 如權(quán)利要求1所述的編碼器，其中所述多路復(fù)用器的所述選擇輸入由計(jì)數(shù)器 根據(jù)時(shí)鐘信號(hào)來提供。
6、 如權(quán)利要求5所述的編碼器，其中所述多路復(fù)用器在所述時(shí)鐘信號(hào)的每一邊 緣處輸出一位。
7、 如權(quán)利要求1所述的編碼器，其中所述同步化電路包括最終數(shù)據(jù)寄存器級(jí)。
8、 如權(quán)利要求7所述的編碼器，其中所述最終數(shù)據(jù)寄存器級(jí)為時(shí)鐘驅(qū)動(dòng)。
9、 如權(quán)利要求7所述的編碼器，其中所述最終數(shù)據(jù)寄存器通過單個(gè)邏輯層而與 所述串行編碼器的所述輸出分離，由此導(dǎo)致所述編碼器的低輸出偏斜。
10、 如權(quán)利要求7所述的編碼器，其中所述串行編碼器的所述輸出完全由來自所 述同步化電路的所述最終數(shù)據(jù)寄存器級(jí)的兩個(gè)信號(hào)確定，由此導(dǎo)致所述編碼器的低輸 出偏斜。
11、 如權(quán)利要求1所述的編碼器，其中所述編碼器接收并行數(shù)據(jù)輸入且將所述數(shù) 據(jù)輸入串行地輸出到串行通信鏈路上。
12、 如權(quán)利要求11所述的編碼器，其中所述串行通信鏈路為移動(dòng)顯示數(shù)字接口(MDDI)鏈路。
13、 如權(quán)利要求1所述的編碼器，其中所述同步化電路是使用任何雙邊緣觸發(fā)器 來實(shí)施。
14、 一種串行編碼器，其包括 用于存儲(chǔ)多個(gè)數(shù)據(jù)輸入位的裝置； 用于存儲(chǔ)多個(gè)選擇輸入位的裝置；用于根據(jù)所述多個(gè)選擇輸入位所產(chǎn)生的輸入選擇序列串行地輸出所述多個(gè)數(shù)據(jù) 輸入位的裝置；及用于從所述串行輸出裝置的輸出中消除假信號(hào)由此產(chǎn)生無假信號(hào)的串行編碼器 輸出的裝置。
15、 如權(quán)利要求14所述的串行編碼器，其中所述用于消除假信號(hào)的裝置包含同 步化電路。
16、 如權(quán)利要求14所述的串行編碼器，其中所述串行輸出裝置在時(shí)鐘信號(hào)的每 一邊緣處輸出一位，由此使得所述串行編碼器成為雙倍數(shù)據(jù)速率編碼器。
17、 如權(quán)利要求14所述的串行編碼器，其中所述用于消除假信號(hào)的裝置包含時(shí) 鐘驅(qū)動(dòng)寄存器級(jí)。
18、 如權(quán)利要求17所述的串行編碼器，其中所述寄存器級(jí)通過單個(gè)邏輯層而與 所述串行編碼器輸出分離，由此導(dǎo)致所述編碼器的低輸出偏斜。
19、 如權(quán)利要求17所述的串行編碼器，其中所述串行編碼器輸出完全由來自所 述寄存器級(jí)的兩個(gè)信號(hào)確定，由此導(dǎo)致所述編碼器的低輸出偏斜。
20、 如權(quán)利要求14所述的串行編碼器，其中所述編碼器接收并行數(shù)據(jù)輸入且將 所述數(shù)據(jù)輸入串行地輸出到串行通信鏈路上。
21、 如權(quán)利要求20所述的串行編碼器，其中所述串行通信鏈路為移動(dòng)顯示數(shù)字接口 (MDDI)鏈路。
22、如權(quán)利要求14所述的串行編碼器，其中所述用于消除假信號(hào)的裝置包含雙 邊緣觸發(fā)器。
全文摘要
本發(fā)明提供一種雙倍數(shù)據(jù)速率(DDR)串行編碼器。在一個(gè)方面中，所述DDR串行編碼器包含用于確保無假信號(hào)編碼器輸出的非無假信號(hào)多路復(fù)用器及數(shù)字邏輯。通過使用非無假信號(hào)多路復(fù)用器，所述編碼器的大小及復(fù)雜性顯著減小。在另一方面中，所述DDR串行編碼器在最終寄存器級(jí)與編碼器輸出之間具有單個(gè)邏輯層，由此導(dǎo)致輸出偏斜減少且鏈路速率增加。
文檔編號(hào)H03M9/00GK101502000SQ200780029319
公開日2009年8月5日 申請(qǐng)日期2007年8月2日 優(yōu)先權(quán)日2006年8月8日
發(fā)明者柯蒂斯·D·馬斯菲爾德特 申請(qǐng)人:高通股份有限公司