專(zhuān)利名稱(chēng)：在脫離低功率模式期間和當(dāng)時(shí)維持輸入和/或輸出配置以及數(shù)據(jù)狀態(tài)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及進(jìn)入低功率模式、在低功率模式期間和脫離低功率模式的半導(dǎo)體集成電 路裝置，且更明確地說(shuō)，涉及在半導(dǎo)體集成電路裝置脫離低功率模式期間和當(dāng)時(shí)維持輸 入和/或輸出配置以及數(shù)據(jù)狀態(tài)。
背景技術(shù)：
集成電路裝置正被制造成具有越來(lái)越小的晶體管幾何大小，這導(dǎo)致其操作期間的泄 漏電流增加。 一種在不需要集成電路裝置的操作時(shí)減少泄漏電流的解決方案是關(guān)閉且/ 或移除來(lái)自集成電路裝置的晶體管邏輯電路中的一些電路或大多數(shù)電路的功率。這將集 成電路裝置的晶體管邏輯電路置于"低功率模式"中，其在延長(zhǎng)的待機(jī)條件期間充分降 低集成電路裝置的功率要求。
在集成電路裝置中的低功率模式的當(dāng)前結(jié)構(gòu)實(shí)施方案的情況下，從低功率模式退出 類(lèi)似于執(zhí)行集成電路裝置的上電復(fù)位(POR)。雖然可通過(guò)軟件和/或固件來(lái)喚醒和恢復(fù) 集成電路裝置的內(nèi)部邏輯狀態(tài)，但重要的是使集成電路裝置與電子系統(tǒng)中連接到所述集 成電路裝置的其它裝置之間的互動(dòng)保持靜止，以免干擾所述系統(tǒng)，且從而導(dǎo)致所述電子 系統(tǒng)中且/或所述電子系統(tǒng)做出無(wú)意動(dòng)作。
盡管使用標(biāo)準(zhǔn)的輸入-輸出(I/O)"保持器"單元，但(在低功率模式期間)集成電 路裝置的輸出的1/0控制和數(shù)據(jù)狀態(tài)可被保留，以便不擾亂電子系統(tǒng)中的其它裝置的操 作。然而，在從低功率模式醒來(lái)后，I/O控制和數(shù)據(jù)狀態(tài)可復(fù)位到默認(rèn)復(fù)位狀態(tài)，例如 邏輯0、邏輯1或未知，因此可能干擾電子系統(tǒng)中其它裝置的操作。因此，當(dāng)集成電路 裝置脫離低功率模式時(shí)，可能對(duì)連接到所述集成電路裝置的其它裝置導(dǎo)致無(wú)意動(dòng)作。 發(fā)朋內(nèi)容
因此，需要一種在退出低功率模式后，在不干擾電子系統(tǒng)中其它裝置的操作的情況 下，重新初始化邏輯電路且/或(如果必要的話(huà))喚醒并恢復(fù)任何內(nèi)部寄存器的邏輯狀態(tài)， 且重新建立所需1/0配置控制和數(shù)據(jù)狀態(tài)的方法。根據(jù)本發(fā)明的教示，可使用可由軟件
設(shè)置或復(fù)位的"低功率模式喚醒和恢復(fù)"信號(hào)(例如， 一位)來(lái)指示i/o保持器單元停止超越先前在集成電路裝置進(jìn)入低功率模式時(shí)所存儲(chǔ)的1/0配置控制和數(shù)據(jù)狀態(tài)。
根據(jù)本發(fā)明的特定實(shí)例實(shí)施例， 一種具有低功率模式以及所維持的輸入-輸出(I/O) 配置和數(shù)據(jù)狀態(tài)的集成電路集成電路裝置可包括多個(gè)邏輯電路；以及一輸入-輸出(1/0)
節(jié)點(diǎn)，其耦合到所述多個(gè)邏輯電路，所述i/o節(jié)點(diǎn)包括耦合到驅(qū)動(dòng)器和接收器的i/o保
持器單元；其中當(dāng)所述I/O保持器單元接收到進(jìn)入低功率模式信號(hào)時(shí)，1/0保持器單元 將維持其驅(qū)動(dòng)器數(shù)據(jù)狀態(tài)和I/O配置；且其中當(dāng)I/O保持器單元接收到從低功率模式喚 醒和恢復(fù)信號(hào)時(shí)，I/O保持器單元將對(duì)驅(qū)動(dòng)器數(shù)據(jù)狀態(tài)和I/O配置的控制返還給所述多 個(gè)邏輯電路。
根據(jù)本發(fā)明的另一特定實(shí)例實(shí)施例， 一種具有低功率模式以及所維持的輸出配置和 數(shù)據(jù)狀態(tài)的集成電路集成電路裝置可包括多個(gè)邏輯電路；以及一輸出節(jié)點(diǎn)，其耦合到 所述多個(gè)邏輯電路，所述輸出節(jié)點(diǎn)包括耦合到驅(qū)動(dòng)器的輸出保持器單元；其中當(dāng)所述輸 出保持器單元接收到進(jìn)入低功率模式信號(hào)時(shí)，輸出保持器單元將維持其驅(qū)動(dòng)器數(shù)據(jù)狀態(tài)
和輸出配置；且其中當(dāng)輸出保持器單元接收到從低功率模式喚醒和恢復(fù)信號(hào)時(shí)，輸出保 持器單元將對(duì)驅(qū)動(dòng)器數(shù)據(jù)狀態(tài)和輸出配置的控制返還給所述多個(gè)邏輯電路。
根據(jù)本發(fā)明的又一特定實(shí)例實(shí)施例， 一種具有低功率模式以及所維持的輸入配置和 數(shù)據(jù)狀態(tài)的集成電路集成電路裝置可包括多個(gè)邏輯電路；以及一輸入節(jié)點(diǎn)，其耦合到 所述多個(gè)邏輯電路，所述輸入節(jié)點(diǎn)包括耦合到接收器的輸入保持器單元；其中當(dāng)所述輸 入保持器單元接收到進(jìn)入低功率模式信號(hào)時(shí)，輸入保持器單元將維持其接收器數(shù)據(jù)狀態(tài) 和輸入配置；且其中當(dāng)輸入保持器單元接收到從低功率模式喚醒和恢復(fù)信號(hào)時(shí)，輸入保 持器單元將對(duì)接收器數(shù)據(jù)狀態(tài)和輸入配置的控制返還給所述多個(gè)邏輯電路。
根據(jù)本發(fā)明的又一特定實(shí)例實(shí)施例， 一種在集成電路裝置中在脫離低功率模式期間 和當(dāng)時(shí)維持輸入-輸出(I/O)配置和數(shù)據(jù)狀態(tài)的方法，所述方法可包括以下步驟進(jìn)入 集成電路裝置的邏輯電路的低功率模式；將輸入-輸出(I/O)配置和數(shù)據(jù)狀態(tài)保留在保 持器單元中；從所述保持器單元控制所述I/0配置和數(shù)據(jù)狀態(tài)；使所述邏輯電路從低功 率模式恢復(fù)；退出低功率模式；以及將對(duì)I/0配置和數(shù)據(jù)狀態(tài)的控制返還給邏輯電路。
根據(jù)本發(fā)明的另一特定實(shí)例實(shí)施例， 一種在集成電路裝置中在脫離低功率模式期間 和當(dāng)時(shí)維持輸入-輸出(I/O)配置和數(shù)據(jù)狀態(tài)的方法可包括以下步驟檢測(cè)進(jìn)入低功率 模式命令的斷言；當(dāng)檢測(cè)到進(jìn)入低功率模式命令時(shí)，進(jìn)入集成電路裝置的邏輯電路的低 功率模式；將輸入-輸出(I/O)配置和數(shù)據(jù)狀態(tài)保留在保持器單元中；從所述保持器單 元控制所述I/0配置和數(shù)據(jù)狀態(tài)；使所述邏輯電路從低功率模式恢復(fù)；檢測(cè)從低功率模 式喚醒和恢復(fù)命令的斷言；當(dāng)檢測(cè)到從低功率模式喚醒和恢復(fù)命令時(shí)，退出低功率模式；以及將對(duì)I/O配置和數(shù)據(jù)狀態(tài)的控制返還給邏輯電路。


可通過(guò)參考結(jié)合附圖而進(jìn)行的以下描述來(lái)獲得對(duì)本發(fā)明的更完整理解，附圖中
圖i說(shuō)明根據(jù)本發(fā)明的一特定實(shí)例實(shí)施例集成電路裝置中具有i/o保持器單元的輸
入-輸出(I/O)節(jié)點(diǎn)的示意框圖2說(shuō)明根據(jù)本發(fā)明的另一特定實(shí)例實(shí)施例集成電路裝置中具有輸出保持器單元的 輸出節(jié)點(diǎn)的示意框圖3說(shuō)明根據(jù)本發(fā)明的又一特定實(shí)例實(shí)施例集成電路裝置中具有輸入保持器單元的 輸入節(jié)點(diǎn)的示意框圖4說(shuō)明根據(jù)本發(fā)明的一特定實(shí)例實(shí)施例集成電路裝置進(jìn)入低功率模式且從低功率 模式返回，保留集成電路裝置的輸入-輸出(I/O)節(jié)點(diǎn)的數(shù)據(jù)狀態(tài)和I/O配置的示意操 作流程圖；以及
圖5說(shuō)明根據(jù)本發(fā)明的另一特定實(shí)例實(shí)施例集成電路裝置在軟件控制下進(jìn)入低功率 模式且從低功率模式返回，且保留集成電路裝置的輸入-輸出(I/O)節(jié)點(diǎn)的數(shù)據(jù)狀態(tài)和 1/0配置的示意操作流程圖。
雖然本發(fā)明容許各種修改和替代形式，但本發(fā)明的特定實(shí)例實(shí)施例已在圖中展示， 且在本文中詳細(xì)描述。然而，應(yīng)理解，本文對(duì)特定實(shí)例實(shí)施例的描述不希望使本發(fā)明限 于本文所揭示的特定形式，而相反，本發(fā)明將涵蓋如由所附權(quán)利要求書(shū)界定的所有修改 和等效物。
具體實(shí)施例方式
現(xiàn)在參看圖式，其示意說(shuō)明特定實(shí)例實(shí)施例的細(xì)節(jié)。圖式中的相同元件將由相同編 號(hào)表示，且類(lèi)似元件將由具有不同小寫(xiě)字母下標(biāo)的相同編號(hào)表示。
參看圖1,其描繪根據(jù)本發(fā)明的一特定實(shí)例實(shí)施例集成電路裝置中具有I/O保持器 單元的輸入-輸出(I/O)節(jié)點(diǎn)的示意框圖。集成電路裝置102 (例如，微處理器、微控 制器、數(shù)字信號(hào)處理器(DSP)、可編程邏輯陣列(PLA)、專(zhuān)用集成電路(ASIC)等) 可包括可配置輸入-輸出(I/O)節(jié)點(diǎn)104、低功率模式寄存器134和多個(gè)邏輯電路132， 所述多個(gè)邏輯電路132中的一些可耦合到可配置I/O節(jié)點(diǎn)104和/或低功率模式寄存器 134。
可配置I/O節(jié)點(diǎn)104可包括驅(qū)動(dòng)器108、接收器110和I/O保持器單元106。 I/O配 置和數(shù)據(jù)狀態(tài)信號(hào)線(xiàn)130可用于通過(guò)經(jīng)由I/O保持器單元106以及配置控制信號(hào)線(xiàn)128
9和126斷言所需配置，來(lái)將可配置I/O節(jié)點(diǎn)104配置為輸入和/或輸出節(jié)點(diǎn)。I/O配置和 數(shù)據(jù)狀態(tài)信號(hào)線(xiàn)130還可用于將驅(qū)動(dòng)器108配置為集電極開(kāi)路(open collector),有源上 拉、有源下拉或三態(tài)，其具有有源邏輯高和有源邏輯低以及高阻抗第三狀態(tài)。還可配置 驅(qū)動(dòng)器108的上拉或下拉電阻值、斜率、驅(qū)動(dòng)能力等的選擇。這些配置可由集成電路裝 置102中的固件和/或可以接入集成電路裝置102且具有對(duì)集成電路裝置102的配置許可 的外部程序軟件來(lái)執(zhí)行。
當(dāng)將可配置I/O節(jié)點(diǎn)104配置為輸出節(jié)點(diǎn)時(shí)，可使用數(shù)據(jù)輸出信號(hào)線(xiàn)118來(lái)將數(shù)據(jù) 從集成電路裝置102的多個(gè)邏輯電路132，經(jīng)過(guò)I/0保持器單元106，在數(shù)據(jù)信號(hào)線(xiàn)122 上傳達(dá)到驅(qū)動(dòng)器108。驅(qū)動(dòng)器108的輸出耦合到含有集成電路裝置102的集成電路封裝 (未圖示)的外部1/0連接件112。
當(dāng)將可配置I/0節(jié)點(diǎn)104配置為輸入節(jié)點(diǎn)時(shí)，可使用數(shù)據(jù)輸入信號(hào)線(xiàn)120來(lái)將數(shù)據(jù) 從接收器110，在數(shù)據(jù)信號(hào)線(xiàn)124上，從I/O保持器單元106傳達(dá)到集成電路裝置102 的多個(gè)電路132。接收器110的輸入耦合到含有集成電路裝置102的集成電路封裝(未 圖示)的外部I/0連接件112。
當(dāng)將可配置I/0節(jié)點(diǎn)104配置為輸入-輸出節(jié)點(diǎn)時(shí)，數(shù)據(jù)輸入信號(hào)線(xiàn)120和數(shù)據(jù)輸出 信號(hào)線(xiàn)118如上文所描述那樣起作用。驅(qū)動(dòng)器108可在其中接收器110將監(jiān)視驅(qū)動(dòng)器108 的輸出狀態(tài)的所有時(shí)間保持活動(dòng)，且/或每當(dāng)預(yù)期將在外部I/O連接件112上接收到外部 數(shù)據(jù)信號(hào)吋，可將驅(qū)動(dòng)器108置于非活動(dòng)狀態(tài)，例如解除斷言的集電極開(kāi)路或高阻抗下 的三態(tài)。
當(dāng)集成電路裝置102進(jìn)入低功率模式時(shí)，進(jìn)入低功率模式信號(hào)線(xiàn)114上的信號(hào)將告 知I/O保持器單元106鎖存(存儲(chǔ)、保留等)可配置I/O節(jié)點(diǎn)104的I/O配置，以及分 別在數(shù)據(jù)輸入信號(hào)線(xiàn)120或數(shù)據(jù)輸出信號(hào)線(xiàn)118上存在的數(shù)據(jù)輸入和/或數(shù)據(jù)輸出邏輯電 平。在集成電路裝置102進(jìn)入低功率模式和脫離低功率模式期間和之后，此經(jīng)鎖存(存 儲(chǔ)、保留等)的I/O配置和數(shù)據(jù)邏輯電平可保留。可配置I/O節(jié)點(diǎn)104和低功率模式寄 存器134保持以來(lái)自所維持的電源的持續(xù)功率Vdd/Vss操作。
當(dāng)集成電路裝置102脫離低功率模式時(shí)，多個(gè)邏輯電路132將執(zhí)行用于喚醒且用于 在集成電路裝置102的所有內(nèi)部信號(hào)路徑上建立適當(dāng)邏輯電平的系統(tǒng)性、明確界定的序 列。只有在己適當(dāng)?shù)刂匦陆⑺袃?nèi)部邏輯電平之后，才可在從低功率模式喚醒和恢復(fù) 信號(hào)線(xiàn)116上發(fā)送喚醒和恢復(fù)信號(hào)，其中1/0保持器單元106將停止鎖存(存儲(chǔ)、保留 等)最新1/0配置和數(shù)據(jù)邏輯電平，且將再次在可配置I/O節(jié)點(diǎn)104中的電路(例如， 驅(qū)動(dòng)器108和/或接收器110)與數(shù)據(jù)輸出信號(hào)線(xiàn)118和/或數(shù)據(jù)輸入信號(hào)線(xiàn)120及I/O配置和數(shù)據(jù)狀態(tài)信號(hào)線(xiàn)130之間變?yōu)橥该鳌?一來(lái)自低功率模式寄存器134的位可用作在從 低功率模式喚醒和恢復(fù)信號(hào)線(xiàn)116上發(fā)送的喚醒和恢復(fù)信號(hào)。
預(yù)期且在本發(fā)明的范圍內(nèi)，從低功率模式喚醒和恢復(fù)信號(hào)線(xiàn)116可在軟件和/或固件 已讀取由1/0保持器單元106保留的1/0配置和數(shù)據(jù)邏輯電平之后由所述軟件和/或固件 激活。因此，對(duì)從低功率模式喚醒和恢復(fù)信號(hào)線(xiàn)116的軟件控制可確保相同的I/0配置 和邏輯電平被保留，從而不干擾電子系統(tǒng)(未圖示)中的任何外部裝置。進(jìn)入低功率模 式信號(hào)線(xiàn)U4也可在集成電路裝置102進(jìn)入低功率模式之前由軟件和/或固件激活。
還預(yù)期且在本發(fā)明的范圍內(nèi)，信號(hào)線(xiàn)114和116可組合成一個(gè)信號(hào)線(xiàn)，其上具有指 示"進(jìn)入低功率模式"的第一邏輯電平，以及到其上指示"從低功率模式喚醒和恢復(fù)" 的第二邏輯電平的過(guò)渡。由于低功率模式寄存器134可連同可配置I/O節(jié)點(diǎn)104 —起由 VDD/Vss供電，所以當(dāng)分別進(jìn)入低功率模式或脫離低功率模式時(shí)，單個(gè)信號(hào)線(xiàn)"進(jìn)入低 功率模式/從低功率模式喚醒和恢復(fù)"可維持在第一邏輯電平或第二邏輯電平，例如從第 一邏輯電平到第二邏輯電平的過(guò)渡或反之亦然將致使可配置I/O節(jié)點(diǎn)104的操作從"進(jìn) 入低功率模式"改變?yōu)?從低功率模式喚醒和恢復(fù)"。
參看圖2，其描繪根據(jù)本發(fā)明的另一特定實(shí)例實(shí)施例集成電路裝置中具有輸出保持 器單元的輸出節(jié)點(diǎn)的示意框圖。集成電路裝置102 (例如，微處理器、微控制器、數(shù)字 信號(hào)處理器(DSP)、可編程邏輯陣列(PLA)、專(zhuān)用集成電路(ASIC)等)可包括輸出 節(jié)點(diǎn)204、低功率模式寄存器134和多個(gè)邏輯電路132,所述多個(gè)邏輯電路132中的一 些可耦合到輸出節(jié)點(diǎn)204和/或低功率模式寄存器134。
輸出節(jié)點(diǎn)204可包括驅(qū)動(dòng)器208和輸出保持器單元206。輸出配置和數(shù)據(jù)狀態(tài)信號(hào) 線(xiàn)230可用于通過(guò)經(jīng)由輸出保持器單元206和配置控制信號(hào)線(xiàn)226斷言所需配置來(lái)配置 輸出節(jié)點(diǎn)204。輸出配置和數(shù)據(jù)狀態(tài)信號(hào)線(xiàn)230還可用于將驅(qū)動(dòng)器208配置為集電極開(kāi) 路、有源上拉、有源下拉或三態(tài)，其具有有源邏輯高和有源邏輯低以及高阻抗第三狀態(tài)。 還可配置驅(qū)動(dòng)器208的上拉或下拉電阻值、斜率、驅(qū)動(dòng)能力等的選擇。這些配置可由集 成電路裝置102中的固件和/或可以接入集成電路裝置102且具有對(duì)集成電路裝置102 的配置許可的外部程序軟件來(lái)執(zhí)行。
數(shù)據(jù)輸出信號(hào)線(xiàn)118可用于將數(shù)據(jù)從集成電路裝置102的內(nèi)部邏輯電路132，經(jīng)過(guò) 輸出保持器單元206，在信號(hào)線(xiàn)222上傳達(dá)到驅(qū)動(dòng)器208。驅(qū)動(dòng)器208的輸出耦合到含 有集成電路裝置102的集成電路封裝(未圖示)的外部輸出連接件212。
當(dāng)集成電路裝置102進(jìn)入低功率模式時(shí)，進(jìn)入低功率模式信號(hào)線(xiàn)114上的信號(hào)將告 知輸出保持器單元206鎖存(存儲(chǔ)、保留等)數(shù)據(jù)輸出信號(hào)線(xiàn)118上的當(dāng)前數(shù)據(jù)輸出邏輯電平?？稍诩呻娐费b置102進(jìn)入低功率模式和脫離低功率模式期間和之后，保留此 經(jīng)鎖存(存儲(chǔ)、保留等)的數(shù)據(jù)邏輯電平。輸出節(jié)點(diǎn)204和低功率模式寄存器134保持 以來(lái)自所維持的電源的持續(xù)功率Vdd/Vss操作。
當(dāng)集成電路裝置102脫離低功率模式時(shí)，多個(gè)邏輯電路132將執(zhí)行用于喚醒且用于 在集成電路裝置102的所有內(nèi)部信號(hào)路徑上建立適當(dāng)邏輯電平的系統(tǒng)性、明確界定的序 列。只有在已適當(dāng)?shù)刂匦陆⑺袃?nèi)部邏輯電平之后，才將在從低功率模式喚醒和恢復(fù) 信號(hào)線(xiàn)116上發(fā)送喚醒和恢復(fù)信號(hào)，其中輸出保持器單元206將停止鎖存(存儲(chǔ)、保留 等)最新輸出配置和/或數(shù)據(jù)邏輯電平，且將再次在輸出節(jié)點(diǎn)204中的電路(例如，驅(qū)動(dòng) 器208)與數(shù)據(jù)輸出信號(hào)線(xiàn)118以及輸出配置和數(shù)據(jù)狀態(tài)信號(hào)線(xiàn)230之間變?yōu)橥该?。?來(lái)自低功率模式寄存器134的位可用作在從低功率模式喚醒和恢復(fù)信號(hào)線(xiàn)116上發(fā)送的 喚醒和恢復(fù)信號(hào)。
預(yù)期且在本發(fā)明的范圍內(nèi)，從低功率模式喚醒和恢復(fù)信號(hào)線(xiàn)116可在由輸出保持器 單元206保留的輸出配置和數(shù)據(jù)邏輯電平己由軟件和/或固件讀取之后由所述軟件和/或 固件激活。因此，對(duì)從低功率模式喚醒和恢復(fù)信號(hào)線(xiàn)116的軟件控制可確保相同的輸出 配置和輸出邏輯電平被保留，從而不干擾電子系統(tǒng)(未圖示)中的任何外部裝置。進(jìn)入 低功率模式信號(hào)線(xiàn)114也可在集成電路裝置102進(jìn)入低功率模式之前由軟件和/或固件激 活。
還預(yù)期且在本發(fā)明的范圍內(nèi)，信號(hào)線(xiàn)114和116可組合成一個(gè)信號(hào)線(xiàn)，其上具有指 示"進(jìn)入低功率模式"的第一邏輯電平，以及到其上指示"從低功率模式喚醒和恢復(fù)" 的第二邏輯電平的過(guò)渡。由于低功率模式寄存器134可連同輸出節(jié)點(diǎn)204—起由VDD/VSS 供電，所以當(dāng)分別進(jìn)入低功率模式或脫離低功率模式時(shí)，單個(gè)信號(hào)線(xiàn)"進(jìn)入低功率模式 /從低功率模式喚醒和恢復(fù)"可維持在第一邏輯電平或第二邏輯電平，例如從第一邏輯電 平到第二邏輯電平的過(guò)渡或反之亦然將致使輸出節(jié)點(diǎn)204的操作從"進(jìn)入低功率模式" 改變?yōu)?從低功率模式喚醒和恢復(fù)"。
參看圖3，其描繪根據(jù)本發(fā)明的又一特定實(shí)例實(shí)施例集成電路裝置中具有輸入保持 器單元的輸入節(jié)點(diǎn)的示意框圖。集成電路裝置102 (例如，微處理器、微控制器、數(shù)字 信號(hào)處理器(DSP)、可編程邏輯陣列(PLA)、專(zhuān)用集成電路(ASIC)等)可包括輸入 節(jié)點(diǎn)304、低功率模式寄存器134和多個(gè)邏輯電路132，所述多個(gè)邏輯電路132中的一 些可耦合到輸入節(jié)點(diǎn)304和/或低功率模式寄存器134。
輸入節(jié)點(diǎn)304可包括接收器310和輸入保持器單元306。輸入配置和數(shù)據(jù)狀態(tài)信號(hào) 線(xiàn)330可用于通過(guò)經(jīng)由輸入保持器單元306和配置控制信號(hào)線(xiàn)328斷言所需配置來(lái)配置
12輸入節(jié)點(diǎn)304。輸入配置和數(shù)據(jù)狀態(tài)信號(hào)線(xiàn)330還可用于配置接收器310的輸入阻抗、 速度、斜率、功率消耗等。這些配置可由集成電路裝置102中的固件和/或可以接入集成 電路裝置102且具有對(duì)集成電路裝置102的配置許可的外部程序軟件來(lái)執(zhí)行。
數(shù)據(jù)輸入信號(hào)線(xiàn)120可用于將數(shù)據(jù)從接收器310，在信號(hào)線(xiàn)324上，從輸入保持器 單元306傳達(dá)到集成電路裝置102的多個(gè)邏輯電路132。接收器310的輸入耦合到含有 集成電路裝置102的集成電路封裝(未圖示)的外部輸入連接件312。
當(dāng)集成電路裝置102進(jìn)入低功率模式時(shí)，進(jìn)入低功率模式信號(hào)線(xiàn)114上的信號(hào)將告 知輸入保持器單元306鎖存(存儲(chǔ)、保留等)數(shù)據(jù)輸入信號(hào)線(xiàn)120上的當(dāng)前數(shù)據(jù)輸入邏 輯電平?？稍诩呻娐费b置102進(jìn)入低功率模式和脫離低功率模式期間和之后，保留此 經(jīng)鎖存(存儲(chǔ)、保留等)的數(shù)據(jù)邏輯電平。輸入節(jié)點(diǎn)304和低功率模式寄存器134保持 以來(lái)自所維持的電源的持續(xù)功率VDD/VSS操作。
當(dāng)集成電路裝置102脫離低功率模式時(shí)，多個(gè)邏輯電路132將執(zhí)行用于喚醒且用于 在集成電路裝置102的所有內(nèi)部信號(hào)路徑上建立適當(dāng)邏輯電平的系統(tǒng)性、明確界定的序 列。只有在已適當(dāng)?shù)刂匦陆⑺袃?nèi)部邏輯電平之后，才可在從低功率模式喚醒和恢復(fù) 信號(hào)線(xiàn)116上發(fā)送喚醒和恢復(fù)信號(hào)，其中輸入保持器單元306將停止鎖存(存儲(chǔ)、保留 等)最新輸入配置和/或數(shù)據(jù)邏輯電平，且將再次在輸入節(jié)點(diǎn)304中的電路(例如，接收 器310)與數(shù)據(jù)輸入信號(hào)線(xiàn)120以及輸入配置和數(shù)據(jù)狀態(tài)信號(hào)線(xiàn)330之間變?yōu)橥该鳌?lái) 自低功率模式寄存器134的位可用作在從低功率模式喚醒和恢復(fù)信號(hào)線(xiàn)116上發(fā)送的喚 醒和恢復(fù)信號(hào)。
預(yù)期且在本發(fā)明的范圍內(nèi)，從低功率模式喚醒和恢復(fù)信號(hào)線(xiàn)116可在由輸入保持器 單元306保留的輸入配置和數(shù)據(jù)邏輯電平已由軟件和/或固件讀取之后由所述軟件和/或 固件激活。因此，對(duì)從低功率模式喚醒和恢復(fù)信號(hào)線(xiàn)116的軟件控制可確保相同的輸入 配置和輸入邏輯電平被保留，從而不干擾電子系統(tǒng)(未圖示)中的任何外部裝置。進(jìn)入 低功率模式信號(hào)線(xiàn)114也可在集成電路裝置102進(jìn)入低功率模式之前由軟件和/或固件激 活。
還預(yù)期且在本發(fā)明的范圍內(nèi)，信號(hào)線(xiàn)114和116可組合成一個(gè)信號(hào)線(xiàn)，其上具有指 示"進(jìn)入低功率模式"的第一邏輯電平，以及到其上的指示"從低功率模式喚醒和恢 復(fù)"的第二邏輯電平的過(guò)渡。由于低功率模式寄存器134可連同輸入節(jié)點(diǎn)304 —起由 VDD/Vss供電，所以分別當(dāng)進(jìn)入低功率模式或脫離低功率模式時(shí)，單個(gè)信號(hào)線(xiàn)"進(jìn)入低 功率模式/從低功率模式喚醒和恢復(fù)"可維持在第一邏輯電平或第二邏輯電平，例如從第 一邏輯電平到第二邏輯電平的過(guò)渡或反之亦然將致使輸入節(jié)點(diǎn)304的操作從"進(jìn)入低功率模式"改變?yōu)?從低功率模式喚醒和恢復(fù)"。
參看圖4，其描繪根據(jù)本發(fā)明的一特定實(shí)例實(shí)施例集成電路裝置進(jìn)入低功率模式且 從低功率模式返回、保留集成電路裝置的輸入-輸出(I/O)節(jié)點(diǎn)的數(shù)據(jù)狀態(tài)和I/O配置 的示意性操作流程圖。在步驟402中，集成電路裝置進(jìn)入低功率模式。在步驟404中， 將輸入和/或輸出數(shù)據(jù)狀態(tài)以及1/0配置保留在保持器單元中。在步驟406中，1/0配置 和數(shù)據(jù)狀態(tài)由保持器單元中所保留的信息控制，而不考慮來(lái)自集成電路裝置的多個(gè)邏輯 電路的邏輯狀態(tài)。在步驟408中，在脫離低功率模式之后，集成電路裝置的多個(gè)邏輯電 路從低功率模式醒來(lái)，且其邏輯電路狀態(tài)被喚醒并恢復(fù)。 一旦多個(gè)邏輯電路的邏輯電路 狀態(tài)已適當(dāng)?shù)鼗謴?fù)到完全操作條件，就將在步驟410中斷言從低功率模式退出，且接著 在步驟412中，將把對(duì)I/O配置和數(shù)據(jù)狀態(tài)的控制返還給現(xiàn)在完全操作的多個(gè)邏輯電路。
參看圖5，其描繪根據(jù)本發(fā)明的另一特定實(shí)例實(shí)施例集成電路裝置在軟件控制下進(jìn) 入低功率模式且從低功率模式返回、且保留集成電路裝置的輸入-輸出(I/O)節(jié)點(diǎn)的數(shù) 據(jù)狀態(tài)和I/O配置的示意操作流程圖。步驟500確定何時(shí)從軟件和/或固件程序作出進(jìn)入 低功率模式命令。當(dāng)在步驟500中確定進(jìn)入低功率模式命令時(shí)，集成電路裝置將在步驟 502中進(jìn)入低功率模式。在步驟504中，將輸入和/或輸出數(shù)據(jù)狀態(tài)和1/0配置保留在保 持器單元中。在步驟506中，I/O配置和數(shù)據(jù)狀態(tài)由保持器單元中所保留的信息控制， 而不考慮來(lái)自集成電路裝置的多個(gè)邏輯電路的邏輯狀態(tài)。在步驟508中，在脫離低功率 模式之后，集成電路裝置的多個(gè)邏輯電路從低功率模式醒來(lái)，且其邏輯電路狀態(tài)被喚醒 并恢復(fù)。步驟509確定何時(shí)從軟件和/或固件程序作出從低功率模式喚醒和恢復(fù)命令。當(dāng) 在步驟509中確定從低功率模式喚醒和恢復(fù)命令時(shí)，集成電路裝置將在步驟510中從低 功率模式退出。接著在步驟512中，將把對(duì)I/0配置和數(shù)據(jù)狀態(tài)的控制返還給現(xiàn)在完全 操作的多個(gè)邏輯電路。
雖然已參考本發(fā)明的實(shí)例實(shí)施例描繪、描述且界定了本發(fā)明的實(shí)施例，但此些參考 并不暗示對(duì)本發(fā)明的限制，且不應(yīng)推斷出此限制。如相關(guān)領(lǐng)域中且受益于本發(fā)明的一般 技術(shù)人員將想到，所揭示的標(biāo)的物在形式和功能上能夠具有相當(dāng)多的修改、更改和等效 物。所描繪和描述的本發(fā)明的實(shí)施例只是實(shí)例，且并非詳盡闡明本發(fā)明的范圍。
權(quán)利要求
1.一種集成電路集成電路裝置，其具有低功率模式以及所維持的輸入-輸出(I/O)配置和數(shù)據(jù)狀態(tài)，所述集成電路集成電路裝置包括多個(gè)邏輯電路；以及輸入-輸出(I/O)節(jié)點(diǎn)，其耦合到所述多個(gè)邏輯電路，所述I/O節(jié)點(diǎn)包括耦合到驅(qū)動(dòng)器和接收器的I/O保持器單元；其中當(dāng)所述I/O保持器單元接收到進(jìn)入低功率模式信號(hào)時(shí)，所述I/O保持器單元將維持所述驅(qū)動(dòng)器數(shù)據(jù)狀態(tài)及其I/O配置；且其中當(dāng)所述I/O保持器單元接收到從低功率模式喚醒和恢復(fù)信號(hào)時(shí)，所述I/O保持器單元將對(duì)所述驅(qū)動(dòng)器數(shù)據(jù)狀態(tài)和I/O配置的控制返還給所述多個(gè)邏輯電路。
2. 根據(jù)權(quán)利要求1所述的集成電路集成電路裝置，其進(jìn)一步包括低功率模式寄存器， 所述低功率模式寄存器存儲(chǔ)所述進(jìn)入低功率模式信號(hào)和所述從低功率模式喚醒和 恢復(fù)信號(hào)的邏輯電平，并控制所述進(jìn)入低功率模式信號(hào)和所述從低功率模式喚醒和 恢復(fù)信號(hào)。
3. 根據(jù)權(quán)利要求l所述的集成電路集成電路裝置，其中當(dāng)所述I/0保持器單元接收到 所述進(jìn)入低功率模式信號(hào)時(shí)，所述I/O保持器單元將維持所述接收器數(shù)據(jù)狀態(tài)及其 I/O配置。
4. 根據(jù)權(quán)利要求1所述的集成電路集成電路裝置，其中當(dāng)所述1/0保持器單元接收到 所述從低功率模式喚醒和恢復(fù)信號(hào)時(shí)，所述I/O保持器單元將對(duì)所述接收器數(shù)據(jù)狀 態(tài)和I/O配置的控制返還給所述多個(gè)邏輯電路。
5. 根據(jù)權(quán)利要求1所述的集成電路集成電路裝置，其中所述進(jìn)入低功率模式信號(hào)和所 述從低功率模式喚醒和恢復(fù)信號(hào)分別是具有第一邏輯電平和第二邏輯電平的一個(gè) 信號(hào)，借此當(dāng)所述一個(gè)信號(hào)處于所述第一邏輯電平時(shí)，斷言所述進(jìn)入低功率模式信 號(hào)，且當(dāng)所述一個(gè)信號(hào)處于所述第二邏輯電平時(shí)，斷言所述從低功率模式喚醒和恢 復(fù)信號(hào)。
6. 根據(jù)權(quán)利要求5所述的集成電路集成電路裝置，其中所述第一邏輯電平為邏輯"1"，且所述第二邏輯電平為邏輯"0"。
7. 根據(jù)權(quán)利要求5所述的集成電路集成電路裝置，其中所述第一邏輯電平為邏輯"0"，且所述第二邏輯電平為邏輯"1"。
8. 根據(jù)權(quán)利要求1所述的集成電路集成電路裝置，其中所述驅(qū)動(dòng)器和所述接收器耦合到集成電路封裝的外部I/O連接件。
9. 根據(jù)權(quán)利要求l所述的集成電路集成電路裝置，其中所述集成電路裝置選自由微處 理器、微控制器、數(shù)字信號(hào)處理器(DSP)、可編程邏輯陣列(PLA)和專(zhuān)用集成 電路(ASIC)組成的群組。
10. 根據(jù)權(quán)利要求2所述的集成電路集成電路裝置，其中所述I/0節(jié)點(diǎn)和低功率模式寄 存器是由同一電源供電的。
11. 根據(jù)權(quán)利要求2所述的集成電路集成電路裝置，其中所述I/0節(jié)點(diǎn)和低功率模式寄 存器是由一個(gè)電源供電的，且所述多個(gè)邏輯電路是由另一電源供電的。
12. 根據(jù)權(quán)利要求11所述的集成電路集成電路裝置，其中所述另一電源在處于所述低 功率模式時(shí)斷開(kāi)。
13. —種集成電路集成電路裝置，其具有低功率模式以及所維持的輸出配置和數(shù)據(jù)狀 態(tài)，所述集成電路集成電路裝置包括多個(gè)邏輯電路；以及輸出節(jié)點(diǎn)，其耦合到所述多個(gè)邏輯電路，所述輸出節(jié)點(diǎn)包括耦合到驅(qū)動(dòng)器的輸出 保持器單元；其中當(dāng)所述輸出保持器單元接收到進(jìn)入低功率模式信號(hào)時(shí)，所述輸出保持器單元 將維持所述驅(qū)動(dòng)器數(shù)據(jù)狀態(tài)及其輸出配置；且其中當(dāng)所述輸出保持器單元接收到從低功率模式喚醒和恢復(fù)信號(hào)時(shí)，所述輸出保 持器單元將對(duì)所述驅(qū)動(dòng)器數(shù)據(jù)狀態(tài)和輸出配置的控制返還給所述多個(gè)邏輯電路。
14. 根據(jù)權(quán)利要求13所述的集成電路集成電路裝置，其進(jìn)一步包括低功率模式寄存器， 所述低功率模式寄存器存儲(chǔ)所述進(jìn)入低功率模式信號(hào)和所述從低功率模式喚醒和 恢復(fù)信號(hào)的邏輯電平，并控制所述進(jìn)入低功率模式信號(hào)和所述從低功率模式喚醒和 恢復(fù)信號(hào)。
15. 根據(jù)權(quán)利要求13所述的集成電路集成電路裝置，其中所述進(jìn)入低功率模式信號(hào)和 所述從低功率模式喚醒和恢復(fù)信號(hào)分別是具有第一邏輯電平和第二邏輯電平的一 個(gè)信號(hào)，借此當(dāng)所述一個(gè)信號(hào)處于所述第一邏輯電平時(shí)，斷言所述進(jìn)入低功率模式 信號(hào)，且當(dāng)所述一個(gè)信號(hào)處于所述第二邏輯電平時(shí)，斷言所述從低功率模式喚醒和 恢復(fù)信號(hào)。
16. 根據(jù)權(quán)利要求15所述的集成電路集成電路裝置，其中所述第一邏輯電平為邏輯"1",且所述第二邏輯電平為邏輯"0"。
17. 根據(jù)權(quán)利要求15所述的集成電路集成電路裝置，其中所述第一邏輯電平為邏輯"0"，且所述第二邏輯電平為邏輯"1"。
18. 根據(jù)權(quán)利要求13所述的集成電路集成電路裝置，其中所述驅(qū)動(dòng)器耦合到集成電路 封裝的外部I/0連接件。
19. 根據(jù)權(quán)利要求13所述的集成電路集成電路裝置，其中所述集成電路裝置選自由微 處理器、微控制器、數(shù)字信號(hào)處理器(DSP)、可編程邏輯陣列(PLA)和專(zhuān)用集 成電路(ASIC)組成的群組。
20. 根據(jù)權(quán)利要求14所述的集成電路集成電路裝置，其中所述輸出節(jié)點(diǎn)和低功率模式 寄存器是由同一電源供電的。
21. 根據(jù)權(quán)利要求14所述的集成電路集成電路裝置，其中所述輸出節(jié)點(diǎn)和低功率模式 寄存器是由一個(gè)電源供電的，且所述多個(gè)邏輯電路是由另一電源供電的。
22. 根據(jù)權(quán)利要求21所述的集成電路集成電路裝置，其中所述另一電源在處于所述低 功率模式時(shí)斷開(kāi)。
23. —種集成電路集成電路裝置，其具有低功率模式以及所維持的輸入配置和數(shù)據(jù)狀態(tài)，所述集成電路集成電路裝置包括 多個(gè)邏輯電路；以及輸入節(jié)點(diǎn)，其耦合到所述多個(gè)邏輯電路，所述輸入節(jié)點(diǎn)包括耦合到接收器的輸入 保持器單元；其中當(dāng)所述輸入保持器單元接收到進(jìn)入低功率模式信號(hào)時(shí)，所述輸入保持器單元將維持所述接收器數(shù)據(jù)狀態(tài)及其輸入配置；且其中當(dāng)所述輸入保持器單元接收到從低功率模式喚醒和恢復(fù)信號(hào)時(shí)，所述輸入保 持器單元將對(duì)所述接收器數(shù)據(jù)狀態(tài)和輸入配置的控制返還給所述多個(gè)邏輯電路。
24. 根據(jù)權(quán)利要求23所述的集成電路集成電路裝置，其進(jìn)一步包括低功率模式寄存器， 所述低功率模式寄存器存儲(chǔ)所述進(jìn)入低功率模式信號(hào)和所述從低功率模式喚醒和 恢復(fù)信號(hào)的邏輯電平，并控制所述進(jìn)入低功率模式信號(hào)和所述從低功率模式喚醒和 恢復(fù)信號(hào)。
25. 根據(jù)權(quán)利要求23所述的集成電路集成電路裝置，其中所述進(jìn)入低功率模式信號(hào)和 所述從低功率模式喚醒和恢復(fù)信號(hào)分別是具有第一邏輯電平和第二邏輯電平的一 個(gè)信號(hào)，借此當(dāng)所述一個(gè)信號(hào)處于所述第一邏輯電平時(shí)，斷言所述進(jìn)入低功率模式 信號(hào)，且當(dāng)所述一個(gè)信號(hào)處于所述第二邏輯電平時(shí)，斷言所述從低功率模式喚醒和 恢復(fù)信號(hào)。
26. 根據(jù)權(quán)利要求25所述的集成電路集成電路裝置，其中所述第一邏輯電平為邏輯"1"，且所述第二邏輯電平為邏輯"0"。
27. 根據(jù)權(quán)利要求25所述的集成電路集成電路裝置，其中所述第一邏輯電平為邏輯"0"，且所述第二邏輯電平為邏輯"1"。
28. 根據(jù)權(quán)利要求23所述的集成電路集成電路裝置，其中所述接收器耦合到集成電路 封裝的外部輸入連接件。
29. 根據(jù)權(quán)利要求23所述的集成電路集成電路裝置，其中所述集成電路裝置選自由微 處理器、微控制器、數(shù)字信號(hào)處理器(DSP)、可編程邏輯陣列(PLA)和專(zhuān)用集 成電路(ASIC)組成的群組。
30. 根據(jù)權(quán)利要求24所述的集成電路集成電路裝置，其中所述輸入節(jié)點(diǎn)和低功率模式 寄存器是由同一電源供電的。
31. 根據(jù)權(quán)利要求24所述的集成電路集成電路裝置，其中所述輸入節(jié)點(diǎn)和低功率模式 寄存器是由一個(gè)電源供電的，且所述多個(gè)邏輯電路是由另一電源供電的。
32. 根據(jù)權(quán)利要求31所述的集成電路集成電路裝置，其中所述另一電源在處于所述低 功率模式時(shí)斷開(kāi)。
33. —種在集成電路裝置中在脫離低功率模式期間和當(dāng)時(shí)維持輸入-輸出(I/O)配置和 數(shù)據(jù)狀態(tài)的方法，所述方法包括以下步驟進(jìn)入所述集成電路裝置的邏輯電路的低功率模式； 將輸入-輸出(I/O)配置和數(shù)據(jù)狀態(tài)保留在保持器單元中； 從所述保持器單元控制所述I/O配置和所述數(shù)據(jù)狀態(tài)； 使所述邏輯電路從所述低功率模式恢復(fù)； 退出所述低功率模式；以及將對(duì)所述I/O配置和數(shù)據(jù)狀態(tài)的控制返還給所述邏輯電路。
34. —種在集成電路裝置中在脫離低功率模式期間和當(dāng)時(shí)維持輸入-輸出(I/O)配置和 數(shù)據(jù)狀態(tài)的方法，所述方法包括以下步驟檢測(cè)對(duì)進(jìn)入低功率模式命令的斷言；當(dāng)檢測(cè)到所述進(jìn)入低功率模式命令時(shí)，進(jìn)入所述集成電路裝置的邏輯電路的低功 率模式；將輸入-輸出(I/O)配置和數(shù)據(jù)狀態(tài)保留在保持器單元中； 從所述保持器單元控制所述I/O配置和所述數(shù)據(jù)狀態(tài)； 使所述邏輯電路從所述低功率模式恢復(fù)； 檢測(cè)對(duì)從低功率模式喚醒和恢復(fù)命令的斷言；當(dāng)檢測(cè)到所述從低功率模式喚醒和恢復(fù)命令時(shí)，退出所述低功率模式；以及 將對(duì)所述I/O配置和數(shù)據(jù)狀態(tài)的控制返還給所述邏輯電路。
35. 根據(jù)權(quán)利要求34所述的方法，其中從軟件程序發(fā)出所述進(jìn)入低功率模式命令和所 述從低功率模式喚醒和恢復(fù)命令。
36. 根據(jù)權(quán)利要求34所述的方法，其中從固件程序發(fā)出所述進(jìn)入低功率模式命令和所 述從低功率模式喚醒和恢復(fù)命令。
全文摘要
半導(dǎo)體集成電路裝置在從低功率模式退出后，喚醒并重新初始化邏輯電路，以便在不干擾進(jìn)入所述低功率模式時(shí)所存在的輸入-輸出(I/O)配置控制和數(shù)據(jù)狀態(tài)的情況下，恢復(fù)內(nèi)部寄存器的先前邏輯狀態(tài)。因此，不分布先前在所述低功率模式下連接到所述半導(dǎo)體集成電路裝置的其它裝置的操作。一旦所述半導(dǎo)體集成電路裝置的所有內(nèi)部邏輯和寄存器都已被重新初始化，就可發(fā)出“低功率狀態(tài)喚醒和恢復(fù)”信號(hào)。此信號(hào)指示在所述集成電路裝置進(jìn)入所述低功率模式時(shí)存儲(chǔ)在I/O保持器單元中的所述I/O配置控制和數(shù)據(jù)狀態(tài)已復(fù)原，且控制可返還給所述半導(dǎo)體集成電路裝置的所述邏輯電路和/或內(nèi)部寄存器。
文檔編號(hào)H03K3/00GK101558380SQ200780045694
公開(kāi)日2009年10月14日 申請(qǐng)日期2007年12月10日 優(yōu)先權(quán)日2006年12月12日
發(fā)明者艾戈·沃吉沃達(dá), 邁克爾·西蒙斯 申請(qǐng)人:密克羅奇普技術(shù)公司