專(zhuān)利名稱(chēng)：信號(hào)延遲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明公開(kāi)了一種電容負(fù)載組件，尤其涉及一種用于信號(hào)延遲電路的電容負(fù)載組件。
背景技術(shù)：
關(guān)于數(shù)字控制脈延遲電路(digital control delay element),就架構(gòu)與調(diào)整的機(jī)制而言可分為模擬式延遲電路與數(shù)字式延遲電路。
模擬式延遲電路的特征是模擬式控制信號(hào)加上模擬式延遲電路，常見(jiàn)的模擬式延遲電路包含有一數(shù)字轉(zhuǎn)模擬電路與一延遲電路。數(shù)字控制信號(hào)通過(guò)數(shù)字對(duì)模擬轉(zhuǎn)換電路(Digital to Analog Converter, DAC)將外部的數(shù)字控制信號(hào)轉(zhuǎn)換為模擬電壓。延遲電路則由一個(gè)由N型晶體管或P型晶體管所組成的差動(dòng)對(duì)電路搭配不同的負(fù)載電阻或負(fù)載電容所組成。通過(guò)小幅調(diào)整延遲組件內(nèi)的參數(shù)，如偏壓電流、輸出點(diǎn)負(fù)載電容值或者負(fù)載電阻值，達(dá)到改變信號(hào)延遲時(shí)間的目的。模擬式延遲電路具有分辨率與高抗噪聲能力，但設(shè)計(jì)上較為復(fù)雜，且設(shè)計(jì)成本也較為昂貴。在設(shè)計(jì)模擬式延遲電路的過(guò)程中，需要對(duì)組件尺寸與操作點(diǎn)做多次遞歸式(iteration)的微調(diào)，每次更新制作流程后電路也需要重新設(shè)計(jì)。而數(shù)字式延遲電路由數(shù)字控制信號(hào)直接控制數(shù)字延遲單元，延遲單元本身由反相器、傳輸門(mén)、多任務(wù)器、NAND門(mén)、N0R門(mén)等組成。
圖1為公知技術(shù)所揭露的數(shù)字式延遲電路，其由一傳輸門(mén)10、 一第一反相器11以及一第二反相器12組成。如圖所示，第一反相器11的輸入端In接收一信號(hào)，并將該信號(hào)反相后由輸出端Out輸出。傳輸門(mén)IO的輸入端與輸出端除了直接相連外，同時(shí)也連接到第一反相器ll的輸出端0ut。傳輸門(mén)IO的控制端受到控制信號(hào)Ctrl所控制。第二反相器12接收控制信號(hào)Ctrl，并將反相后的控制信號(hào)Ctrlb輸出到傳輸門(mén)10的另一控制端。
傳輸門(mén)10的等效電路如圖2所示，由PM0S晶體管13以及麗0S晶體管14組成，PM0S晶體管13的源極與漏極相連接且連接到第一反相器11的輸出端0ut， PMOS晶體管13的門(mén)極接收反相后的控制信號(hào)Ctrlb。麗OS晶體管14的源極與漏極同樣相連接且也連接到第一反相器11的輸出端，NMOS晶體管14的柵極接收控制信號(hào)Ctrl。在圖中，C;表示由輸出端所看到麗OS晶體管14的電容，Cp表示由輸出端所看到PMOS晶體管的電容。
當(dāng)傳輸門(mén)10的控制端所接收的控制信號(hào)Ctrl為0時(shí)，此時(shí)無(wú)論第一反相器11的輸出點(diǎn)的邏輯準(zhǔn)位是1或是0，傳輸門(mén)10的電容值是等于麗OS晶體管關(guān)閉的電容值加上PMOS晶體管關(guān)閉的電容值。
在傳輸門(mén)10的控制端所接收的控制信號(hào)Ctrl為1時(shí)，當(dāng)?shù)谝环聪嗥?1的輸出端的邏輯準(zhǔn)位為0，此時(shí)第一反相器11的輸出端的電容值為固0S晶體管導(dǎo)通的電容值加上PM0S晶體管關(guān)閉的電容值。當(dāng)?shù)谝环聪嗥?1的輸出端的邏輯準(zhǔn)位為1，此時(shí)第一反相器11的輸出點(diǎn)的電容值為麗0S晶體管關(guān)上的電容值加上PMOS晶體管導(dǎo)通的電容值。圖3A與圖3B為不同控制信號(hào)下第一反相器ll輸出點(diǎn)的寄生電容值變化示意圖。圖3A為控制信號(hào)Ctrl為0時(shí)，曲線15為PMOS晶體管電容量的變化示意圖，曲線16為麗OS晶體管電容量的變化示意圖。圖3B為控制信號(hào)Ctrl為1時(shí)，曲線17為PMOS晶體管電容量的變化示意圖，曲線18為麗0S晶體管電容量的變化示意圖。由圖中可知，由于控制信號(hào)的改變，此電路的傳輸延遲會(huì)因寄生電容值的增加而增加。
圖4為公知技術(shù)所揭露的另一延遲電路，其由反相器20與NAND門(mén)21組成。反相器20的輸入端In接收一信號(hào)，并將該信號(hào)反相后由輸出端Out輸出。NAND門(mén)21具有第一輸入端、第二輸入端以及輸出端。NAND門(mén)21的第一輸入端與反相器20的輸出端Out電性連接，NAND門(mén)21的第二輸入端則接收控制信號(hào)Ctrl, NAND門(mén)21的輸出端則為浮接。
圖4中NAND門(mén)21的等效電路圖如圖5所示，可由PMOS晶體管22、 24以及NMOS晶體管23、 25來(lái)表示。圖6A與圖6B為不同控制信號(hào)下反相器20輸出點(diǎn)Out的寄生電容值變化示意圖。
在圖6A中，當(dāng)控制信號(hào)Ctrl為0時(shí)，曲線26為PMOS晶體管22在反相器20輸出端產(chǎn)生的寄生電容量的變化示意圖，曲線27為醒OS晶體管23在反相器20輸出點(diǎn)產(chǎn)生的寄生電容量的變化示意圖。在圖6B中，當(dāng)控制信號(hào)Ctrl為1時(shí)，曲線28為PMOS晶體管22在反相器20輸出點(diǎn)產(chǎn)生的寄生電容量的變化示意圖，曲線29為麗OS晶體管23在反相器20輸出點(diǎn)產(chǎn)生的寄生晶體管電容量的變化示意圖。
在控制信號(hào)Ctrl是邏輯0的狀況下，此時(shí)無(wú)論反相器20輸出端的邏輯準(zhǔn)位是1或是0,麗0S晶體管23都為關(guān)閉，而PM0S晶體管22會(huì)在反相器20輸出端的邏輯準(zhǔn)位為0時(shí)導(dǎo)通，并在輸出準(zhǔn)位為1時(shí)關(guān)閉。在控制信號(hào)Ctrl是邏輯l的狀況下，醒0S晶體23的電容值會(huì)隨輸出電壓改變，在輸出準(zhǔn)位為l時(shí)導(dǎo)通，并在輸出準(zhǔn)位為O時(shí)關(guān)閉，PMOS晶體管22的電容值也會(huì)隨輸出電壓而改變，情形與控制信號(hào)Ctrl為O時(shí)幾乎相同，不同之處是當(dāng)輸出電壓值位于在非0也非1的區(qū)間，醒OS晶體管23會(huì)有暫時(shí)導(dǎo)通狀態(tài)，這使得PMOS晶體管22的導(dǎo)通區(qū)間會(huì)略為增加，因此電容值變化也略為增加，PMOS晶體管22電容值變化相比于應(yīng)OS晶體管23的電容值變化是可以忽略的，因此可通過(guò)控制信號(hào)Ctrl產(chǎn)生一個(gè)NMOS晶體管23關(guān)上與打開(kāi)的電容差異。由圖6A與圖6B可知，由于電容值的改變，結(jié)果此電路的傳輸延遲會(huì)因而增加，另外比較圖6B與圖3B可以看出圖4所揭露的信號(hào)延遲電路比圖1有較細(xì)微的電容值變化，因此可以產(chǎn)生出更細(xì)微的頻率延遲。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種信號(hào)延遲電路，與公知的數(shù)字式頻率延遲電路技術(shù)相比，具有較高的延遲時(shí)間分辨率，與公知的模擬式頻率延遲電路技術(shù)相比，所消耗的電路面積較低，同時(shí)可操作在較低的供應(yīng)電壓。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種信號(hào)延遲電路，包括有一電容負(fù)載組件，該組件具有具有一第一輸入端、 一第二輸入端以及一第三輸入端，其中第一輸入端接收一第一信號(hào)，第二輸入端接收一第二信號(hào)，第二信號(hào)為第一信號(hào)的反相信號(hào)，第三輸入端接收一控制信號(hào)，其中該電容負(fù)載組件的電容值隨該控制信號(hào)改變。
本發(fā)明所公開(kāi)的信號(hào)延遲電路，其以數(shù)字控制延遲電路控制方式去完成一個(gè)高頻率分辨率的信號(hào)延遲電路，與公知的數(shù)字式頻率延遲電路技術(shù)相比，具有較高的延遲時(shí)間分辨率，與公知的模擬式頻率延遲電路技術(shù)相比，所消耗的電路面積較低，同時(shí)可操作在較低的供應(yīng)電壓。
本發(fā)明所公開(kāi)的信號(hào)延遲電路，相比于模擬設(shè)計(jì)方式，設(shè)計(jì)復(fù)雜度上也相對(duì)降低，對(duì)于電路效能的調(diào)整是通過(guò)改變數(shù)字電路單元的組合，而不須要分別
6對(duì)每個(gè)晶體管的尺寸做微調(diào)，因此當(dāng)制作流程轉(zhuǎn)移時(shí)所花費(fèi)的再次設(shè)計(jì)時(shí)間較少。
本發(fā)明所公開(kāi)的信號(hào)延遲電路，在理論分析與實(shí)際模擬上，均可達(dá)到較高的頻率分辨率。
以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)描述，但不作為對(duì)本發(fā)明的限定。


圖1為公知技術(shù)所公開(kāi)的延遲電路；
圖2為圖1所公開(kāi)的延遲電路的等效電路的示意圖3A及圖3B為圖1所公開(kāi)的延遲電路在不同控制信號(hào)下的電容量變化的示意圖4為公知技術(shù)所公開(kāi)的另一延遲電路的示意圖5為圖4所公開(kāi)的延遲電路的等效電路的示意圖6A及圖6B為圖4所公開(kāi)的延遲電路在不同控制信號(hào)下的電容量變化的示意圖7A及圖7B為本發(fā)明實(shí)施例所公開(kāi)的信號(hào)延遲電路的示意圖；圖8A為本發(fā)明所公開(kāi)的延遲電路的第一實(shí)施例的示意圖；圖8B為圖8A所公開(kāi)的延遲電路的等效電路的示意圖；圖9A及圖9B為圖8A所公開(kāi)的延遲電路在不同控制信號(hào)下的電容量變化的示意圖IOA及圖IOB為本發(fā)明所公開(kāi)的延遲電路的第二實(shí)施例的示意圖；圖11為本發(fā)明所公開(kāi)的延遲電路的第三實(shí)施例的示意圖；圖12為圖11所公開(kāi)的延遲電路的等效電路的示意圖；圖13A及圖13B為圖ll所公開(kāi)的延遲電路在不同控制信號(hào)下的電容量變化的示意圖14A及圖14B為本發(fā)明所公開(kāi)的延遲電路的第四實(shí)施例的示意圖；圖15為圖1所公開(kāi)的延遲電路的電容量變化的實(shí)際驗(yàn)證的示意圖；圖16為圖4所公開(kāi)的延遲電路的電容量變化的實(shí)際驗(yàn)證；圖17為圖7所公開(kāi)的延遲電路的電容量變化的實(shí)際驗(yàn)證的示意圖；圖18用以分別測(cè)量圖1、圖4以及圖7的電路的分辨率的反相器電路的示意圖19A為測(cè)量圖1、圖4以及圖7的電路的數(shù)據(jù)的示意圖；圖19B為圖17A中控制信號(hào)為000與111的特例的示意圖。
其中，附圖標(biāo)記
10 傳輸門(mén)
11 第一反相器
12 第二反相器
13 PM0S晶體管
14 匪0S晶體管
15 曲線
16 曲線
17 曲線
18 曲線
20 反相器
21 腳D門(mén)
22 PM0S晶體管
23 麗0S晶體管
24 PM0S晶體管
25 麗0S晶體管
26 曲線
27 曲線
28 曲線
29 曲線
30 NAND門(mén)
31 反相器
32 PM0S晶體
33 麗0S晶體
34 PM0S晶體
35 PM0S晶體
管管管管36NM0S晶體管
37麗0S晶體管
38A曲線
38B曲線
39A曲線
39B曲線
40國(guó)D門(mén)
41第一反相器
42第二反相器
43腳D門(mén)
50NOR門(mén)
51反相器
52隨os晶體管
53PM0S晶體管
54麗os晶體管
55NM0S晶體管
56PM0S晶體管
57PM0S晶體管
58A曲線
58B曲線
59A曲線
59B曲線
60NOR門(mén)
61第一反相器
62第二反相器
63NAND門(mén)
71曲線
72曲線
73曲線
74曲線75曲線
76曲線
77曲線
78曲線
79曲線
80曲線
81曲線
82曲線
91反相器
92反相器
93反相器
94反相器
95反相器
96反相器
97A電容式負(fù)載9
97B電容式負(fù)載9
97C電容式負(fù)載9
98A電容式負(fù)載9
98B電容式負(fù)載9
98C電容式負(fù)載
100邏輯門(mén)
皿寄生電阻
102寄生電阻
103寄生電阻
104寄生電阻
105開(kāi)關(guān)
106開(kāi)關(guān)
107開(kāi)關(guān)
Ctrl控制信號(hào)Ctrlb控制信號(hào)In 輸入端 Inb輸入端 Out輸出端 0utb輸出端 VI 電壓 V2 電壓 Sin第一信號(hào) Sinb第二信號(hào) Inl輸入端 Inbl輸入端 Outl輸出端 Outbl輸出端 CO 控制信號(hào) CI 控制信號(hào) C2 控制信號(hào)
具體實(shí)施例方式
請(qǐng)參考圖7A及圖7B，為本發(fā)明實(shí)施例所公開(kāi)的信號(hào)延遲電路的示意圖。 在實(shí)施例中所公開(kāi)的信號(hào)延遲電路由一電容負(fù)載組件組成，在此實(shí)施例中為一 種具有三個(gè)輸入端的邏輯門(mén)100。此一邏輯門(mén)100至少由三個(gè)開(kāi)關(guān)105、 106、 107組成。在一實(shí)施例中，可選用晶體管來(lái)作為開(kāi)關(guān)105、 106、 107。在圖中 的電阻表示此邏輯門(mén)內(nèi)其它主動(dòng)組件或被動(dòng)組件等效的寄生電阻101、 102、 103、 104。電壓V1、 V2可為電源電壓或接地電壓。
在圖7A所示的實(shí)施例中，開(kāi)關(guān)105接收一第一信號(hào)Sin，開(kāi)關(guān)106接收 第二信號(hào)Inb，開(kāi)關(guān)107接收控制信號(hào)Ctrl。第一信號(hào)Sin與第二信號(hào)Sinb 互為反相信號(hào)。在實(shí)施例中，可使用一反相器來(lái)產(chǎn)生第一信號(hào)Sin與第二信號(hào) Sinb。在另一實(shí)施例中，可使用兩個(gè)反相器并以差動(dòng)信號(hào)的方式產(chǎn)生第一信號(hào) Sin與第二信號(hào)Sinb。
在圖7B所示的實(shí)施例中，開(kāi)關(guān)105接收一第一信號(hào)In，開(kāi)關(guān)106接收第 二信號(hào)Inb，開(kāi)關(guān)107接收控制信號(hào)Ctrl 。第一信號(hào)Sin與第二信號(hào)Sinb互
ii為反相信號(hào)。在實(shí)施例中，可使用一反相器來(lái)產(chǎn)生第一信號(hào)Sin與第二信號(hào)
Sinb。在另一實(shí)施例中，可使用兩個(gè)反相器并以差動(dòng)信號(hào)的方式產(chǎn)生第一信號(hào) Sin與第二信號(hào)Sinb。
請(qǐng)參考圖8A，為本發(fā)明實(shí)施例所公開(kāi)的信號(hào)延遲電路的示意圖。在實(shí)施 例中所公開(kāi)的信號(hào)延遲電路由一電容負(fù)載組件組成，在此實(shí)施例中為NAND門(mén) 30。 NAND門(mén)30具有第一輸入端、第二輸入端、第三輸入端以及輸出端。NAND 門(mén)30的第一輸入端接收第一信號(hào)，NAND門(mén)30的第二輸入端接收第二信號(hào)， 第一信號(hào)與第二信號(hào)互為反相信號(hào)。在此實(shí)施例中，第一信號(hào)與第二信號(hào)由反 相器21來(lái)產(chǎn)生，第一信號(hào)由反相器21的輸入端In接收，第二信號(hào)由反相器 21的輸出端Out輸出。NAND門(mén)30的第一輸入端與反相器31的輸入端電性連 接，用以接收第一信號(hào)，NAND門(mén)30的第二輸入端與反相器31的輸出端電性 連接，用以接收一第二信號(hào)，NAND門(mén)30的第三輸入端則接收控制信號(hào)Ctrl， NAND門(mén)30的輸出端則為浮接。
在此實(shí)施例中，第二信號(hào)為第一信號(hào)的反相信號(hào)。因此，第一信號(hào)由反相 器31的輸入端In所接收，并由反相器31將第一信號(hào)反相后由輸出端Out輸 出一反相信號(hào)以作為第二信號(hào)。
圖8A中的NAND門(mén)30的等效電路圖如圖8B所示。PMOS晶體管32的柵極 與麗0S晶體管33的柵極代表NAND |、 ] 30的第一輸入端，PMOS晶體管34與麗OS 晶體管36代表NAND門(mén)30的第二輸入端，PM0S晶體管35與醒0S晶體管37 代表NAND門(mén)30的第三輸入端。
圖9A及圖9B為不同控制信號(hào)下NAND門(mén)30在反相器31輸出端out所造 成的寄生電容變化示意圖。在圖9A中，當(dāng)控制信號(hào)Ctrl為0時(shí)，曲線38A 為PMOS晶體管34電容量的變化示意圖，曲線38B為麗OS晶體管36電容量的 變化示意圖。在圖9B中，當(dāng)控制信號(hào)Ctrl為l時(shí)，曲線39A為PMOS晶體管 34電容量的變化示意圖，曲線39B為麗0S晶體管36電容量的變化示意圖。
在控制信號(hào)Ctrl是邏輯0的情況下，此時(shí)無(wú)論反相器31的輸出端的邏輯 準(zhǔn)位是1或者是0， PMOS晶體管35都是開(kāi)啟狀態(tài)，麗OS晶體管37都是關(guān)閉 狀態(tài)，因此NAND邏輯門(mén)30輸出邏輯準(zhǔn)位會(huì)一直為1， PMOS晶體管34會(huì)在反 相器31輸出端的邏輯準(zhǔn)位為0時(shí)導(dǎo)通，并在輸出準(zhǔn)位為1時(shí)關(guān)閉，由于NAND 邏輯門(mén)30輸出邏輯準(zhǔn)位，麗0S晶體管36無(wú)論反相器31的輸出端的邏輯準(zhǔn)位
12是1或者是0都無(wú)法導(dǎo)通。在控制信號(hào)Ctrl是邏輯1的狀況下，PMOS晶體管 35都是關(guān)閉狀態(tài)，麗OS晶體管37都是導(dǎo)通狀態(tài)，PM0S晶體管34的電容值變 化會(huì)隨輸出電壓而改變，變化情形與Ctrl為0時(shí)幾乎相同，不同之處在于輸 出電壓值位于非0也非1的區(qū)間時(shí)，剛OS晶體管36會(huì)有些微導(dǎo)通，使PMOS 晶體管34的導(dǎo)通區(qū)間會(huì)略為增加，因此電容值變化會(huì)略為增加，麗OS晶體36 的電容值會(huì)隨輸出電壓改變，'在輸出準(zhǔn)位非O也非1時(shí)會(huì)暫時(shí)導(dǎo)通，在輸出準(zhǔn) 位為0或1時(shí)都會(huì)關(guān)閉，與控制信號(hào)Ctrl是邏輯0的狀況相比，隨OS晶體36 多了一段暫時(shí)導(dǎo)通所造成的電容值變化。
由于NAND門(mén)30中有兩個(gè)輸入信號(hào)是反相的，因此在穩(wěn)態(tài)狀態(tài)下NAND門(mén) 30中的麗OS晶體管36是關(guān)閉的狀態(tài)。此處的穩(wěn)態(tài)狀態(tài)表示為邏輯準(zhǔn)位0或 者1的情況。但是當(dāng)輸入信號(hào)發(fā)生轉(zhuǎn)態(tài)時(shí)，當(dāng)反相器31輸入端in的電壓值大 約等于反相器31輸出端out的電壓值附近，此薩0S晶體管36會(huì)處在些微導(dǎo) 通的狀態(tài)，而此現(xiàn)象也就是產(chǎn)生些微電容變化的原因。此處的轉(zhuǎn)態(tài)表示輸入信 號(hào)由邏輯準(zhǔn)位0轉(zhuǎn)變成邏輯準(zhǔn)位1，或者由邏輯準(zhǔn)位i轉(zhuǎn)變成邏輯準(zhǔn)位0。比 較圖9B與圖6B，斜線區(qū)域的減少代表電容變化量的減少，因此提升時(shí)間分辨 率。
請(qǐng)參考圖IOA，為本發(fā)明實(shí)施例所公開(kāi)的信號(hào)延遲電路的第二實(shí)施例的示 意圖，在此實(shí)施例中以NAND門(mén)40作為電容負(fù)載組件。NAND門(mén)40具有第一輸 入端、第二輸入端、第三輸入端以及輸出端，NAND門(mén)40的第一輸入端接收第 一信號(hào)，NAND門(mén)40的第二輸入端接收第二信號(hào)，第一信號(hào)與第二信號(hào)互為反 相信號(hào)。在此實(shí)施例中，第一信號(hào)與第二信號(hào)采用差動(dòng)方式輸入。NAND門(mén)40 的第一輸入端與第一反相器41的輸出端0utb電性連接，用以接收第一信號(hào)， NAND門(mén)40的第二輸入端與第二反相器42的輸入端Out電性連接，用以接收 第二信號(hào)，NAND門(mén)40的第三輸入端則接收控制信號(hào)Ctrl， NAND門(mén)40的輸出 端則為浮接。
第一反相器41的輸入端In接收第一輸入信號(hào)，并將第一輸入信號(hào)反相后 以輸出第一信號(hào)。第二反相器42的輸入端Inb接收第二輸入信號(hào)，并將第二 輸入信號(hào)反相后以輸出第二信號(hào)，第一輸入信號(hào)與第二輸入信號(hào)為差動(dòng)輸入信 號(hào)。NAND門(mén)40的第一輸入端與第二輸入端所接收的輸入信號(hào)同樣是反相的。 因此第一反相器41以及第二反相器42所接收的輸入信號(hào)同樣是反相的。在此實(shí)施例中，第一信號(hào)由第一反相器41輸出。第二信號(hào)由第二反相器 42輸出。同樣地，第二信號(hào)為第一信號(hào)的反相信號(hào)。
在以上所述的實(shí)施例中，以單級(jí)的NAND門(mén)搭配反相器作為電容負(fù)載組件。 但在其它的實(shí)施例中，也可采用兩組或兩組以上的NAND門(mén)組成兩級(jí)或兩級(jí)以 上的信號(hào)延遲電路，如圖10B所示，利用NAND門(mén)40與NAND門(mén)43來(lái)組成。同 樣地，NAND門(mén)43具有第一輸入端、第二輸入端、第三輸入端以及輸出端，其 中NAND門(mén)43的輸入信號(hào)采用差動(dòng)方式輸入。NAND門(mén)43的第一輸入端與第一 反相器41的輸出端電性連接，用以接收一第一信號(hào)，NAND門(mén)43的第二輸入 端與第二反相器42的輸入端電性連接，用以接收一第二信號(hào)，第一信號(hào)與第 二信號(hào)為差動(dòng)輸入信號(hào)。NAND門(mén)43的第三輸入端則接收控制信號(hào)Ctrl， NAND 門(mén)43的輸出端則為浮接
請(qǐng)參考圖11，為本發(fā)明實(shí)施例所公開(kāi)的信號(hào)延遲電路的第三實(shí)施例示意 圖，在實(shí)施例中所公開(kāi)的信號(hào)延遲電路由一電容負(fù)載組件組成，在此實(shí)施例中 為N0R門(mén)50。 N0R門(mén)50具有第一輸入端、第二輸入端、第三輸入端以及輸出 端。N0R門(mén)50的第--輸入端接收第一信號(hào)，N0R門(mén)50的第二輸入端接收第二 信號(hào)，第一信號(hào)與第二信號(hào)互為反相信號(hào)。在此實(shí)施例中，第一信號(hào)與第二信 號(hào)由反相器51來(lái)產(chǎn)生。第一信號(hào)由反相器51的輸入端In接收，第二信號(hào)由 反相器51的輸出端Out輸出。N0R門(mén)50的第一輸入端與反相器51的輸入端 電性連接，用以接收一第一信號(hào)，NOR門(mén)50的第二輸入端與反相器51的輸出 端電性連接，用以接收一第二信號(hào)，N0R門(mén)50的第三輸入端則接收控制信號(hào) Ctrl, NOR門(mén)50的輸出端則為浮接。
在此實(shí)施例中，第二信號(hào)為第一信號(hào)的反相信號(hào)。因此，第一信號(hào)由反相 器51所接收，并由反相器51將第一信號(hào)反相后輸出一反相信號(hào)以作為第二信 號(hào)。
圖11中的N0R門(mén)50的等效電路圖如圖12所示。麗0S晶體管52的柵極 與PM0S晶體管53的柵極代表N0R門(mén)50的第一輸入端，麗0S晶體管54與PM0S 晶體管56代表NOR門(mén)50的第二輸入端，麗OS晶體管55與PM0S晶體管57代 表N0R門(mén)50的第三輸入端。
圖13A及圖13B為不同控制信號(hào)下N0R門(mén)50在反相器51輸出點(diǎn)所造成的 寄生電容變化示意圖。在圖13A中，當(dāng)控制信號(hào)Ctrl為1時(shí)，曲線58A為PM0S晶體管56電容量的變化示意圖，曲線58B為NM0S晶體管54電容量的變化示 意圖。在圖13B中，當(dāng)控制信號(hào)Ctrl為0時(shí)，曲線59A為PM0S晶體管56電 容量的變化示意圖，曲線59B為NMOS晶體管54電容量的變化示意圖。
在控制信號(hào)Ctrl是邏輯1的情況下，此時(shí)無(wú)論反相器51的輸出端的邏輯 準(zhǔn)位是1或者是0，匿0S晶體管55都是開(kāi)啟狀態(tài)，PM0S晶體管57都是關(guān)閉 狀態(tài)，因此N0R邏輯門(mén)50輸出邏輯準(zhǔn)位會(huì)一直為0，麗0S晶體管54會(huì)在反相 器51輸出端的邏輯準(zhǔn)位為1時(shí)導(dǎo)通，并在輸出準(zhǔn)位為O時(shí)關(guān)閉，由于N0R邏 輯門(mén)50輸出邏輯準(zhǔn)位為0， PM0S晶體管56無(wú)論反相器51的輸出端的邏輯準(zhǔn) 位是1或者是0都無(wú)法導(dǎo)通。在控制信號(hào)Ctrl是邏輯0的狀況下，麗0S晶體 管55都是關(guān)閉狀態(tài)，PM0S晶體管57都是導(dǎo)通狀態(tài)，應(yīng)0S晶體管54的電容值 變化會(huì)隨輸出電壓而改變，變化情形與Ctrl為1時(shí)幾乎相同，不同之處在于 輸出電壓值位于非0也非1的區(qū)間時(shí)，PM0S晶體管56會(huì)有些微導(dǎo)通，使麗0S 晶體管54的導(dǎo)通區(qū)間會(huì)略為增加，因此電容值變化會(huì)略為增加，PM0S晶體56 的電容值會(huì)隨輸出電壓改變，在輸出準(zhǔn)位非0也非1時(shí)會(huì)暫時(shí)導(dǎo)通，在輸出準(zhǔn) 位為0或1時(shí)都會(huì)關(guān)閉，與控制信號(hào)Ctrl是邏輯1的狀況相比，PM0S晶體56 多了 一段暫時(shí)導(dǎo)通所造成的電容值變化。
由于N0R門(mén)50中有兩個(gè)輸入信號(hào)是反相的，因此在穩(wěn)態(tài)狀態(tài)下NOR門(mén)30 中的PM0S晶體管56是關(guān)閉的狀態(tài)，但是當(dāng)輸入信號(hào)發(fā)生轉(zhuǎn)態(tài)時(shí)，當(dāng)反相器 51輸入端的電壓值大約等于反相器51輸出端的電壓值附近，此PM0S晶體管 56會(huì)處在些微導(dǎo)通的狀態(tài)，而此現(xiàn)象也就是產(chǎn)生些微電容變化的原因。比較 圖13B與圖6B，斜線區(qū)域的減少代表電容變化量的減少，因此提升時(shí)間分辨 率。
請(qǐng)參考圖14A，為本發(fā)明實(shí)施例所公開(kāi)的信號(hào)延遲電路的第四實(shí)施例的示 意圖，在此實(shí)施例中以N0R門(mén)60作為電容負(fù)載組件。NOR門(mén)60具有第一輸入 端、第二輸入端、第三輸入端以及輸出端，NOR門(mén)60的第一輸入端接收第-一 信號(hào)，NOR門(mén)60的第二輸入端接收第二信號(hào)，第一信號(hào)與第二信號(hào)互為反相 信號(hào)。在此實(shí)施例中，第一信號(hào)與第二信號(hào)采用差動(dòng)方式輸入。NOR門(mén)60具 有第一輸入端、第二輸入端、第三輸入端以及輸出端。N0R門(mén)60的第一輸入 端與第一反相器61的輸出端Outb電性連接，用以接收第一信號(hào)，N0R門(mén)60 的第二輸入端與第二反相器62的輸出端Out電性連接，用以接收第二信號(hào)，
15NOR門(mén)60的第三輸入端則接收控制信號(hào)Ctrl, NOR門(mén)60的輸出端則為浮接。 第一反相器61的輸入端In接收第一輸入信號(hào)，并將第一輸入信號(hào)反相后 以輸出第一信號(hào)。第二反相器62的輸入端Inb接收一第二輸入信號(hào)，并將第 二輸入信號(hào)反相后以輸出第二信號(hào)，第一輸入信號(hào)與第二輸入信號(hào)為差動(dòng)輸入 信號(hào)。NAND門(mén)60的第一輸入端與第二輸入端所接收的輸入信號(hào)同樣是反相的。 因此第一反相器61以及第二反相器62所接收的輸入信號(hào)同樣是反相的。
在此實(shí)施例中，第一信號(hào)由第一反相器61輸出。第二信號(hào)由第二反相器 62輸出。同樣地，第二信號(hào)為第一信號(hào)的反相信號(hào)。
在以上所述的實(shí)施例中，以單級(jí)的NOR門(mén)搭配反相器作為電容負(fù)載組件。 但在其它的實(shí)施例中，也可采用兩組或兩組以上的NOR門(mén)組成兩級(jí)或兩級(jí)以上 的信號(hào)延遲電路，如圖14B所示，利用NOR門(mén)60與NOR門(mén)63來(lái)組成。同樣地， NAND門(mén)63具有第一輸入端、第二輸入端、第三輸入端以及輸出端，其中NAND 門(mén)63的輸入信號(hào)采用差動(dòng)方式輸入。NAND門(mén)63的第一輸入端與第一反相器 61的輸出端電性連接，用以接收一第一信號(hào)，NAND門(mén)63的第二輸入端與第二 反相器62的輸入端電性連接，用以接收一第二信號(hào)，第一信號(hào)與第二信號(hào)為 差動(dòng)輸入信號(hào)。NAND門(mén)63的第三輸入端則接收控制信號(hào)Ctrl, NAND門(mén)63的 輸出端則為浮接
請(qǐng)參考圖15至圖17，分別為圖3、圖6以及圖9的電容量變化的實(shí)際驗(yàn) 證。其利用臺(tái)灣集成電路制造股份有限公司所研發(fā)的0. 18微米工藝進(jìn)行仿真， 所有邏輯門(mén)中晶體管的長(zhǎng)寬比(W/L)均為0. 45um/0. 18um，仿真了當(dāng)輸出電 壓從0V到1. 8V變化時(shí)，輸出點(diǎn)所看到的醒0S晶體管寄生電容與PMOS晶體管 寄生電容。
在圖15中，曲線71為控制信號(hào)Ctrl為0時(shí)醒OS的寄生電容，曲線72 為控制信號(hào)Ctrl為1時(shí)麗0S的寄生電容，兩者的變化定義為ACn。曲線73 為控制信號(hào)Ctrl為0時(shí)PM0S的寄生電容，曲線74為控制信號(hào)Ctrl為1時(shí) PMOS的寄生電容，兩者的變化定義為ACp。因此，在不同控制信號(hào)的控制下， 圖1中所示的信號(hào)延遲電路的電容量變化AC為ACn與ACp的和。
在圖16中，曲線75為控制信號(hào)Ctrl為0時(shí)PM0S的寄生電容，曲線76 為控制信號(hào)Ctrl為1時(shí)PMOS的寄生電容，兩者的變化定義為ACn。曲線77 為控制信號(hào)Ctrl為0時(shí)NM0S的寄生電容，曲線78為控制信號(hào)Ctrl為1時(shí)麗0S的寄生電容，兩者的變化定義為ACp。因此，在不同控制信號(hào)的控制下，圖4中所示的信號(hào)延遲電路的電容量變化AC=ACn— ACp。
在圖17中，曲線79為控制信號(hào)Ctrl為0時(shí)麗0S的寄生電容，曲線80為控制信號(hào)Ctrl為1時(shí)麗0S的寄生電容，兩者的變化定義為ACn。曲線81為控制信號(hào)Ctrl為0時(shí)PM0S的寄生電容，曲線82為控制信號(hào)Ctrl為1時(shí)PMOS的寄生電容，兩者的變化定義為ACp。因此，在不同控制信號(hào)的控制下，圖7中所示的信號(hào)延遲電路的電容量變化AC二ACn—ACp。
以下為驗(yàn)證本發(fā)明所公開(kāi)的電容負(fù)載組件的分辨率。請(qǐng)參考圖18，為一反相器電路，用以分別測(cè)量圖l、圖4以及圖7的電路的分辨率。圖18所示的反相器電路由六個(gè)反相器91、 92、 93、 94、 95、 96組成，反相器91的輸入端接Inl收輸入信號(hào)，輸出信號(hào)則由反相器92的輸出端0utbl輸出，反相器93的輸入端Inbl接收輸入信號(hào)，輸出信號(hào)則由反相器94的輸出端Outl輸出。反相器91的輸出端加上一個(gè)二進(jìn)制三位的電容式負(fù)載97A、 97B、 97C，反相器93的輸出端也加上一個(gè)二進(jìn)制三位的電容式負(fù)載98A、 98B、 98C，這些電容式負(fù)載97A、 97B、 97C、 98A、 98B、 96C都通過(guò)控制信號(hào)CO、 Cl、 C2來(lái)調(diào)整輸出端的頻率延遲，進(jìn)而推算可調(diào)范圍與頻率分辨率。電容式負(fù)載97A、 97B、97C、 98A、 98B、 98C都以圖l、圖4以及圖7所公開(kāi)的電路實(shí)現(xiàn)。
測(cè)試時(shí)，設(shè)定輸入信號(hào)Inl、 Inbl與輸出信號(hào)Outbl、 Outl的時(shí)間延遲為T(mén)d。關(guān)于反相器的尺寸設(shè)計(jì)，PMOS晶體管的寬長(zhǎng)比(W/L)為L(zhǎng)62u/0. 18u，NMOS晶體管的W/L為0. 45u/0. 18u。關(guān)于傳輸門(mén)11、 NAND門(mén)20與NAND門(mén)30等邏輯門(mén)的尺寸設(shè)計(jì)，PMOS晶體管的W/L均為45u/0. 18u，麗OS晶體管的W/L為0.45u/0.18u。
以圖1進(jìn)行測(cè)試時(shí)，傳輸門(mén)10的輸入端與輸出端都接到輸出信號(hào)Outl。以圖4進(jìn)行測(cè)試時(shí)，NAND門(mén)21的第一輸入端接到輸出信號(hào)Outl。以圖7進(jìn)行測(cè)試時(shí)，NAND門(mén)30的第一輸入端以及第二輸入端分別接到輸出信號(hào)Outl、Outbl。
將控制信號(hào)從000到111依序改變，可以得到如圖19A的數(shù)據(jù)與圖19B的曲線圖，圖19B是將圖19A中控制信號(hào)為000與111的特例拿出來(lái)展示，因此可以看出三種架構(gòu)的可調(diào)范圍。在這個(gè)模擬中，可以看到圖1的分辨率為3. llps，圖4的分辨率為1.4ps，而本發(fā)明所公開(kāi)的電容負(fù)載組件的分辨率可達(dá)到0.33ps，可以看出在分辨率上有明顯的改進(jìn)。
當(dāng)然，本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情 況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但 這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
18
權(quán)利要求
1、一種信號(hào)延遲電路，其特征在于，包括有一電容負(fù)載組件，該組件具有一第一輸入端、一第二輸入端以及一第三輸入端，該第一輸入端接收一第一信號(hào)，該第二輸入端接收一第二信號(hào)，其中該第二信號(hào)為該第一信號(hào)的反相信號(hào)，該第三輸入端接收一控制信號(hào)，其中該電容負(fù)載組件的電容值隨該控制信號(hào)改變。
2、 根據(jù)權(quán)利要求1所述的信號(hào)延遲電路，其特征在于，該電容負(fù)載組件 至少包括有三個(gè)開(kāi)關(guān)。
3、 根據(jù)權(quán)利要求1所述的信號(hào)延遲電路，其特征在于，該電容負(fù)載組件為一NAND門(mén)。
4、 根據(jù)權(quán)利要求3所述的信號(hào)延遲電路，其特征在于，在穩(wěn)態(tài)狀態(tài)下， 該NAND門(mén)中的N型晶體管為關(guān)閉。
5、 根據(jù)權(quán)利要求3所述的信號(hào)延遲電路，其特征在于，當(dāng)該第一信號(hào)與 該第二信號(hào)大致上相等時(shí)，該NAND門(mén)中的N型晶體管處于些微導(dǎo)通的狀態(tài)。
6、 根據(jù)權(quán)利要求3所述的信號(hào)延遲電路，其特征在于，還包括有一反相 器，該反相器接收該第一信號(hào)，并該將第一信號(hào)反相后以輸出一反相信號(hào)以作 為該第二信號(hào)。
7、 根據(jù)權(quán)利要求3所述的信號(hào)延遲電路，其特征在于，還包括有 一第一反相器，接收一第一輸入信號(hào)，并該將第一輸入信號(hào)反相后以輸出該第一信號(hào)；以及一第二反相器，接收一第二輸入信號(hào)，并該將第二輸入信號(hào)反相后以輸出 該第二信號(hào)。
8、 根據(jù)權(quán)利要求7所述的信號(hào)延遲電路，其特征在于，該第一輸入信號(hào) 與該第二輸入信號(hào)為差動(dòng)輸入信號(hào)。
9、 根據(jù)權(quán)利要求1所述的信號(hào)延遲電路，其特征在于，該電容負(fù)載組件 為一N0R門(mén)。
10、 根據(jù)權(quán)利要求9所述的信號(hào)延遲電路，其特征在于，還包括有一反相 器，該反相器接收該第一信號(hào)，并該將第一信號(hào)反相后以輸出一反相信號(hào)以作 為該第二信號(hào)。
11、 根據(jù)權(quán)利要求9所述的信號(hào)延遲電路，其特征在于，還包括有 一第一反相器，該第一反相器接收一第一輸入信號(hào)，并該將第一輸入信號(hào)反相后以輸出該第一信號(hào)；以及一第二反相器，該第二反相器接收一第二輸入信號(hào)，并該將第二輸入信號(hào) 反相后以輸出該第二信號(hào)。
12、 根據(jù)權(quán)利要求11所述的信號(hào)延遲電路，其特征在于，該第一輸入信 號(hào)與該第二輸入信號(hào)為差動(dòng)輸入信號(hào)。
13、 一種信號(hào)延遲電路，其特征在于，包括有一第一反相器，該第一反相器接收一第一輸入信號(hào)，并該將第一輸入信號(hào) 反相后以輸出一第一信號(hào)；一第二反相器，該第二反相器接收一第二輸入信號(hào)，并該將第二輸入信號(hào) 反相后以輸出一第二信號(hào)，其中該第二信號(hào)為該第一信號(hào)的反相信號(hào)，其中該第一輸入信號(hào)與該第二輸入信號(hào)為差動(dòng)輸入信號(hào)；以及一個(gè)以上的電容負(fù)載組件，每一該電容負(fù)載組件具有一第一輸入端、 一第 二輸入端以及一第三輸入端，該第一輸入端接收該第一信號(hào)，該第二輸入端接 收該第二信號(hào)該第三輸入端接收一控制信號(hào)，其中該電容負(fù)載組件的電容值隨 該控制信號(hào)改變。
14、 根據(jù)權(quán)利要求13所述的信號(hào)延遲電路，其特征在于，該電容負(fù)載組 件至少包括有三個(gè)開(kāi)關(guān)。
15、 根據(jù)權(quán)利要求13所述的信號(hào)延遲電路，其特征在于，該電容負(fù)載組 件為一NAND門(mén)。
16、 根據(jù)權(quán)利要求15所述的信號(hào)延遲電路，其特征在于，在穩(wěn)態(tài)狀態(tài)下， 該NAND門(mén)中的N型晶體管為關(guān)閉。
17、 根據(jù)權(quán)利要求15所述的信號(hào)延遲電路，其特征在于，當(dāng)該第一信號(hào) 與該第二信號(hào)大致上相等時(shí)，該NAND門(mén)中的N型晶體管處于些微導(dǎo)通的狀態(tài)。
18、 根據(jù)權(quán)利要求13所述的信號(hào)延遲電路，其特征在于，該電容負(fù)載組 件為一N0R門(mén)。
19、 根據(jù)權(quán)利要求13所述的信號(hào)延遲電路，其特征在于，該第一輸入信 號(hào)與該第二輸入信號(hào)為差動(dòng)輸入信號(hào)。
全文摘要
本發(fā)明公開(kāi)了一種信號(hào)延遲電路，包括有一電容負(fù)載組件，此組件具有一第一輸入端、一第二輸入端以及一第三輸入端，其中第一輸入端接收一第一信號(hào)，第二輸入端接收一第二信號(hào)，第二信號(hào)為第一信號(hào)的反相信號(hào)，第三輸入端接收一控制信號(hào)，其中該電容負(fù)載組件的電容值隨該控制信號(hào)改變。
文檔編號(hào)H03K5/13GK101499790SQ20081000670
公開(kāi)日2009年8月5日 申請(qǐng)日期2008年1月28日 優(yōu)先權(quán)日2008年1月28日
發(fā)明者呂鴻文, 蘇朝琴 申請(qǐng)人:財(cái)團(tuán)法人工業(yè)技術(shù)研究院