專利名稱：多電源區(qū)域的數(shù)據(jù)保存裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)據(jù)保存裝置，尤其涉及一種多電源區(qū)域的數(shù)據(jù)保存裝置。
背景技術(shù)：
眾所周知，許多半導(dǎo)體集成邏輯裝置(semiconductor integrated logic device)已經(jīng)可以提供多個(gè)電源區(qū)域(multi power domains),并使邏輯裝置運(yùn)用 在操作模式(operational mode)以及睡眠模式(sleep mode)。在操作模式下，所 有的電源區(qū)域皆可正常的供應(yīng)電源，使得邏輯裝置正常的工作。而在睡眠模 式下，僅有部分電源區(qū)域可供應(yīng)邏輯裝置中部分元件用以減少電能的損耗， 而邏輯裝置中另一部分元件則繼續(xù)供應(yīng)電源用以避免邏輯裝置內(nèi)的數(shù)據(jù)與 設(shè)定值消失。因此，當(dāng)邏輯裝置再次回到操作模式時(shí)，即可根據(jù)之前的數(shù)據(jù) 以及設(shè)定值來正常動(dòng)作。再者，為了要讓邏輯裝置在睡眠模式時(shí)存儲(chǔ)數(shù)據(jù)與設(shè)定值，多電源區(qū)域 的數(shù)據(jù)保存裝置就應(yīng)運(yùn)而生。請(qǐng)參照?qǐng)D1，其為已知數(shù)據(jù)保存裝置。該數(shù)據(jù) 保存裝置公開于美國(guó)專利US7180348,運(yùn)用于操作與睡眠模式的數(shù)據(jù)存儲(chǔ)裝 置與方法"circuit and method for storing data in operational and sleep modes"。 該數(shù)據(jù)存儲(chǔ)裝置為一主從式觸發(fā)器(master-slave flip flop),包括 一第一三態(tài) 元件(tristateable device)30、 一主鎖存器(master latch)10、 一第二三態(tài)元件32 以及一從鎖存器(slave latch)20;其中， 一第一三態(tài)元件30與第二三態(tài)元件 32為傳輸門(transmissiongate)。再者，由圖1可知，時(shí)鐘脈沖信號(hào)(clk)與一 睡眠信號(hào)(/sleep)輸入至一與非門(NAND gate)，使得與非門輸出一第一時(shí)鐘 脈沖信號(hào)(ndk)，而第一時(shí)鐘脈沖信號(hào)(nclk)輸入一非門后輸出一第二時(shí)鐘脈 沖信號(hào)(bclk)，而第 一 時(shí)鐘脈沖信號(hào)(nclk)與第二時(shí)鐘脈沖信號(hào)(bclk)互豐卜 (complement)。當(dāng)睡眠信號(hào)(/sleep)為高電平時(shí)代表操作模式，此時(shí)，第一時(shí) 鐘脈沖信號(hào)(nclk)與第二時(shí)鐘脈沖信號(hào)(bclk)可正常操作；當(dāng)睡眠信號(hào)(/sleep)為低電平時(shí)代表睡眠模式，此時(shí)，第一時(shí)鐘脈沖信號(hào)(nclk)維持在高電平而第 二時(shí)鐘脈沖信號(hào)(bclk)維持在低電平。一數(shù)據(jù)信號(hào)(D)輸入第一三態(tài)元件30的輸入端，第一三態(tài)元件30的輸出 端連接至第一鎖存器10用以接收該數(shù)據(jù)信號(hào)而輸出反向的數(shù)據(jù)信號(hào)(/D);再 者，反向的數(shù)據(jù)信號(hào)(/D)輸入第二三態(tài)元件32的輸入端，該三態(tài)元件32的 輸出端連接至從鎖存器20用以接收反向的數(shù)據(jù)信號(hào)(/D)而于輸出端(Q)輸出 數(shù)據(jù)信號(hào)(D)。再者， 一開關(guān)元件40，例如功率晶體管(power transistor),可 以控制主鎖存器10與二電源電壓(Vdd與VJ之間的連接；而從鎖存器20直 接連接至二電源電壓(Vdd與Vss)。在操作模式時(shí)，睡眠信號(hào)(/sleep)為高電平。因此，當(dāng)?shù)谝粫r(shí)鐘脈沖信號(hào) (nclk)為高電平而第二時(shí)鐘脈沖信號(hào)(bclk)為低電平時(shí)，第一三態(tài)元件30動(dòng)作 使得輸入信號(hào)(D)可以傳遞至主鎖存器10而第二三態(tài)元件32不動(dòng)作使得反向 的輸入信號(hào)(/D)無法傳遞至從鎖存器20;反之，當(dāng)?shù)谝粫r(shí)鐘脈沖信號(hào)(nclk) 為低電平而第二時(shí)鐘脈沖信號(hào)(bclk)為高電平時(shí)，第一三態(tài)元件30不動(dòng)作使 得輸入信號(hào)(D)無法傳遞至主鎖存器10而第二三態(tài)元件32動(dòng)作使得反向的輸 入信號(hào)(/D)可傳遞至從鎖存器20。在睡眠模式時(shí)，睡眠信號(hào)(/sleep)為低電平。因此，開關(guān)元件40開路(open) 主鎖存器10與二電源電壓(Vdd與VJ之間的連接，因此，主鎖存器10內(nèi)存 儲(chǔ)的數(shù)據(jù)會(huì)消失。然而，由于第一時(shí)鐘脈沖信號(hào)(ndk)維持在高電平而第二時(shí) 鐘脈沖信號(hào)(bclk)維持在低電平，因此，第二三態(tài)元件32不動(dòng)作。也就是說， 在睡眠模式時(shí)，第二三態(tài)元件可以隔絕(isokte)其輸入端與輸出端的信號(hào)，因 此，使得從鎖存器20內(nèi)的存儲(chǔ)數(shù)據(jù)可以繼續(xù)保持。由圖1可知，由數(shù)據(jù)信號(hào)(D)輸入端至輸出端(Q)可視為一數(shù)據(jù)遞送路徑 (data forward path)，而數(shù)據(jù)遞送路徑包括第一三態(tài)元件30、主鎖存器10、 第二三態(tài)元件32以及從鎖存器20。請(qǐng)參照?qǐng)D2，其為已知另一數(shù)據(jù)保存裝置。該數(shù)據(jù)保存裝置公開于美國(guó) 專利公開號(hào)20070085585以及20070103217，在操作與睡眠模式的數(shù)據(jù)存儲(chǔ) 裝置"data retention in operational and sleep modes"。該數(shù)據(jù)存儲(chǔ)裝置為一主 從式觸發(fā)器(master-slave flip flop),包括 一第一非門230、 一第一三態(tài)元件 232、 一主鎖存器210、 一第二三態(tài)元件234、 一從鎖存器220、 一第三三態(tài)元件250、 一第二非門236;其中， 一第一三態(tài)元件232、第二三態(tài)元件234 與第三三態(tài)元件250為傳輸門(transmission gate)。再者，由圖2可知，時(shí)鐘脈沖路徑212包括 一時(shí)鐘脈沖信號(hào)(clk)輸入 至非門后輸出一第一時(shí)鐘脈沖信號(hào)(ndk)，而第一時(shí)鐘脈沖信號(hào)(nclk)輸入另 一非門后輸出一第二時(shí)鐘脈沖信號(hào)(bclk)，而第一時(shí)鐘脈沖信號(hào)(ndk)與第二 時(shí)鐘脈沖信號(hào)(bclk)互補(bǔ)(complement)。再者，數(shù)據(jù)保存信號(hào)路徑214包括 一數(shù)據(jù)保存信號(hào)(ret)輸入至非門后輸出一反向的數(shù)據(jù)保存信號(hào)(nret)，而數(shù)據(jù) 保存信號(hào)(ret)與反向的數(shù)據(jù)保存信號(hào)(nret)號(hào)互補(bǔ)(complement)。其中，第一 三態(tài)元件232、第二三態(tài)元件234受控于第一時(shí)鐘脈沖信號(hào)(nclk)與第二時(shí)鐘 脈沖信號(hào)(bclk);而第三三態(tài)元件232受控于數(shù)據(jù)保存信號(hào)(ret)與反向的數(shù)據(jù) 保存信號(hào)(nret)。再者，當(dāng)數(shù)據(jù)保存信號(hào)(ret)為低電平時(shí)代表操作模式，此時(shí)， 第一時(shí)鐘脈沖信號(hào)(nclk)與第二時(shí)鐘脈沖信號(hào)(bdk)可正常操作；當(dāng)數(shù)據(jù)保存 信號(hào)(ret)為高電平時(shí)代表睡眠模式。在圖2中， 一數(shù)據(jù)信號(hào)(D)與輸出端(Q)之間串接第一非門230、第一三 態(tài)元件232、主鎖存器210、第二三態(tài)元件234、與第二非門236。而第二非 門236的輸入端有一分支(branch)，該分支上包括第三三態(tài)元件250與從鎖 存器220。也就是說，數(shù)據(jù)信號(hào)(D)輸入端至輸出端(Q)的數(shù)據(jù)遞送路徑包括 第一非門230、第一三態(tài)元件232、主鎖存器210、第二三態(tài)元件234、第二 非門236。很明顯地，從鎖存器220與第三三態(tài)元件250并不在數(shù)據(jù)遞送路 徑上。在睡眠模式時(shí)，數(shù)據(jù)保存信號(hào)(ret)為高電平。因此，第三三態(tài)元件250 不動(dòng)作并且隔離從鎖存器220與數(shù)據(jù)遞送路徑。反之，在操作模式時(shí)，數(shù)據(jù) 保存信號(hào)(ret)為低電平，因此，第三三態(tài)元件250動(dòng)作并且連接從鎖存器220 與數(shù)據(jù)遞送路徑使得從鎖存器220可傳遞至輸出端(Q)。再者，圖2的陰影區(qū)域代表在睡眠模式時(shí)需要有電源供應(yīng)的部分。也就 是說，在睡眠模式時(shí)，電源供應(yīng)的部分包括從鎖存器220、第三三態(tài)元件 250、時(shí)鐘脈沖路徑212上的元件、數(shù)據(jù)保存信號(hào)路徑214上的元件。請(qǐng)參照?qǐng)D3，其為已知另一數(shù)據(jù)保存裝置。該數(shù)據(jù)保存裝置公開于美國(guó) 專利公開號(hào)20070085585以及20070103217，在操作與睡眠模式的數(shù)據(jù)存儲(chǔ) 裝置"data retention in operational and sleep modes"。該數(shù)據(jù)存儲(chǔ)裝置為一主從式觸發(fā)器(master-slave flip flop),包括 一第一非門330、 一第一三態(tài)元件 332、 一主鎖存器310、 一第二三態(tài)元件334、 一從鎖存器320、 一第三三態(tài) 元件350、 一第二非門336;其中， 一第一三態(tài)元件332、第二三態(tài)元件334 與第三三態(tài)元件350為傳輸門(transmission gate)。同理，數(shù)據(jù)信號(hào)(D)輸入端至輸出端(Q)的數(shù)據(jù)遞送路徑包括第一非門 330、第一三態(tài)元件332、主鎖存器310、第二三態(tài)元件334、第二非門336。 很明顯地，從鎖存器320與第三三態(tài)元件350并不在數(shù)據(jù)遞送路徑上。相比較于圖2，其差異在于從鎖存器320的構(gòu)造可使得在睡眠模式時(shí)， 時(shí)鐘脈沖路徑312上的元件可以不需要被供應(yīng)電源，即可以使得從鎖存器320 存儲(chǔ)數(shù)據(jù)，達(dá)成更省電的目的。即，圖3的陰影區(qū)域代表在睡眠模式時(shí)需要 有電源供應(yīng)的部分。也就是說，在睡眠模式時(shí)，電源供應(yīng)的部分包括從鎖 存器220、第三三態(tài)元件250、數(shù)據(jù)保存信號(hào)路徑214上的元件。發(fā)明內(nèi)容本發(fā)明的目的在于提供一種與己知數(shù)據(jù)保存裝置結(jié)構(gòu)相異的數(shù)據(jù)保存 裝置。本發(fā)明提出一種數(shù)據(jù)保存裝置，該數(shù)據(jù)保存裝置包括 一時(shí)鐘脈沖路徑， 可接收一時(shí)鐘脈沖信號(hào)； 一第一鎖存器，受控于該時(shí)鐘脈沖信號(hào)； 一數(shù)據(jù)遞 送路徑，位于一數(shù)據(jù)輸入端與一數(shù)據(jù)輸出端之間，而該第一鎖存器設(shè)置在該 數(shù)據(jù)輸入端與該數(shù)據(jù)輸出端之間，使得一數(shù)據(jù)信號(hào)可輸入該數(shù)據(jù)輸入端并且 根據(jù)該時(shí)鐘脈沖信號(hào)而被存儲(chǔ)在該第一鎖存器并沿著該數(shù)據(jù)遞送路徑傳遞 至該數(shù)據(jù)輸出端； 一第二鎖存器，于一節(jié)點(diǎn)連接于該數(shù)據(jù)傳遞路徑，而該節(jié) 點(diǎn)設(shè)置在該第一鎖存器與該數(shù)據(jù)輸出端之間，使該第二鎖存器可根據(jù)一數(shù)據(jù) 保存信號(hào)在一睡眠模式時(shí)保留該數(shù)據(jù)信號(hào)；以及， 一三態(tài)輸出邏輯元件，該 三態(tài)輸出邏輯元件配置在該數(shù)據(jù)傳遞路徑上且受控于該數(shù)據(jù)保存信號(hào)，使得 該三態(tài)輸出邏輯元件在該睡眠模式時(shí)可以阻斷該數(shù)據(jù)遞送路徑。


圖l為已知數(shù)據(jù)保存裝置。 圖2為己知另一數(shù)據(jù)保存裝置。圖3為己知另一數(shù)據(jù)保存裝置。圖4A為本發(fā)明數(shù)據(jù)保存裝置的第一實(shí)施例。圖4B為本發(fā)明三態(tài)輸出邏輯元件電路圖。圖4C為本發(fā)明三態(tài)輸出邏輯元件另一種電路圖。圖5A為本發(fā)明數(shù)據(jù)保存裝置的第二實(shí)施例。圖5B為本發(fā)明三態(tài)輸出邏輯元件電路圖。圖5C為本發(fā)明三態(tài)輸出邏輯元件另一種電路圖。并且，上述附圖中的附圖標(biāo)記說明如下10主鎖存器 20從鎖存器30第一三態(tài)元件 32第二三態(tài)元件40開關(guān)元件210、310、410、510主鎖存器212、312、412、512時(shí)鐘脈沖路徑214、314、414、514數(shù)據(jù)保存信號(hào)路徑220、320、420、520從鎖存器230、330、430、530第一非門232、332、432、532第一三態(tài)輸出邏輯元件234、334、434、534第二三態(tài)輸出邏輯元件236、336、436、536第二非門250、350、450、550第三三態(tài)輸出邏輯元件具體實(shí)施方式
為了要達(dá)成與已知數(shù)據(jù)保存裝置結(jié)構(gòu)相異的數(shù)據(jù)保存裝置，本發(fā)明將數(shù)據(jù)保存信號(hào)(ret)與反向的數(shù)據(jù)保存信號(hào)(nret)所控制的第三三態(tài)元件置于數(shù) 據(jù)遞送路徑。請(qǐng)參照?qǐng)D4A，其為本發(fā)明數(shù)據(jù)保存裝置的第一實(shí)施例。第一 實(shí)施例的數(shù)據(jù)存儲(chǔ)裝置為一主從式觸發(fā)器(master-slaveflipflop)，包括 一第 一非門430、 一第一三態(tài)輸出邏輯元件(tri-statebuffer)432、 一主鎖存器410、 一第二三態(tài)輸出邏輯元件434、 一從鎖存器420、 一第三三態(tài)輸出邏輯元件 450、 一第二非門436。再者，由圖4A可知，時(shí)鐘脈沖路徑412包括 一時(shí)鐘脈沖信號(hào)(clk)輸入至非門后輸出一第一時(shí)鐘脈沖信號(hào)(nclk)，而第一時(shí)鐘脈沖信號(hào)(nclk)輸入 另一非門后輸出一第二時(shí)鐘脈沖信號(hào)(bclk)，而第一時(shí)鐘脈沖信號(hào)(nclk)與第 二時(shí)鐘脈沖信號(hào)(bclk)互補(bǔ)(complement)。再者，數(shù)據(jù)保存信號(hào)路徑414包括 一數(shù)據(jù)保存信號(hào)(ret)輸入至非門后輸出一反向的數(shù)據(jù)保存信號(hào)(nret)，而數(shù)據(jù) 保存信號(hào)(ret)與反向的數(shù)據(jù)保存信號(hào)(nret)互補(bǔ)(complement)。其中，第一三 態(tài)輸出邏輯元件432、第二三態(tài)輸出邏輯元件434受控于第一時(shí)鐘脈沖信號(hào) (ndk)與第二時(shí)鐘脈沖信號(hào)(bclk);而第三三態(tài)輸出邏輯元件432受控于數(shù)據(jù) 保存信號(hào)(ret)與反向的數(shù)據(jù)保存信號(hào)(nret)。再者，當(dāng)數(shù)據(jù)保存信號(hào)(ret)為低 電平時(shí)代表操作模式，此時(shí)，第一時(shí)鐘脈沖信號(hào)(nclk)與第二時(shí)鐘脈沖信號(hào) (bclk)可正常操作；當(dāng)數(shù)據(jù)保存信號(hào)(ret)為高電平時(shí)代表睡眠模式。在圖4A中， 一數(shù)據(jù)信號(hào)(D)與輸出端(Q)之間串接第一非門430、第一三 態(tài)輸出邏輯元件432、主鎖存器410、第三三態(tài)輸出邏輯元件450、第二三態(tài) 輸出邏輯元件434、與第二非門436。而第二非門436的輸入端有一分支 (branch),該分支上包括從鎖存器420。也就是說，數(shù)據(jù)信號(hào)(D)輸入端至輸 出端(Q)的數(shù)據(jù)遞送路徑包括第一非門430、第一三態(tài)輸出邏輯元件432、 主鎖存器410、第三三態(tài)輸出邏輯元件450、第二三態(tài)輸出邏輯元件434、第 二非門436。很明顯地，從鎖存器220不在數(shù)據(jù)遞送路徑上。在操作模式時(shí)，數(shù)據(jù)保存信號(hào)(ret)為低電平并使得第三三態(tài)輸出邏輯元 件450。也就是說，此時(shí)數(shù)據(jù)遞送路徑上的數(shù)據(jù)是隨著第一時(shí)鐘脈沖信號(hào)(nclk) 與第二時(shí)鐘脈沖信號(hào)(bclk)的變化而移動(dòng)。在睡眠模式時(shí)，數(shù)據(jù)保存信號(hào)(ret)為高電平并使得第三三態(tài)輸出邏輯元 件450不動(dòng)作。也就是說，此時(shí)第三三態(tài)輸出邏輯元件450會(huì)將數(shù)據(jù)遞送路 徑阻斷。而由于從鎖存器420上提供電源，因此，從鎖存器420可存儲(chǔ)數(shù)據(jù)。再者，圖4A的陰影區(qū)域代表在睡眠模式時(shí)需要有電源供應(yīng)的部分。也 就是說，在睡眠模式時(shí)，電源供應(yīng)的部分包括從鎖存器420、第三三態(tài)輸 出邏輯元件450、時(shí)鐘脈沖路徑412上的元件、數(shù)據(jù)保存信號(hào)路徑414上的 元件。請(qǐng)參照?qǐng)D4B，其為本發(fā)明三態(tài)輸出邏輯元件電路圖。g卩，第一三態(tài)輸出 邏輯元件432、第二三態(tài)輸出邏輯元件434、第三三態(tài)輸出邏輯元件450可 為傳輸門(transmissiongate)?；蛘撸?qǐng)參照?qǐng)D4C，其為本發(fā)明三態(tài)輸出邏輯元件另一種電路圖。g卩，第一三態(tài)輸出邏輯元件432、第二三態(tài)輸出邏輯元 件434、第三三態(tài)輸出邏輯元件450可由一邏輯門，例如非門(not gate)，串 接一傳輸門(transmission gate)。請(qǐng)參照?qǐng)D5A，其為本發(fā)明數(shù)據(jù)保存裝置的第二實(shí)施例。第二實(shí)施例的 數(shù)據(jù)存儲(chǔ)裝置為一主從式觸發(fā)器(master-slave flip flop),包括 一第一非門 530、 一第一三態(tài)輸出邏輯元件532、 一主鎖存器510、 一第二三態(tài)輸出邏輯 元件534、 一從鎖存器520、 一第三三態(tài)輸出邏輯元件550、 一第二非門536。同理，數(shù)據(jù)信號(hào)(D)輸入端至輸出端(Q)的數(shù)據(jù)遞送路徑包括第一非門 530、第一三態(tài)輸出邏輯元件532、主鎖存器510、第三三態(tài)輸出邏輯元件550、 第二三態(tài)輸出邏輯元件534、第二非門536。很明顯地，從鎖存器320并不 在數(shù)據(jù)遞送路徑上。相比較于圖4A，其差異在于從鎖存器520的構(gòu)造可使得在睡眠模式時(shí)， 時(shí)鐘脈沖路徑512上的元件可以不需要被供應(yīng)電源，即可以使得從鎖存器520 存儲(chǔ)數(shù)據(jù)，達(dá)成更省電的目的。即，圖5A的陰影區(qū)域代表在睡眠模式時(shí)需 要有電源供應(yīng)的部分。也就是說，在睡眠模式時(shí)，電源供應(yīng)的部分包括從 鎖存器520、第三三態(tài)輸出邏輯元件550、數(shù)據(jù)保存信號(hào)路徑514上的元件。請(qǐng)參照?qǐng)D5B，其為本發(fā)明三態(tài)輸出邏輯元件電路圖。即，第一三態(tài)輸出 邏輯元件532、第二三態(tài)輸出邏輯元件534、第三三態(tài)輸出邏輯元件550可 為傳輸門(tmnsmissiongate)?；蛘撸?qǐng)參照?qǐng)D5C，其為本發(fā)明三態(tài)輸出邏輯 元件另一種電路圖。即，第一三態(tài)輸出邏輯元件532、第二三態(tài)輸出邏輯元 件534、第三三態(tài)輸出邏輯元件550可由一邏輯門，例如非門(not gate)，串 接一傳輸門(transmission gate)。由于本發(fā)明的第三三態(tài)輸出邏輯元件是位于數(shù)據(jù)遞送路徑上使得分支 上僅有從鎖存器520并且也可在睡眠模式時(shí)達(dá)成數(shù)據(jù)保存的目的。很明顯地， 本發(fā)明的數(shù)據(jù)保存裝置結(jié)構(gòu)相異于已知的數(shù)據(jù)保存裝置。相比較于圖2/圖3的已知技術(shù)，本發(fā)明至少有下列兩項(xiàng)優(yōu)點(diǎn)。首先，本 發(fā)明能精簡(jiǎn)睡眠模式/操作模式間切換所需的時(shí)序控制機(jī)制。 一般來說，本發(fā) 明提及的數(shù)據(jù)保存裝置會(huì)搭配其他的電路，比如說是隔離電路(isolatkm cell), 以便在睡眠模式/操作模式切換時(shí)維持?jǐn)?shù)據(jù)正確運(yùn)作。比如說，此隔離電路會(huì) 連接至制/觸發(fā)來接收數(shù)據(jù)保存裝置于輸出端Q的數(shù)據(jù)輸出。不過，若要搭配圖2/ 圖3中的已知數(shù)據(jù)保存裝置，就必須另行產(chǎn)生一額外的隔離控制信號(hào)；此隔離控制信號(hào)必須與數(shù)據(jù)保存信號(hào)ret間有適當(dāng)?shù)难舆t，不能直接以數(shù)據(jù)保存 信號(hào)ret (或與其同步的信號(hào))來當(dāng)作隔離控制信號(hào)。這是因?yàn)樵趫D2/圖3 的已知技術(shù)中，當(dāng)要由睡眠模式恢復(fù)到操作模式時(shí)，數(shù)據(jù)保存信號(hào)ret要先 導(dǎo)通三態(tài)元件250/350，才能將從鎖存器220/320中保存的數(shù)據(jù)傳輸?shù)綌?shù)據(jù)遞 送路徑，故還需要一段延遲的時(shí)間才能將數(shù)據(jù)傳輸?shù)捷敵龆薗。也因此，連 接在輸出端Q的隔離電路要以一個(gè)額外延遲的隔離控制信號(hào)來控制，才能正 確接收從鎖存器220/320的輸出數(shù)據(jù)。此額外產(chǎn)生的隔離控制信號(hào)無疑將增 加時(shí)序控制機(jī)制的復(fù)雜程度。相對(duì)地，利用本發(fā)明的數(shù)據(jù)保存裝置，就可直接以數(shù)據(jù)保存信號(hào)ret(或 與其同步的其他信號(hào))來當(dāng)作隔離控制信號(hào)以控制連接在輸出端Q的隔離電 路。由于本發(fā)明的從鎖存器420/520是直接連接于數(shù)據(jù)遞送路徑上，故當(dāng)由 睡眠模式恢復(fù)到操作模式時(shí)，只要直接以數(shù)據(jù)保存信號(hào)ret來控制隔離電路， 就可使隔離電路正確地存取從鎖存器中保存的數(shù)據(jù)。也就是說，本發(fā)明能精 簡(jiǎn)睡眠模式/操作模式切換間的時(shí)序控制機(jī)制，降低電路復(fù)雜程度與成本。本發(fā)明的另一優(yōu)點(diǎn)，則是能確實(shí)的依據(jù)電路運(yùn)作特性(像是晶體管驅(qū)動(dòng) 能力等等)為本發(fā)明數(shù)據(jù)保存裝置制定出明確的時(shí)序限制(timing constraint)。 如IC設(shè)計(jì)領(lǐng)域技術(shù)人員所知，明確的時(shí)序限制是在IC設(shè)計(jì)中驗(yàn)證繞線布局 的重要依據(jù)；對(duì)數(shù)據(jù)保存裝置來說，有了明確的時(shí)序限制，才能確保時(shí)序控 制是否正確。比如說，明確的時(shí)序限制可規(guī)范時(shí)鐘脈沖、數(shù)據(jù)保存信號(hào)ret 與數(shù)據(jù)間的相互時(shí)序關(guān)系，使數(shù)據(jù)保存裝置的運(yùn)作時(shí)序是明確可預(yù)期的。然而，對(duì)圖2/圖3中的已知數(shù)據(jù)保存裝置來說，其電路配置上的缺陷卻 使其難以根據(jù)電路運(yùn)作特性來元件特性化(cell characterization)出明確的時(shí)序 限制。以圖2中的已知技術(shù)為例，由于其兩個(gè)三態(tài)元件234、 250分別控制 兩條獨(dú)立的數(shù)據(jù)遞送路徑，故時(shí)鐘脈沖clk與數(shù)據(jù)保存信號(hào)ret間的時(shí)序相依 關(guān)系也變得不明確。也因此，要針對(duì)圖2/圖3中的己知技術(shù)來求得明確的時(shí) 序限制，會(huì)有實(shí)際上的困難，進(jìn)而影響電路設(shè)計(jì)/驗(yàn)證/實(shí)施上的正確性。相比較之下，本發(fā)明就可順利地元件特性化(cell characterization)出明確 的時(shí)序限制(ret和clk的關(guān)系)。因?yàn)楸景l(fā)明的兩個(gè)三態(tài)元件控制的是同一條數(shù)據(jù)遞送路徑，故時(shí)鐘脈沖dk/ndk與數(shù)據(jù)保存信號(hào)ret間的時(shí)序相依關(guān)系可 確實(shí)地依據(jù)電路運(yùn)作特性元件特性化出來，為本發(fā)明數(shù)據(jù)保存裝置界定出明 確的時(shí)序限制，進(jìn)而增進(jìn)電路設(shè)計(jì)/驗(yàn)證/實(shí)施的正確性。綜上所述，雖然本發(fā)明已以優(yōu)選實(shí)施例說明如上，然而其并非用以限定 本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍之內(nèi)，可作各 種改動(dòng)與潤(rùn)飾，因此，本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定的范圍 為準(zhǔn)。
權(quán)利要求
1. 一種數(shù)據(jù)保存裝置，包括一時(shí)鐘脈沖路徑，可接收一時(shí)鐘脈沖信號(hào)；一第一鎖存器，受控于該時(shí)鐘脈沖信號(hào)；一數(shù)據(jù)遞送路徑，位于一數(shù)據(jù)輸入端與一數(shù)據(jù)輸出端之間，而該第一鎖存器設(shè)置在該數(shù)據(jù)輸入端與該數(shù)據(jù)輸出端之間，使得一數(shù)據(jù)信號(hào)可輸入該數(shù)據(jù)輸入端并且根據(jù)該時(shí)鐘脈沖信號(hào)而被存儲(chǔ)在該第一鎖存器并沿著該數(shù)據(jù)遞送路徑傳遞至該數(shù)據(jù)輸出端；一第二鎖存器，于一節(jié)點(diǎn)連接于該數(shù)據(jù)傳遞路徑，而該節(jié)點(diǎn)設(shè)置在該第一鎖存器與該數(shù)據(jù)輸出端之間，使該第二鎖存器可根據(jù)一數(shù)據(jù)保存信號(hào)在一睡眠模式時(shí)保留該數(shù)據(jù)信號(hào)；以及一三態(tài)輸出邏輯元件，該三態(tài)輸出邏輯元件配置在該數(shù)據(jù)傳遞路徑上且受控于該數(shù)據(jù)保存信號(hào)，使得該三態(tài)輸出邏輯元件在該睡眠模式時(shí)可以阻斷該數(shù)據(jù)遞送路徑。
2. 如權(quán)利要求1所述的數(shù)據(jù)保存裝置，其中該第一鎖存器為一主鎖存 器，且該第二鎖存器為一從鎖存器。
3. 如權(quán)利要求1所述的數(shù)據(jù)保存裝置，其中該三態(tài)輸出邏輯元件為一傳 輸門。
4. 如權(quán)利要求1所述的數(shù)據(jù)保存裝置，其中該三態(tài)輸出邏輯元件為一邏 輯門串接一傳輸門。
5. 如權(quán)利要求4所述的數(shù)據(jù)保存裝置，其中該邏輯門為一非門。
全文摘要
本發(fā)明公開一種多電源區(qū)域的數(shù)據(jù)保存裝置，包括一時(shí)鐘脈沖路徑，可接收一時(shí)鐘脈沖信號(hào)；一第一鎖存器，受控于該時(shí)鐘脈沖信號(hào)；一數(shù)據(jù)遞送路徑，位于一數(shù)據(jù)輸入端與一數(shù)據(jù)輸出端之間，而該第一鎖存器設(shè)置在該數(shù)據(jù)輸入端與該數(shù)據(jù)輸出端之間；一第二鎖存器，于一節(jié)點(diǎn)連接于該數(shù)據(jù)遞送路徑，而該節(jié)點(diǎn)設(shè)置在該第一鎖存器與該數(shù)據(jù)輸出端之間，使該第二鎖存器可根據(jù)一數(shù)據(jù)保存信號(hào)在一睡眠模式時(shí)保留該數(shù)據(jù)信號(hào)；一三態(tài)輸出邏輯元件，該三態(tài)輸出邏輯元件配置在該數(shù)據(jù)傳遞路徑上且受控于該數(shù)據(jù)保存信號(hào)，使得該三態(tài)輸出邏輯元件在該睡眠模式時(shí)可以阻斷該數(shù)據(jù)遞送路徑。
文檔編號(hào)H03K3/037GK101252349SQ20081008866
公開日2008年8月27日 申請(qǐng)日期2008年4月10日 優(yōu)先權(quán)日2008年4月10日
發(fā)明者吳政晃, 楊智文 申請(qǐng)人:智原科技股份有限公司