專(zhuān)利名稱(chēng)：具有帶有改進(jìn)的邏輯單元功能性的復(fù)雜邏輯塊的可編程邏輯器件的制作方法
技術(shù)領(lǐng)域：
0001本發(fā)明一般地涉及基于復(fù)雜邏輯塊(CLB)的可編程邏輯器 件(PLD)，并且更特別地涉及包括多個(gè)片的CLB，每個(gè)片具有一個(gè)或 多于一個(gè)帶有改進(jìn)的邏輯、寄存器、運(yùn)算器、邏輯壓縮和定時(shí)功能和 性能的邏輯單元。
背景技術(shù)：
0002可編程邏輯器件(PLD)是一種半導(dǎo)體集成電路，其包含可 以被編程來(lái)執(zhí)行許多邏輯功能的固定邏輯電路。在半導(dǎo)體產(chǎn)業(yè)中，PLD 因?yàn)樵S多原因變得日益流行。由于芯片制造技術(shù)的進(jìn)步，專(zhuān)用集成電 路(ASIC)的設(shè)計(jì)變得難以置信的復(fù)雜。這種復(fù)雜性不但增加設(shè)計(jì)成 本，而且增加了開(kāi)發(fā)特定用途設(shè)計(jì)所需的持續(xù)時(shí)間。產(chǎn)品壽命周期迅 速地收縮使這個(gè)問(wèn)題更加復(fù)雜。結(jié)果，對(duì)于原始設(shè)備制造商(OEM) 來(lái)說(shuō)設(shè)計(jì)并使用ASIC往往是不可行的。因此OEM越來(lái)越依賴(lài)于PLD。 加工技術(shù)的相同進(jìn)步也導(dǎo)致具有改進(jìn)的密度與速度性能的PLD。高級(jí) 的編程軟件使得能夠快速地為PLD開(kāi)發(fā)復(fù)雜的邏輯功能。此外，邏輯 設(shè)計(jì)一般也可以容易地從一代PLD移植到下一代，這更縮短了產(chǎn)品開(kāi) 發(fā)時(shí)間。與ASIC性?xún)r(jià)比差別的縮小和產(chǎn)品開(kāi)發(fā)時(shí)間的縮短使許多 OEM不得不使用PLD。
0003大部分PLD的體系結(jié)構(gòu)定義為邏輯塊的二維陣列。行和列的 邏輯塊互連線(一般具有變化的長(zhǎng)度和速度)在陣列中提供邏輯塊之 間的信號(hào)和時(shí)鐘互聯(lián)。在一類(lèi)可商業(yè)購(gòu)買(mǎi)到的PLD中，邏輯塊被稱(chēng)為 復(fù)雜邏輯塊或CLB。每個(gè)CLB包括一對(duì)片。每個(gè)CLB中的兩片彼此 間沒(méi)有直接連接并且被編組在不同的列內(nèi)。然而，每個(gè)列中的片被連 接到上面和下面CLB的片，形成獨(dú)立的進(jìn)位鏈。例如，在第一和第二列中的每個(gè)片分別從前面的CLB接收進(jìn)位輸入(Cin)信號(hào)并產(chǎn)生提 供給下一個(gè)CLB的進(jìn)位輸出信號(hào)。
0004每一片一般包括四個(gè)邏輯單元(此后簡(jiǎn)單地被稱(chēng)為"單元")。 每個(gè)單元包括6-輸入邏輯函數(shù)發(fā)生器(一般被稱(chēng)為査找表(LUT))、 用于接收并產(chǎn)生Cin和Cout進(jìn)位信號(hào)的運(yùn)算電路、用于產(chǎn)生寄存輸出 的輸出寄存器、未寄存的輸出和執(zhí)行ROM功能的儲(chǔ)存元件。LUT可 以被配置為單一的6-輸入LUT，或兩個(gè)五輸入LUT， 二者接收同一組 輸入(例如A1—A5)。
0005對(duì)于具有片的基于CLB的PLD的更多細(xì)節(jié)，參見(jiàn)例如"Virtex-5 用戶(hù)指南(Virtex-5 User Guide) " ， UG1卯(第3.0版)，2007年2 月2日，Xilinx公司出版，加利福尼亞州圣何賽，155-181頁(yè)，其為任
何目的以引用方式并入本文。
0006有關(guān)上述單元的問(wèn)題在于其在執(zhí)行邏輯、多個(gè)寄存器、運(yùn)算 功能中缺乏靈活性和局限性以及缺乏有效地把邏輯功能壓縮到單元中 的靈活性。
0007因此需要帶有復(fù)雜邏輯塊(CLB)的可編程邏輯器件(PLD)， CLB限定這些片具有帶有改進(jìn)的邏輯、寄存器、運(yùn)算器、邏輯壓縮和 計(jì)時(shí)功能和性能的一個(gè)或多于一個(gè)邏輯單元。

發(fā)明內(nèi)容
0008公開(kāi)了帶有邏輯單元的基于復(fù)雜邏輯塊(CLB)的可編程邏輯器 件(PLD)，這些邏輯單元具有改進(jìn)的邏輯、寄存器、運(yùn)算、邏輯壓縮以及 定時(shí)功能和性能。PLD的CLB被分別安排成陣列的行與列并且由多個(gè) 互連線互聯(lián)。每個(gè)所述多個(gè)CLB具有安排在第一列和第二列的第一片邏 輯單元和第二片邏輯單元。在這些片的每列的每個(gè)邏輯單元之間提供第 一和第二進(jìn)位鏈。至少一個(gè)邏輯單元包括一個(gè)或多于一個(gè)的査找表和運(yùn) 算電路，該查找表用于在提供給一個(gè)邏輯單元的一組信號(hào)上植入邏輯功 能，該運(yùn)算電路被配置為接收進(jìn)位輸入信號(hào)并產(chǎn)生形成部分第一進(jìn)位鏈 的進(jìn)位輸出信號(hào)。在一個(gè)實(shí)施例中，該邏輯單元還包括第一輸出寄存器 和第二輸出寄存器并且由該邏輯單元產(chǎn)生的一組輸出在第一輸出寄存器和第二輸出寄存器之中被分區(qū)。在另一個(gè)實(shí)施例中，經(jīng)由寄存器反 饋連接提供一個(gè)寄存器的輸出作為單元的一個(gè)査找表的輸入。在又一 個(gè)實(shí)施例中，提供給第一和第二查找表的一組輸入是不同的，相對(duì)于 僅有同一組輸入，通過(guò)使能每個(gè)單元在不同的兩組輸入上執(zhí)行邏輯功 能，使能了更高程度的邏輯效率或"壓縮"。最后，在另一個(gè)實(shí)施例
中，運(yùn)算邏輯電路能夠產(chǎn)生兩個(gè)和數(shù)(SUM)輸出信號(hào)。


0009本發(fā)明可通過(guò)參照以下描述并結(jié)合附圖得到最好的理解，這
些附示說(shuō)明了本發(fā)明的具體實(shí)施例。0010圖1是依照本發(fā)明圖示說(shuō)明可編程邏輯器件的框圖。0011圖2是依照現(xiàn)有技術(shù)用于基于CLB的PLD體系結(jié)構(gòu)的邏輯
單元的框圖。
0012圖3是依照本發(fā)明一個(gè)實(shí)施例的具有增強(qiáng)的寄存器功能性的 邏輯單元。
0013圖4是依照本發(fā)明另一個(gè)實(shí)施例的具有寄存器反饋的邏輯單 元。
0014圖5A和圖5B是依照本發(fā)明圖示說(shuō)明寄存器反饋如何幫助平 衡邏輯電路各級(jí)之間的延遲以減小電路的全部傳播延遲的框圖。
0015圖6A —6E是具有改進(jìn)的邏輯功能性能的本發(fā)明的邏輯單元 的多個(gè)實(shí)施例。
0016圖7是具有寄存器反饋和輸入交換多路復(fù)用器的本發(fā)明的邏 輯單元的另一個(gè)實(shí)施例。
0017圖8A—8B是依照本發(fā)明能夠執(zhí)行兩位運(yùn)算的邏輯單元。0018應(yīng)該注意的是在圖中同樣的參考數(shù)字代表同樣的元件。
具體實(shí)施例方式
0019現(xiàn)在將參照附圖中圖示說(shuō)明的多個(gè)實(shí)施例來(lái)詳細(xì)描述本發(fā)明。 在以下描述中，具體細(xì)節(jié)被闡明以便提供對(duì)本發(fā)明的深入理解。然而， 對(duì)于本領(lǐng)域技術(shù)人員，顯然可以不使用此處闡明的一些實(shí)施方式的細(xì) 節(jié)而實(shí)踐本發(fā)明。還應(yīng)該了解的是，為了不必要地模糊本發(fā)明，眾所周知的操作未被詳細(xì)地描述。此外，應(yīng)該注意的是本發(fā)明的技術(shù)可以
被應(yīng)用于各種系統(tǒng)或電子器件，如可編程器件和專(zhuān)用集成電路(ASIC) 器件。
0020參考圖1，顯示了本發(fā)明的可編程邏輯器件(PLD) 10的框 圖。該P(yáng)LD包括安排在陣列的行與列中的多個(gè)復(fù)雜邏輯塊(CLB) 12。 每個(gè)CLB 12包括第一片14A和第二片14B。給定列中的CLB 12的片 14A通過(guò)第一進(jìn)位鏈16A被互連，該進(jìn)位鏈由片14A接收并輸出的進(jìn) 位輸入(Cin)和進(jìn)位輸出(Cout)線所指示。同樣，片14B通過(guò)第二 進(jìn)位鏈16B被互連，該進(jìn)位鏈由片14B接收并輸出的進(jìn)位輸入(Cin) 的和進(jìn)位輸出(Cout)線所指示。盡管未圖示說(shuō)明，本領(lǐng)域眾所周知 的是獨(dú)立的CLB 12通過(guò)多個(gè)CLB互連線被互聯(lián)。關(guān)于具有片的基于 CLB的PLD的更多細(xì)節(jié)，參見(jiàn)例如"Virtex-5用戶(hù)指南(Virtex-5 User Guide) " ， UG1卯(第3.0版)，2007年2月2日，Xilinx公司出版， 加利福尼亞州圣何賽，155-181頁(yè)，其為任何目的以引用方式并入本 文。
0021每個(gè)片14包括一個(gè)或多于一個(gè)邏輯單元。在一個(gè)具體實(shí)施例 中，每個(gè)片14包括四個(gè)邏輯單元。在其它實(shí)施例中，更多或更少的邏 輯單元可被用在每個(gè)片14中。例如在可替換的實(shí)施例中， 一到三個(gè)， 或五到十六或更多個(gè)邏輯元件可被包括在每個(gè)CLB 14中。 一般地， CLB中具體邏輯單元的數(shù)量是任意的，并且不應(yīng)該被解釋為對(duì)本發(fā)明 的限制。
0022參考圖2，顯示了依照現(xiàn)有技術(shù)的邏輯單元20的框圖。邏輯 單元20包括六輸入査找表22、運(yùn)算邏輯電路24、兩個(gè)輸出多路復(fù)用 器26A和26B以及輸出寄存器28。
0023六輸入查找表22包括兩個(gè)五輸入查找表30A和30B，每個(gè)五 輸入查找表被配置為接收同樣的一組D1到D5的輸入，六輸入査找表 22還包括査找表輸出多路復(fù)用器32，其被配置為接收第六輸入D6。 通過(guò)這一配置，査找表22可以被配置為能夠產(chǎn)生單個(gè)邏輯功能"06" 的單個(gè)六輸入査找表，或分別指定為Fl (Dl， D2， D3， D4， D5)和 F2 (Dl， D2， D3， D4， D5)的兩個(gè)五輸入邏輯功能。
0024運(yùn)算電路22被配置為實(shí)現(xiàn)運(yùn)算邏輯功能，如計(jì)數(shù)器和移位寄存器。運(yùn)算電路22被配置為接收第七輸入(DX)和來(lái)自下面邏輯單 元的進(jìn)位(Cin)輸入。作為響應(yīng)，該運(yùn)算電路產(chǎn)生SUM信號(hào)和進(jìn)位 輸出信號(hào)(Cout)，該進(jìn)位輸出信號(hào)被提供給上面的單元。0025輸出多路復(fù)用器26A產(chǎn)生從輸入(06， 05， SUM和Cout) 選擇的非寄存輸出(DMUX)。輸出多路復(fù)用器26B從輸入(06， 05， SUM, COUNT和DX)選擇。寄存器28根據(jù)多路復(fù)用器26B選擇的 輸入產(chǎn)生寄存輸出(DQ)。第三輸出(D)源于查找表輸出多路復(fù)用 器(06)。
0026圖3是依照本發(fā)明一個(gè)實(shí)施例的具有增強(qiáng)的寄存器功能性的 邏輯單元。邏輯單元36與單元20相似，只是其額外地包括第二輸出 寄存器38、輸出多路復(fù)用器40和掃描鏈42。在所示實(shí)施例中，輸出 多路復(fù)用器26B被配置為接收(掃描輸入(scan-in) 、 06和Cout)， 而輸出多路復(fù)用器40被配置為接收(DQ、 05、 SUM禾BDX)。第二 輸出寄存器被配置為產(chǎn)生輸出(DQ1)，該輸出的值由多路復(fù)用器40 的選擇決定。
0027圖3中掃描鏈42允許把一個(gè)寄存器(也就是28)的輸出作 為輸入提供給下一個(gè)寄存器(也就是38)。例如在圖3中，寄存器28 接收來(lái)自上面單元的"掃描輸入(scan-in)"信號(hào)，而寄存器38把"掃 描輸出(scan-out)"信號(hào)提供給下一個(gè)單元。
0028邏輯單元36的增強(qiáng)的寄存器功能性提供了超過(guò)如圖2中圖示 說(shuō)明的傳統(tǒng)單元的許多優(yōu)勢(shì)。經(jīng)由寄存器28和38的掃描鏈允許單元 之間有更大的功能性，如單元之間流水線操作和/或移位寄存器的生 成。在現(xiàn)有單元內(nèi)不可能有這一特征。這些輸出在兩個(gè)寄存器28和 38之間的劃分也提供了在寄存器壓縮中的更大靈活性，這是有效地放 置或"壓縮"更多邏輯到給定單元內(nèi)的能力。
0029應(yīng)該注意的是，在圖3中由邏輯單元36產(chǎn)生的輸出信號(hào)的這 一具體劃分僅僅是示例性的。在輸出寄存器中輸出信號(hào)可能通過(guò)任意 的方式被劃分。此外，輸出信號(hào)不是必須被限制于上文那些特別指出 的輸出。相反地，輸出信號(hào)可以選自于一般的信號(hào)，如單元的查找表 的輸出、和數(shù)、進(jìn)位輸出信號(hào)、運(yùn)算電路24產(chǎn)生的任何其他信號(hào)或輸 入到邏輯單元的任何信號(hào)。0030參考圖4，顯示了依照本發(fā)明另一個(gè)實(shí)施例的具有寄存器反 饋的邏輯單元56。邏輯單元56與圖2中的邏輯單元相似，只是邏輯 單元56包括多路復(fù)用器58以及寄存器28的(DQ)輸出和多路復(fù)用 器58之間的反饋路徑60。在所示實(shí)施例中，多路復(fù)用器58接收兩個(gè) 輸入，D1禾卩DQ。因此，可以選擇性地提供單元56的寄存輸出作為兩 個(gè)五輸入査找表30A和30B的輸入。盡管所示多路復(fù)用器58被耦合到 輸入D1，應(yīng)該注意的是多路復(fù)用器58可以被用來(lái)為D1至D6的任何邏 輯單元輸入"交換"寄存輸出。
0031在電路設(shè)計(jì)技術(shù)中流水線操作是普遍的。通過(guò)流水線技術(shù)， 復(fù)雜的電路被分解或劃分成為多個(gè)計(jì)時(shí)的流水線的級(jí)。在每個(gè)級(jí)中，電 路執(zhí)行具體的操作。在每個(gè)時(shí)鐘周期內(nèi)，每個(gè)級(jí)的結(jié)果被轉(zhuǎn)移到下一級(jí)。 流水線電路的速度(也就是頻率)或時(shí)鐘周期由流水線內(nèi)任何兩個(gè)級(jí)之 間的最長(zhǎng)傳播路徑指定。例如，如果許多級(jí)具有5納秒的傳播延遲，但 一個(gè)級(jí)具有10納秒的延遲，那么整個(gè)電路必須在10納秒的等級(jí)操作。 因此如果可以達(dá)到電路中不同級(jí)的延遲的更好平衡，則可以實(shí)現(xiàn)更高的 速度性能。
0032參考圖5A，顯示了依照本發(fā)明寄存器反饋如何幫助平衡在邏 輯電路的流水線級(jí)之間的延遲的框圖。在圖表中，提供了 A， B和C三 個(gè)級(jí)。第一級(jí)A具有帶有5納秒延遲的電路68，該電路后面有寄存器 28a。第二級(jí)B具有帶有5納秒延遲的長(zhǎng)導(dǎo)線69、帶有5納秒延遲的第 一電路68b和帶有另外5納秒延遲的第二電路68b，該電路后面有寄存 器28b。第三級(jí)C具有帶有總共10納秒延遲的兩個(gè)電路68c和寄存器 28c。通過(guò)使用如圖4中圖示說(shuō)明的寄存器反饋60，可以使長(zhǎng)導(dǎo)線69的 延遲發(fā)生在寄存器28a之前(也就是在寄存器左邊)而不是之后(也就 是在寄存器右邊)。圖5B中邏輯地圖示說(shuō)明了與導(dǎo)線69相關(guān)的延遲的 這個(gè)移動(dòng)。結(jié)果，三個(gè)級(jí)中每一個(gè)的延遲已被平衡為每個(gè)均為IO納秒。 因此，如這一示例所示，寄存器反饋60可以被用來(lái)改進(jìn)在邏輯電路操作 中的時(shí)鐘速度或頻率，從而改進(jìn)性能。
0033圖6A—6E顯示了具有改進(jìn)邏輯功能性性能的本發(fā)明的邏輯 單元的多個(gè)實(shí)施例。如上文提到的，圖2的單元20內(nèi)的兩個(gè)查找表具 有有限的靈活性，因?yàn)槊總€(gè)被限制于接收同樣的輸入(D1, D2， D3，
12D4， D5)。相反圖6A—6E顯示了多個(gè)實(shí)施例，其中輸入的不同組合 可以被分別提供給兩個(gè)五輸入查找表30A和30B。相對(duì)于僅操作于同 一組輸入，這一靈活性幫助改進(jìn)密度或"壓縮"，因?yàn)楦噙壿嬁梢?被擠進(jìn)能夠操作不同輸入的兩個(gè)査找表30A和30B。0034在圖6A中，査找表30A接收輸入(D1A， D2， D3， D4， D5)并產(chǎn)生功能Fl (D1A， D2， D3， D4， D5)。査找表30B接收(D1B， D2， D3， D4， D5)并產(chǎn)生功能F2 (D1B， D2， D3， D4， D5)。因 此輸入到兩個(gè)査找表30A和30B的Dl輸入是不同的。當(dāng)兩個(gè)査找表 被用于斷裂模式時(shí)這一安排改進(jìn)了靈活性。例如，由于30A和30B只 分享四個(gè)輸入，則它們可以被配置為兩個(gè)獨(dú)立的三輸入查找表，或只 具有兩個(gè)公共輸入的兩個(gè)四輸入查找表。應(yīng)該注意的是Dl使用不同 的輸入只是示例性的。依照這個(gè)實(shí)施例，D1到D5的任何輸入可以是 不同的。
0035在圖6B中，查找表30A接收輸入(D1A， D2A， D3， D4， D5)并產(chǎn)生功能F1 (D1A， D2A， D3， D4， D5)。查找表30B接收
(D1B， D2B， D3， D4， D5)并產(chǎn)生功能F2 (D1B, D2B， D3， D4， D5)。因此輸入到兩個(gè)査找表30A和30B的Dl和D2輸入是不同的。 當(dāng)兩個(gè)査找表被用于斷裂模式時(shí)這一安排也改進(jìn)了靈活性。例如，30A 和30B每個(gè)都可以實(shí)現(xiàn)具有兩個(gè)公共輸入的四輸入査找表。應(yīng)該注意 的是Dl和D2使用不同的輸入只是示例性的。依照這個(gè)實(shí)施例，Dl 到D5的任何輸入可以是不同的。
0036圖6C與圖6B相似，其中查找表30A接收輸入(D1A， D2A， D3， D4， D5)而査找表30B接收輸入(D1B， D2B， D3， D4, D5)。 另夕卜，提供了交換多路復(fù)用器62、與(AND)門(mén)64和編程位"R"以 控制多路復(fù)用器62和門(mén)64。交換多路復(fù)用器62允許把輸入D5或D6 提供給査找表30A的第五輸入。當(dāng)編程位R的值被設(shè)置從而輸入D6 被多路復(fù)用器62選擇時(shí)，與門(mén)64的輸出將強(qiáng)制多路復(fù)用器32選擇來(lái) 自查找表30A的功能F1。從而，如果D6被用作輸入，査找表30A將 總是被多路復(fù)用器32選擇。通過(guò)設(shè)置R位，査找表30A產(chǎn)生功能F1
(D6， D3， D2A， D1A)而30B產(chǎn)生功能F2 (D5， D4， D2B， D1B)。 當(dāng)R位被復(fù)位，那么30A和30B分別實(shí)現(xiàn)具有公共輸入的兩個(gè)五輸入査找表。
0037圖6D與圖6B相似，只是圖6D包括被耦合來(lái)接收DX或Dl A 輸入的交換多路復(fù)用器68。通過(guò)這一安排，査找表30B接收DX或 D1A,而不是如圖6B所示的D1B。通過(guò)提供交換多路復(fù)用器68，允 許DX輸入由其它共享的輸入Dl代替，這允許30A和30B被斷裂成 兩個(gè)4輸入查找表。因此F1是(D5， D3， D2， D1A)而F2是(D5， D4， D2B， DX)。
0038圖6E是圖6C和6D的組合。通過(guò)這一安排，30A和30B可 以被配置為具有公共輸入的兩個(gè)五輸入查找表，或分別產(chǎn)生F1 (D6， D4， D3， D2， D1A)禾卩F2 (D5， D3， D4， D2B， DX)的兩個(gè)斷裂 的查找表。
0039圖7是具有寄存器反饋和輸入交換多路復(fù)用器的本發(fā)明的邏 輯單元的另一個(gè)實(shí)施例。這個(gè)實(shí)施例本質(zhì)上是包括寄存器反饋60的圖 5A和圖6D的交換多路復(fù)用器68的結(jié)合。在這種情況下，交換多路復(fù) 用器接收三個(gè)輸入，包括D2A、 DX和寄存器反饋60。通過(guò)這一安排， 30A和30B能夠產(chǎn)生兩個(gè)5-LUT功能，其中較低的一個(gè)能使用由DX 驅(qū)動(dòng)的反饋寄存器作為它的一個(gè)輸入。
0040圖8A是具有運(yùn)算邏輯電路24的單元，該運(yùn)算邏輯電路能夠 產(chǎn)生兩個(gè)和數(shù)輸出，即SUM1和SUM2。第一SUM1信號(hào)源于來(lái)自第 一査找表30A的兩個(gè)信號(hào)的相加，而第二 SUM2信號(hào)由來(lái)自第二査找 表30B的兩個(gè)信號(hào)產(chǎn)生。本領(lǐng)域所熟知的是，五輸入査找表本質(zhì)上是 兩個(gè)四輸入多路復(fù)用器和由第五輸入控制的選擇多路復(fù)用器。由于這 一原因，圖8的圖表分別顯示了元件30A和30B的兩個(gè)四輸入查找表 和一個(gè)多路復(fù)用器。為了簡(jiǎn)明，沒(méi)有顯示單元的非寄存輸出和輸出多 路復(fù)用器。
0041圖8B是圖示說(shuō)明圖8A的運(yùn)算邏輯電路24的邏輯圖。如圖 所示，SUM1信號(hào)由第一加法器82A從兩個(gè)四輸入査找表的和數(shù)產(chǎn)生， 而SUM2信號(hào)由第二加法器82B從第二組兩個(gè)四輸入查找表的和數(shù)產(chǎn) 生。在兩個(gè)加法器84B和84A之間提供了進(jìn)位信號(hào)84。
0042雖然已經(jīng)參照其具體實(shí)施例對(duì)本發(fā)明進(jìn)行了特別展示和描述， 但本技術(shù)技術(shù)人員將了解到可以對(duì)所公開(kāi)的實(shí)施例做出形式和細(xì)節(jié)上的改變而不偏離本發(fā)明的精神和范圍。因此，希望本發(fā)明被解讀為包 括處于本發(fā)明真實(shí)精神和范圍內(nèi)的全部變體和等價(jià)物。
權(quán)利要求
1. 一種設(shè)備，其含有 可編程邏輯器件，該可編程邏輯器件包括安排成陣列的行與列的多個(gè)復(fù)雜邏輯塊CLB; 互聯(lián)所述陣列的所述CLB的多個(gè)CLB互連線；每個(gè)所述多個(gè)CLB具有第一片邏輯單元和第二片邏輯單元， 其中在所述陣列的給定列內(nèi)的所述CLB的所述第一片邏輯單元和所述第 二片邏輯單元分別由第一進(jìn)位鏈和第二進(jìn)位鏈互聯(lián)；以及 一個(gè)所述邏輯單元包括一個(gè)或多于一個(gè)查找表，其用于在提供給這一個(gè)邏輯單元的一組輸入上植入邏輯功能；運(yùn)算邏輯電路，其被配置為接收進(jìn)位輸入信號(hào)并產(chǎn)生形成部 分所述第一進(jìn)位鏈的進(jìn)位輸出信號(hào)；第一輸出寄存器；以及第二輸出寄存器，其中由所述邏輯單元產(chǎn)生的一組輸出在所述第一輸出 寄存器和所述第二輸出寄存器中被分區(qū)。
2. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述一組輸出由以下一個(gè)或 多于一個(gè)選項(xiàng)組成所述一個(gè)邏輯單元的所述一個(gè)或多于一個(gè)查找表的輸出； 所述一個(gè)邏輯單元的所述運(yùn)算邏輯電路的和數(shù)輸出； 由所述一個(gè)邏輯單元的運(yùn)算信號(hào)產(chǎn)生的所述進(jìn)位輸出信號(hào)；以及提供給所述一個(gè)邏輯單元的所述一個(gè)或多于一個(gè)查找表的所述 一組輸入中的一個(gè)。
3. 根據(jù)權(quán)利要求1所述的設(shè)備，其還含有耦合在所述第一輸出寄 存器和所述第二輸出寄存器之間的掃描鏈。
4. 根據(jù)權(quán)利要求3所述的設(shè)備，其中所述掃描鏈還被互聯(lián)到所述 陣列中的所述給定列中的上面的邏輯單元和下面的邏輯單元。
5. 根據(jù)權(quán)利要求1所述的設(shè)備，還含有用于給所述第一寄存器選 擇第一輸入的第一多路復(fù)用器和給所述第二寄存器選擇第二輸入的第 二多路復(fù)用器。
6. 根據(jù)權(quán)利要求5所述的設(shè)備，還含有經(jīng)由所述第二多路復(fù)用器 耦合在所述第一寄存器的輸出和所述第二寄存器的輸出之間的掃描 鏈。
7. 根據(jù)權(quán)利要求6所述的設(shè)備，其中所述CLB的所述第一片邏 輯單元被第一掃描鏈互連并且所述CLB的所述第二片邏輯單元被第二 掃描鏈互連。
8. 根據(jù)權(quán)利要求1所述的設(shè)備，其中每個(gè)所述多個(gè)CLB的所述第 一片和所述第二片分別包括四個(gè)邏輯單元。
9. 根據(jù)權(quán)利要求1所述的設(shè)備，其中所述多個(gè)CLB的所述第一片 和所述第二片的所述四個(gè)邏輯單元每個(gè)包括 一個(gè)或多于一個(gè)所述査 找表； 一個(gè)所述運(yùn)算邏輯電路；所述第一輸出寄存器和所述第二輸出 寄存器。
10. —種設(shè)備，其含有 可編程邏輯器件，該可編程邏輯器件包括安排成陣列的行與列的多個(gè)CLB; 互聯(lián)所述陣列的所述CLB的多個(gè)CLB互連線； 每個(gè)所述多個(gè)CLB具有第一片邏輯單元和第二片邏輯單元， 其中在所述陣列的給定列內(nèi)的所述CLB的所述第一片邏輯單元和所述第 二片邏輯單元分別由第一進(jìn)位鏈和第二進(jìn)位鏈互聯(lián)；以及 一個(gè)所述邏輯單元包括一個(gè)或多于一個(gè)查找表，其用于在提供給這一個(gè)邏輯單元的一組輸入上植入邏輯功能；運(yùn)算邏輯電路，其被配置為接收進(jìn)位輸入信號(hào)并產(chǎn)生形成部分所述第一進(jìn)位鏈的進(jìn)位輸出信號(hào)；第一輸出寄存器，其被配置為產(chǎn)生寄存輸出；以及 輸入多路復(fù)用器，其被配置為選擇提供給所述邏輯單元的所述一組輸入中的一個(gè)或?qū)λ鲆粋€(gè)邏輯單元中的所述一個(gè)或多于一個(gè)查找表的所述寄存輸出。
11. 根據(jù)權(quán)利要求IO所述的設(shè)備，還含有耦合在所述第一寄存器 的所述寄存輸出和所述輸入多路復(fù)用器之間的寄存器反饋路徑。
12. 根據(jù)權(quán)利要求11所述的設(shè)備，還含有具有一個(gè)或多于一個(gè)查 找表的第二邏輯單元，所述第二邏輯單元的所述一個(gè)或多于一個(gè)査找 表被配置為可編程地接收經(jīng)由所述寄存器反饋路徑的所述一個(gè)邏輯單 元的所述第一寄存器的所述寄存輸出。
13. —種設(shè)備，其含有 可編程邏輯器件，該可編程邏輯器件包括-安排成陣列的行與列的多個(gè)CLB;互聯(lián)所述陣列的所述CLB的多個(gè)CLB互連線；每個(gè)所述多個(gè)CLB具有第一片邏輯單元和第二片邏輯單元， 其中在所述陣列的給定列內(nèi)的所述CLB的所述第一片邏輯單元和所述第 二片邏輯單元分別由第一進(jìn)位鏈和第二進(jìn)位鏈互聯(lián)；以及 一個(gè)所述邏輯單元包括第一査找表，其用于在提供給這一個(gè)邏輯單元的第一組輸入 上植入邏輯功能；第二査找表，其用于在提供給這一個(gè)邏輯單元的第二組輸入 上執(zhí)行邏輯功能；其中所述第一組輸入和所述第二組輸入包含相似的輸入， 但在所述第一組和所述第二組中有至少一個(gè)輸入是不同的。
14. 根據(jù)權(quán)利要求13所述的設(shè)備，其中所述第一組輸入含有(D1A， D2， D3， D4， D5)并且所述第一査找表產(chǎn)生邏輯功能Fl (D1A， D2， D3， D4， D5)，而所述第二組輸入含有(D1B， D2， D3， D4， D5) 并且所述第二查找表分別產(chǎn)生邏輯功能F2 (D1B， D2， D3， D4， D5)。(圖6A)。
15. 根據(jù)權(quán)利要求13所述的設(shè)備，其中所述第一組輸入含有(D1A， D2A， D3， D4， D5)并且所述第一查找表產(chǎn)生邏輯功能Fl (D1A， D2A, D3， D4， D5)，而所述第二組輸入含有(D1B， D2B， D3， D4， D5)并且所述第二查找表分別產(chǎn)生邏輯功能F2 (D1B， D2B， D3， D4， D5)。(圖6B)。
16. 根據(jù)權(quán)利要求13所述的設(shè)備，其中所述第一査找表是五輸入 査找表并且所述第二查找表也是五輸入查找表，所述一個(gè)邏輯單元還 包括査找表輸出多路復(fù)用器，該査找表輸出多路復(fù)用器被配置為接收 所述第一査找表和所述第二査找表的輸出和用來(lái)控制所述查找表輸出 多路復(fù)用器的輸出的第六輸入。
17. 根據(jù)權(quán)利要求16所述的設(shè)備，還含有耦合在被選擇一個(gè)所述 第一組輸入和所述第六輸入之間的可編程選擇多路復(fù)用器，所述多路 復(fù)用器被配置為可編程地選擇所述被選擇一個(gè)所述第一組輸入或所述 第六輸入作為對(duì)所述第一査找表的輸入。
18. 根據(jù)權(quán)利要求17所述的設(shè)備，還含有用于控制所述可編程選 擇多路復(fù)用器和所述查找表多路復(fù)用器的可配置位，從而當(dāng)選擇所述 第六輸入作為對(duì)所述第一査找表的輸入時(shí)，所述查找表輸出多路復(fù)用 器被配置為選擇所述第二查找表。
19. 根據(jù)權(quán)利要求16所述的設(shè)備，還含有對(duì)所述一個(gè)邏輯單元的 第七輸入和選擇多路復(fù)用器，所述選擇多路復(fù)用器被配置為選擇性地 提供所述第七輸入或所述第二組輸入中的一個(gè)輸入給所述第二查找表。
20. 根據(jù)權(quán)利要求16所述的設(shè)備，還含有來(lái)自所述一個(gè)邏輯單元 的寄存器的寄存器反饋信號(hào)和選擇多路復(fù)用器，所述選擇多路復(fù)用器 被配置為選擇性地提供所述寄存器反饋信號(hào)或所述第二組輸入中的一 個(gè)輸入給所述第二查找表。
21. —種設(shè)備，其含有 可編程邏輯器件，該可編程邏輯器件包括安排成陣列的行與列的多個(gè)復(fù)雜邏輯塊CLB; 互聯(lián)所述陣列的所述CLB的多個(gè)CLB互連線； 每個(gè)所述多個(gè)CLB具有第一片邏輯單元和第二片邏輯單元， 其中在所述陣列的給定列內(nèi)的所述CLB的所述第一片邏輯單元和所述第 二片邏輯單元分別由第一進(jìn)位鏈和第二進(jìn)位鏈互聯(lián)；以及 一個(gè)所述邏輯單元包括一個(gè)或多于一個(gè)查找表，其用于在提供給這一個(gè)邏輯單元的 一組輸入上植入邏輯功能；以及運(yùn)算邏輯電路，其被配置為接收進(jìn)位輸入信號(hào)并產(chǎn)生形成部分所述第一進(jìn)位鏈的進(jìn)位 輸出信號(hào)；以及產(chǎn)生第一和數(shù)SUM信號(hào)和第二 SUM信號(hào)。
22. 根據(jù)權(quán)利要求21所述的設(shè)備，其中所述一個(gè)邏輯單元還包括 接收所述第一 SUM信號(hào)的第一輸出寄存器和接收所述第二 SUM信號(hào) 的第二輸出寄存器。
23. 根據(jù)權(quán)利要求22所述的設(shè)備，其中所述運(yùn)算邏輯電路分別通 過(guò)相加來(lái)自第一査找表的第一組兩個(gè)信號(hào)產(chǎn)生所述第一 SUM信號(hào)并 且通過(guò)相加來(lái)自第二査找表的第二組兩個(gè)信號(hào)產(chǎn)生所述第二 SUM信 號(hào)。
全文摘要
公開(kāi)了帶有邏輯單元的基于復(fù)雜邏輯塊(CLB)的可編程邏輯器件(PLD)，該邏輯單元具有改進(jìn)的邏輯、寄存器、運(yùn)算器、邏輯壓縮以及定時(shí)功能和性能。PLD的CLB被安排成陣列的行與列并且由多個(gè)互連線互聯(lián)。多個(gè)CLB中的每一個(gè)具有安排在第一列和第二列的第一片邏輯單元和第二片邏輯單元。提供了在每列的每個(gè)邏輯單元之間的第一和第二進(jìn)位鏈。至少一個(gè)邏輯單元包括一個(gè)或多于一個(gè)查找表和運(yùn)算邏輯電路，該查找表用于在提供給所述一個(gè)邏輯單元的一組輸入信號(hào)上植入邏輯功能，該運(yùn)算電路被配置來(lái)接收進(jìn)位輸入信號(hào)并產(chǎn)生形成部分第一進(jìn)位鏈的進(jìn)位輸出信號(hào)。在一個(gè)實(shí)施例中，所述邏輯單元還包括第一輸出寄存器和第二輸出寄存器，并且由該邏輯單元產(chǎn)生的一組輸出在第一輸出寄存器和第二輸出寄存器之中被分區(qū)。
文檔編號(hào)H03K19/177GK101312347SQ200810100719
公開(kāi)日2008年11月26日 申請(qǐng)日期2008年5月20日 優(yōu)先權(quán)日2007年5月21日
發(fā)明者M·D·赫頓 申請(qǐng)人:阿爾特拉公司