專利名稱：輸入/輸出緩沖器及其半導(dǎo)體結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于輸入/輸出緩沖器，特別是有關(guān)于一種具有阻抗拉升元件的輸 入/輸出緩沖器。
背景4支術(shù)
圖1顯示了具有防靜電保護(hù)電路(ESDprotection circuit) 105的現(xiàn)有的輸入 /輸出緩沖器100的示意圖。如圖1所示，輸入/輸出緩沖器100具有輸入/輸出電 路101以及連接墊(pad) 103。如熟知此項(xiàng)技術(shù)者所了解的，輸入/輸出緩沖器 100包含防靜電保護(hù)電路105以及電阻107，用于拉升或拉低電壓。通常而言， 當(dāng)導(dǎo)入靜電脈沖時(shí)，防靜電保護(hù)電路105可吸收靜電脈沖。
輸入/輸出緩沖器在某些情況下，例如作為接口電路的時(shí)候，需要較多的線 性拉升或拉低特性，因此電阻107的電阻值也必須做出線性響應(yīng)。在此情況下， 具有大電阻值的電阻107會(huì)承受相當(dāng)大的能量損耗(因?yàn)镻=I2R)，因此容易損毀。 此外，防靜電保護(hù)電路105也會(huì)增加輸入/輸出緩沖器100所占據(jù)的面積。
圖2顯示了具有防靜電保護(hù)電路的現(xiàn)有輸入/輸出緩沖器200的布局的上視 圖。輸入/輸出緩沖器200包含有源電路(active circuit)區(qū)域201(例如輸入/ 輸出電路)、金屬區(qū)域203、電阻區(qū)域205、硅化物阻隔區(qū)207以及防靜電保護(hù)電 路區(qū)209。如圖2所示，防靜電保護(hù)電路區(qū)209需要較大的區(qū)域，電路的總面積 也隨之增加。因此，需要一種新的發(fā)明來(lái)解決上述問(wèn)題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的之一是提供一種輸入/輸出緩沖器，此輸入/輸出緩沖器 可增加其阻抗拉升元件的耐用度和可靠度。
本發(fā)明的另一目的是提供一種輸入/輸出緩沖器，在阻抗拉升元件的阻抗值 較大的情況下，可降低防靜電保護(hù)電路(ESD protection circuit)的負(fù)載。
本發(fā)明的一個(gè)實(shí)施例揭露了一種輸入/輸出緩沖器，包含輸入/輸出電路、連 接墊(pad)以及阻抗拉升元件。輸入/輸出電路用于輸入或輸出信號(hào)。阻抗拉升元件具有多個(gè)阻抗元件，電性連接于輸入/輸出電路以及連接墊之間，用于形成 電阻值。
根據(jù)本發(fā)明另一實(shí)施例，輸入/輸出緩沖器的半導(dǎo)體結(jié)構(gòu)可包含襯底 (substrate);有源電路(active circuit )，形成于襯底上；氧化珪層，位于襯底上； 圖案化聚硅層(patterned poly-silicon layer),位于氧化硅層上，且圖案化聚硅層 具有第一部分以及第二部分；圖案化硅化物層，位于圖案化聚硅層上，暴露至 少一部分圖案化聚硅層；介質(zhì)層(dielectric layer),位于圖案化聚硅層以及圖案 化硅化物層上，且介質(zhì)層具有多個(gè)觸點(diǎn)(contact);以及圖案化金屬層，位于介質(zhì) 層上，并通過(guò)觸點(diǎn)接觸有源電路以及圖案化硅化物層；其中圖案化金屬層被分 隔成第一部分、第二部分以及第三部分，且圖案化金屬層的第二部分位于圖案 化金屬層的第一部分以及圖案化金屬層的第三部分之間，其中圖案化金屬層的 第一部分接觸位于圖案化聚硅層的第一部分上的圖案化硅化物層，圖案化金屬 層的第三部分接觸位于圖案化聚硅層的第二部分上的圖案化硅化物層，且圖案 化金屬層的第二部分接觸位于圖案化聚硅層的第 一部分和圖案化聚硅層的第二 部分上的圖案化石圭化物層。
根據(jù)本發(fā)明的另一實(shí)施例，輸入/輸出緩沖器的半導(dǎo)體結(jié)構(gòu)可包含襯底； 有源電路，形成于襯底上；氧化硅層，位于襯底上；圖案化聚硅層，位于氧化 硅層上；圖案化硅化物層，位于圖案化聚硅層上，暴露至少一部分圖案化聚硅 層，并分成至少兩部分；介質(zhì)層，位于圖案化聚硅層以及圖案化硅化物層上， 且介質(zhì)層具有多個(gè)觸點(diǎn)；以及圖案化金屬層，位于介質(zhì)層上，并通過(guò)觸點(diǎn)接觸 有源電路以及圖案化硅化物層；其中圖案化硅化物層被分隔成第一部分、第二 部分以及第三部分，且第二部分位于第一部分以及第三部分之間，圖案化金屬 層被分成第一部分以及第二部分，其中圖案化金屬層的第一部分接觸圖案化硅 化物層的第一部分，且圖案化金屬層的第二部分接觸圖案化硅化物層的第三部 分。
根據(jù)前述電路以及結(jié)構(gòu)，可增加阻抗拉升元件的耐用度，也可減少輸入/輸 出電^各的面積。


圖1顯示了具有防靜電保護(hù)電路的現(xiàn)有輸入/輸出緩沖器的示意圖。
圖2顯示了具有防靜電保護(hù)電路的現(xiàn)有輸入/輸出緩沖器的布局的上視圖。圖3顯示了根據(jù)本發(fā)明實(shí)施例的輸入/輸出緩沖器的示意圖。
圖4A顯示了根據(jù)本發(fā)明另 一 實(shí)施例的輸入/輸出緩沖器的示意圖。
圖4B顯示了根據(jù)本發(fā)明另 一實(shí)施例的輸入/輸出緩沖器的示意圖。 圖4 C顯示了根據(jù)本發(fā)明另 一 實(shí)施例的輸入/輸出緩沖器的示意圖。 圖5顯示了根據(jù)本發(fā)明實(shí)施例的輸入/輸出緩沖器的布局的上視圖。 圖6顯示了根據(jù)本發(fā)明另 一 實(shí)施例的輸入/輸出緩沖器的布局的上視圖。 圖7顯示了對(duì)應(yīng)圖5的布局的半導(dǎo)體結(jié)構(gòu)的剖面圖。 圖8顯示了對(duì)應(yīng)圖6的布局的半導(dǎo)體結(jié)構(gòu)的剖面圖。
具體實(shí)施例方式
在本說(shuō)明書以及權(quán)利要求當(dāng)中使用了某些詞匯來(lái)指稱特定的元件，本領(lǐng)域 的技術(shù)人員應(yīng)可理解，硬件制造商可能會(huì)用不同的名詞來(lái)稱呼同一個(gè)元件，本 說(shuō)明書及權(quán)利要求并不以名稱的差異作為區(qū)分元件的方式，而是以元件在功能 上的差異作為區(qū)分的準(zhǔn)則，在通篇說(shuō)明書及權(quán)利要求書當(dāng)中所提及的"包含，， 是開放式的用語(yǔ)，故應(yīng)解釋成"包含有但不限定于"，此外，"耦合" 一詞在此 包含任何直接及間接的電氣連接手段，因此，若文中描述第一裝置耦合于第二 裝置，則代表第一裝置可以直接電氣連接于第二裝置，或通過(guò)其它裝置或連接 手段間接地電氣連接至第二裝置。
閱讀了下文對(duì)于附圖所示優(yōu)選實(shí)施例的詳細(xì)描述之后，本發(fā)明對(duì)所屬技術(shù) 領(lǐng)域的技術(shù)人員而言將顯而易見。
圖3顯示了根據(jù)本發(fā)明實(shí)施例的輸入/輸出緩沖器300的示意圖。輸入/輸出 緩沖器300包含輸入/輸出電路301、連接墊(pad) 309以及阻抗拉升元件310。 輸入/輸出電路301用于輸入或輸出信號(hào)。阻抗拉升元件310具有多個(gè)阻抗元件， 例如電性串聯(lián)的電阻303 307,且電阻303~307形成電阻值R。
由于電阻值R是由多個(gè)電阻303 307所產(chǎn)生(舉例脊說(shuō)，4個(gè)阻抗元件)，每 一電阻303 307將承受較低的能量損耗(其公式為P=I2;,此例中N二4)，因此可 降低電阻303 307的損壞機(jī)率。如熟知此項(xiàng)技術(shù)者所了解的，阻抗元件的數(shù)量 越多，則輸入/輸出緩沖器占據(jù)的區(qū)域越大。然而，阻抗元件的數(shù)量越多，每一 阻抗元件的能量損耗就越小。因此，電阻303~307的阻抗值和數(shù)量可根據(jù)不同 目的和實(shí)施例更改。根據(jù)此結(jié)構(gòu)，不僅阻抗元件具有較長(zhǎng)的使用壽命，防靜電 保護(hù)電路(ESD protection circuit)也可選擇性的移除以節(jié)省防靜電保護(hù)電路所消庫(kù)毛的面積。
在圖3和圖4A、 4B和4C中，顯示了輸入/輸出電路的部分實(shí)施例。這些實(shí) 施例僅用于說(shuō)明本發(fā)明，并非用于限定本發(fā)明的范圍。如圖3所示,輸入/輸出 電路可為可承受高電壓的輸入/輸出電路，其包含P溝道金屬氧化物半導(dǎo)體 (P-chamel Metal Oxide Semiconductor,以下簡(jiǎn)稱為PMOS )晶體管311、 N溝 道金屬氧化物半導(dǎo)體(N-ch謹(jǐn)el Metal Oxide Semiconductor,以下簡(jiǎn)稱為NMOS ) 晶體管313以及NMOS晶體管315。 PMOS晶體管311耦合至電壓Vdd。 NMOS 晶體管313的漏極耦合至PMOS晶體管311的漏極，且其柵極耦合至電壓Vcc。 NMOS晶體管315的漏極耦合至NMOS晶體管313的源極，且其源極耦合至電 壓VGND。如圖3所示，阻抗拉升元件310的一端直接連接至PMOS晶體管311 的漏極以及NMOS晶體管313的漏才及，且阻抗拉升元件310的另一端直接連接 至連接墊309。
或者，如圖4A所示的輸入/輸出緩沖器400，其輸入/輸出電路401可具有 PMOS晶體管411以及NMOS晶體管413。 PMOS晶體管411耦合至電壓Vdd。 NMOS晶體管413的漏極耦合至PMOS晶體管411的漏極，且其源極耦合至電 壓VGND。在此例中，阻抗拉升元件410a (包括電阻403 407)的一端直接連接 至PMOS晶體管411的漏極以及NMOS晶體管413的漏極，且阻抗拉升元件410a 的另 一端直接連接至連接墊409。
或者，如圖4B所示的輸入/輸出緩沖器400b,其輸入/輸出電路401也可具 有PMOS晶體管411.以及NMOS晶體管413。 PMOS晶體管411.可耦合至電壓 Vdd。在此例中，阻抗拉升元件410b(包括電阻403~407 )的一端直接連接至PMOS 晶體管411的漏極，且阻抗拉升元件410b的另一端直接連接至連接墊409以及 NMOS晶體管413的漏極。
阻抗元件也可以并聯(lián)方式電性連接，如圖4C所示的輸入/輸出緩沖器400c 中包含于阻抗拉升元件410c中的電阻403 407。也就是說(shuō)，才艮據(jù)前述實(shí)施例，
圖5顯示了根據(jù)本發(fā)明實(shí)施例的輸入/輸出緩沖器的布局的上視圖。如圖5 所示，輸入/輸出緩沖器500包含有源電路(active circuit)區(qū)域501(舉例來(lái)說(shuō)， 輸入/輸出電路)，金屬區(qū)域503、電阻區(qū)域505以及硅化物阻隔區(qū)507。金屬區(qū) 域503 、電阻區(qū)域505以及;圭化物阻隔區(qū)507可對(duì)應(yīng)前述實(shí)施例中所述的阻抗拉 升元件圖6顯示了根據(jù)本發(fā)明另一實(shí)施例的輸入/輸出緩沖器的布局的上視圖。如
圖6所示，輸入/輸出緩沖器600包含有源電路區(qū)域601(舉例來(lái)說(shuō)，輸入/輸出電 路)，金屬區(qū)域603、電阻區(qū)域605以及硅化物阻隔區(qū)607。金屬區(qū)域603、電阻 區(qū)域605以及石圭化物阻隔區(qū)607可對(duì)應(yīng)前述實(shí)施例中所述的阻抗:扭升元件。
與圖2所示的現(xiàn)有輸入/輸出緩沖器200相比較，圖5和圖6中的輸入/輸出 緩沖器并沒(méi)有防靜電保護(hù)電路區(qū)，使得總面積可以減少。由于圖5和圖6的詳 細(xì)結(jié)構(gòu)已為熟知此項(xiàng)技術(shù)者所了解，故在此不再贅述。
圖7顯示了對(duì)應(yīng)圖5的輸入/輸出緩沖器500的半導(dǎo)體結(jié)構(gòu)的剖面圖。需要 注意的是，有源電路區(qū)域501的結(jié)構(gòu)為熟知此項(xiàng)技術(shù)者所了解，并會(huì)隨著設(shè)計(jì) 不同而改變。因此，圖7僅顯示金屬區(qū)域503以及電阻區(qū)域505的半導(dǎo)體結(jié)構(gòu)。
如圖7所示，輸入/輸出緩沖器700包含襯底(substrate ) 701 ，氧化硅層703、 圖案化聚硅層(patterned poly-silicon layer) 705、圖案化硅化物層707、介質(zhì)層 (dielectric layer) 709以及圖案化金屬層711。有源電路(例如輸入/輸出電路， 未圖示)形成于襯底701上；氧化硅層703(如二氧化硅層)位于襯底701上；圖案 化聚硅層705位于氧化硅層703上；圖案化硅化物層707位于圖案化聚硅層705 上；介質(zhì)層709位于圖案化聚硅層705以及圖案化硅化物層707上；且圖案化 金屬層711位于介質(zhì)層709上。
圖案化硅化物層707暴露了至少一部分圖案化聚硅層705。介質(zhì)層709具有 多個(gè)觸點(diǎn)(contact)713。圖案化金屬層711通過(guò)觸點(diǎn)713接觸有源電路以及圖案 化硅化物層707。如熟知此項(xiàng)技術(shù)者所了解的，圖案化聚硅層705以及圖案化硅 化物層707形成阻抗元件，如圖3和圖4A-4C所示的電阻303~307以及403~407。
圖案化聚硅層705具有第一部分715以及第二部分717,且圖案化金屬層 711被分成第一部分719、第二部分721以及第三部分723，第二部分721位于 第一部分719以及第三部分723之間。圖案化金屬層711的第一部分719接觸 位于圖案化聚硅層705的第一部分715上的圖案化硅化物層707,圖案化金屬層 711的第三部分723接觸位于圖案化聚硅層705的第二部分717上的圖案化硅化 物層707,且圖案化金屬層711的第二部分721接觸位于圖案化聚硅層705的第 一部分715和圖案化聚硅層705的第二部分717上的圖案化硅化物層707。在此 例中，圖案化聚硅層705包含多個(gè)凹槽，且圖案化硅化物層707被沉積于凹槽 中。
圖8顯示了對(duì)應(yīng)圖6的輸入/輸出電路600的半導(dǎo)體結(jié)構(gòu)的剖面圖。同樣的，有源電路601的結(jié)構(gòu)會(huì)隨著設(shè)計(jì)的不同而改變，且為熟知此項(xiàng)技術(shù)者所了解，
因此圖8僅顯示了金屬區(qū)域603以及電阻區(qū)域605的半導(dǎo)體結(jié)構(gòu)。
如圖8所示，輸入/輸出緩沖器800包含襯底801，氧化硅層803、圖案化聚 硅層805、圖案化硅化物層807、介質(zhì)層809以及圖案化金屬層811。有源電路(例 如輸入/輸出電路，未圖示)形成于襯底801上；氧化硅層803(舉例來(lái)說(shuō)，二氧 化硅層)位于襯底801上；圖案化聚珪層805位于氧化硅層803上；圖案化硅化 物層807位于圖案化聚珪層805上；介質(zhì)層809位于圖案化聚硅層805以及圖 案化硅化物層807上；且圖案化金屬層811位于介質(zhì)層809上。
圖案化硅化物層807暴露至少一部分圖案化聚^ 圭層805。介質(zhì)層809具有分 布其中的多個(gè)觸點(diǎn)819。圖案化金屬層811通過(guò)觸點(diǎn)819^妄觸有源電路以及圖案 化硅化物層807。如熟知此項(xiàng)技術(shù)者所了解的，圖案化聚硅層805以及圖案化硅 化物層807形成阻抗元件，如圖3和圖4A-4C所示的電阻303-307以及403~407。
在此例中，圖案化硅化物層807一皮分隔成第一部分813、第二部分815以及 第三部分817。圖案化金屬層811被分成第一部分821以及第二部分823。圖案 化金屬層811的第一部分821接觸圖案化硅化物層807的第一部分813，且圖案 化金屬層811的第二部分823接觸圖案化硅化物層807的第三部分817。圖案化 聚珪層805包含多個(gè)凹槽，且圖案化硅化物層807被沉積于凹槽中。
根據(jù)前述電路以及結(jié)構(gòu)，可增加阻抗拉升元件的耐用度以及使用壽命，也
所屬技術(shù)領(lǐng)域的技術(shù)人員可輕易完成的均等改變或潤(rùn)飾均屬于本發(fā)明所主 張的范圍，本發(fā)明的權(quán)利范圍應(yīng)以權(quán)利要求書所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種輸入/輸出緩沖器，包含輸入/輸出電路，用于輸入或輸出信號(hào)；連接墊；以及阻抗拉升元件，具有多個(gè)阻抗元件，電性連接于該輸入/輸出電路以及該連接墊之間，用于形成電阻值。
2. 如權(quán)利要求1所述的輸入/輸出緩沖器，其特征在于，該多個(gè)阻抗元件以 并聯(lián)或串聯(lián)的方式電性連接。
3. 如權(quán)利要求1所述的輸入/輸出緩沖器，其特征在于，該多個(gè)阻抗元件被 間隔性切斷。
4. 如權(quán)利要求1所述的輸入/輸出緩沖器，其特征在于，該輸入/輸出電路為 可承受高電壓的輸入/輸出電路。
5. 如權(quán)利要求1所述的輸入/輸出緩沖器，其特征在于，該輸入/輸出電路包 含串聯(lián)的P溝道金屬氧化物半導(dǎo)體晶體管以及N溝道金屬氧化物半導(dǎo)體晶體管， 該阻抗拉升元件的一端直接連接至該P(yáng)溝道金屬氧化物半導(dǎo)體晶體管的漏極以 及該N溝道金屬氧化物半導(dǎo)體晶體管的漏極，且該阻抗拉升元件的另一端直接 連接至該連接墊。
6. 如權(quán)利要求1所述的輸入/輸出緩沖器，其特征在于，該輸入/輸出電路包 含P溝道金屬氧化物半導(dǎo)體晶體管以及N溝道金屬氧化物半導(dǎo)體晶體管，該阻 抗拉升元件的一端直接連接至該P(yáng)溝道金屬氧化物半導(dǎo)體晶體管的漏極，且該 阻抗拉升元件的另一端直接連接至該N溝道金屬氧化物半導(dǎo)體的漏極。
7. —種輸入/輸出緩沖器的半導(dǎo)體結(jié)構(gòu)，包含有源電路，形成于該襯底上； 氧化硅層，位于該襯底上；圖案化聚硅層，位于該氧化硅層上，且該圖案化聚硅層具有第一部分以及 第二部分；圖案化硅化物層，位于該圖案化聚硅層上，暴露至少一部分圖案化聚硅層； 介質(zhì)層，位于該圖案化聚硅層以及該圖案化硅化物層上，且該介質(zhì)層具有多個(gè)觸點(diǎn)；以及圖案化金屬層，位于該介質(zhì)層上，并通過(guò)該多個(gè)觸點(diǎn)接觸該有源電路以及 該圖案化硅化物層；其中該圖案化金屬層被分隔成第一部分、第二部分以及第三部分，且該圖 案化金屬層的該第二部分位于該圖案化金屬層的該第一部分以及該圖案化金屬 層的該第三部分之間，其中該圖案化金屬層的該第一部分接觸位于該圖案化聚 硅層的該第一部分上的該圖案化硅化物層，該圖案化金屬層的該第三部分接觸 位于該圖案化聚硅層的該第二部分上的該圖案化硅化物層，且該圖案化金屬層 的該第二部分接觸位于該圖案化聚硅層的該第 一部分和該圖案化聚硅層的該第 二部分上的該圖案化硅化物層。
8. —種輸入/輸出緩沖器的半導(dǎo)體結(jié)構(gòu)，包含襯底；有源電路，形成于該襯底上； 氧化硅層，位于該襯底上； 圖案化聚硅層，位于該氧化硅層上；圖案化硅化物層，位于該圖案化聚硅層上，暴露至少一部分圖案化聚硅層， 且該圖案化硅化物層分成至少兩部分；介質(zhì)層，位于該圖案化聚硅層以及該圖案化硅化物層上，且該介質(zhì)層具有 多個(gè)觸點(diǎn)；以及圖案化金屬層，位于該介質(zhì)層上，并通過(guò)該多個(gè)觸點(diǎn)接觸該有源電路以及 該圖案化硅化物層；其中該圖案化硅化物層被分隔成第一部分、第二部分以及第三部分，且該 第二部分位于該第一部分以及該第三部分之間，該圖案化金屬層被分成第一部 分以及第二部分，其中該圖案化金屬層的該第一部分接觸該圖案化硅化物層的 該第一部分，且該圖案化金屬層的該第二部分接觸該圖案化硅化物層的該第三 部分。
全文摘要
一種輸入/輸出緩沖器，包含輸入/輸出電路、連接墊以及阻抗拉升元件。輸入/輸出電路用于輸入或輸出信號(hào)。阻抗拉升元件具有多個(gè)阻抗元件，電性連接于輸入/輸出電路以及連接墊之間，用于形成電阻值。本發(fā)明所提供的電路以及結(jié)構(gòu)，可增加阻抗拉升元件的耐用度，也可減少輸入/輸出電路的面積。
文檔編號(hào)H03K19/0175GK101494452SQ20081013262
公開日2009年7月29日 申請(qǐng)日期2008年7月8日 優(yōu)先權(quán)日2008年1月23日
發(fā)明者饒哲源 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司