專利名稱：時鐘信號生成電路、顯示面板模塊、成像裝置和電子設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及延遲同步環(huán)型信號生成電路，更具體地涉及一種可以優(yōu) 選地應(yīng)用于利用薄膜形成技術(shù)和印刷技術(shù)形成有源元件的延遲同步環(huán)型 信號生成電路。本發(fā)明也可以用于顯示面板模塊、成像裝置和電子設(shè)備。
背景技術(shù)：
近來，不僅大屏幕顯示器而且中小型顯示器都需要高精度的顯示分 辨率。因此，更高頻率的輸入時鐘信號和視頻信號正被使用。例如，在 功能電路集成于顯示基板上的系統(tǒng)顯示器中，通過將視頻信號從串行轉(zhuǎn) 換為并行可以降低信號頻率，從而可以提高工作裕度。
然而，對于處于視頻信號的并行轉(zhuǎn)換的上游的電路部分，電路延遲 和工作裕度的問題仍然存在。具體地，在目前的系統(tǒng)顯示器的視頻信號 的輸入頻率非常高的情況下，在顯示器基板上所產(chǎn)生的時鐘信號和視頻 信號之間的時延差可導(dǎo)致采樣失敗。
在日本未審查專利申請公開公報2006-287641號及2007-6517號中公
開了一種延遲同步環(huán)型信號生成電路的示例。
已經(jīng)提出了這樣一種方法，即通過利用諸如PLL(鎖相環(huán))或DLL(延遲 鎖定環(huán))電路的相位調(diào)整器電路以減小時鐘信號和視頻信號之間的時延 差，從而使時鐘信號和視頻信號之間的時延差接近于零。
但是，對于在絕緣基板上形成或印刷構(gòu)成時鐘信號生成電路的有源 元件作為薄膜晶體管而言，存在的問題在于，由于其電路規(guī)模導(dǎo)致難于 包含在面板上。這是因為，形成或印刷于絕緣基板上的薄膜晶體管器件的尺寸比形成于硅(半導(dǎo)體)基板上的晶體管大。具體地，易于預(yù)見的問題 是，在配置以數(shù)字電路形式設(shè)置延遲量的部分的情況下，電路規(guī)模會變 大。增大的電路規(guī)模導(dǎo)致了低的理論收益率，而這又反過來導(dǎo)致了成本增加。

發(fā)明內(nèi)容
根據(jù)本發(fā)明實施例的延遲同步環(huán)型時鐘信號生成電路包括延遲線 路，其用于將第一時鐘信號以設(shè)定的延遲量延遲并輸出；延遲時長設(shè)定 單元，其根據(jù)從輸出端輸出的第二時鐘信號和第一時鐘信號之間的相位 差設(shè)定延遲線路的延遲時長；相位關(guān)系判定單元，其用于檢測第一時鐘 信號和第二時鐘信號的相位關(guān)系是否為特定的相位關(guān)系；以及相位反轉(zhuǎn)/ 非反轉(zhuǎn)單元，其用于當(dāng)檢測到特定的相位關(guān)系時，對包括延遲線路的傳 輸線路上的第一時鐘信號進行相位反轉(zhuǎn)。
該延遲同步環(huán)型時鐘信號生成電路還可以包括假鎖定狀態(tài)檢測單 元，其用于檢測第一時鐘信號和第二時鐘信號之間的假鎖定狀態(tài)；以及 假鎖定狀態(tài)解除單元，其用于根據(jù)檢測到的假鎖定狀態(tài)指令相位反轉(zhuǎn)/非 反轉(zhuǎn)單元進行相位反轉(zhuǎn)。具有該功能可以使時鐘信號生成電路的運行以 可靠的方式避免將假鎖定狀態(tài)誤認(rèn)為正確的鎖定狀態(tài)。
所述相位關(guān)系判定單元可以在復(fù)位時間段內(nèi)判斷是否已發(fā)生了特定 的相位關(guān)系，并且在復(fù)位時間段結(jié)束后命令相位反轉(zhuǎn)/非反轉(zhuǎn)單元進行反 轉(zhuǎn)或非反轉(zhuǎn)。這是因為在復(fù)位時間段內(nèi)確定了延遲量，所以可以準(zhǔn)確地 檢測相位關(guān)系。
當(dāng)特定的相位關(guān)系表示第二時鐘信號的相位超前于第一時鐘信號的 相位的狀態(tài)時，相位優(yōu)選地只被調(diào)整為第二時鐘信號的相位滯后于第一 時鐘信號的相位的狀態(tài)。因此，相位調(diào)整范圍可以減半。
同樣地，當(dāng)特定的相位關(guān)系表示第二時鐘信號的相位滯后于第一時 鐘信號的相位的狀態(tài)時，相位優(yōu)選地只被調(diào)整為第二時鐘信號的相位超 前于第一時鐘信號的相位的狀態(tài)。因此，相位調(diào)整范圍可以減半。構(gòu)成延遲同步環(huán)型時鐘信號生成電路的有源元件可以利用薄膜形成 技術(shù)或印刷技術(shù)在絕緣基板上形成。在此情況下，當(dāng)通常使用多個有源 元件降低性能波動的影響時，因為相位調(diào)整范圍已變窄，從而電路規(guī)模 可以通過元件個數(shù)的減少而減小。
還提出了一種顯示面板模塊、成像裝置和電子設(shè)備等。所述面板模 塊可以由顯示面板、上述結(jié)構(gòu)的時鐘信號生成電路以及基于作為所述時 鐘信號生成電路的輸出時鐘的第二時鐘信號用于驅(qū)動顯示面板的驅(qū)動電 路構(gòu)成。
時鐘信號生成電路的有源元件可以是形成或印刷于絕緣基板上的薄 膜晶體管。所述顯示面板優(yōu)選地例如為液晶顯示面板或有機EL面板。
并且，根據(jù)本發(fā)明實施例的成像裝置包括成像器件；上述結(jié)構(gòu)的 時鐘信號生成電路；以及基于作為時鐘信號生成電路的輸出時鐘的第二 時鐘信號用于驅(qū)動成像器件的驅(qū)動電路。
并且，根據(jù)本發(fā)明實施例的電子設(shè)備包括上述結(jié)構(gòu)的時鐘信號生 成電路；用于控制整個系統(tǒng)運行的系統(tǒng)控制單元；以及用于接受輸入至 系統(tǒng)控制單元的操作輸入的操作輸入單元。
采用上述結(jié)構(gòu)的時鐘信號生成電路可以使延遲量的調(diào)整范圍減半， 由此即便在以具有高電阻的薄膜晶體管構(gòu)成時鐘信號生成電路時，也可 以減小電路面積。
并且，形成延遲線路的延遲器件的級數(shù)被減少，因此可以實現(xiàn)電能 耗的降低。而且，由于形成延遲線路的延遲器件的級數(shù)被減少，所以可 減少達(dá)到相位鎖定的時間。


圖l是表示根據(jù)第一實施例的顯示器的平面結(jié)構(gòu)示例的示圖2是表示根據(jù)第一實施例的時鐘信號生成電路的結(jié)構(gòu)示例的示圖3是表示壓控型延遲線路的結(jié)構(gòu)示例的示圖4是表示相位反轉(zhuǎn)/非反轉(zhuǎn)單元的結(jié)構(gòu)示例的示圖；圖5是表示相位比較電路的結(jié)構(gòu)示例的示圖6是表示判定輸出和相位狀態(tài)之間關(guān)系的示圖7是表示電荷泵的結(jié)構(gòu)示例的示圖8是表示根據(jù)第一實施例的相位關(guān)系判定單元的結(jié)構(gòu)示例的示圖9是用于說明根據(jù)第一實施例的相位反轉(zhuǎn)操作的示圖10是表示根據(jù)第一實施例的時鐘信號生成電路的工作步驟的示
圖ll是表示根據(jù)第二實施例的顯示面板的平面結(jié)構(gòu)示例的示圖； 圖12是表示根據(jù)第二實施例的時鐘信號生成電路的結(jié)構(gòu)示例的示
圖13是表示根據(jù)第二實施例的相位關(guān)系判定單元的結(jié)構(gòu)示例的示
圖14是用于說明根據(jù)第二實施例的相位反轉(zhuǎn)操作的示圖15是表示根據(jù)第二實施例的時鐘信號生成電路的工作步驟的示
圖16是表示根據(jù)第三實施例的顯示面板的平面結(jié)構(gòu)示例的示圖； 圖17是表示根據(jù)第三實施例的時鐘信號生成電路的結(jié)構(gòu)示例的示
圖18是表示數(shù)字延遲線路的結(jié)構(gòu)示例的示圖19是表示移位時鐘生成單元的結(jié)構(gòu)示例的示圖20是表示環(huán)型移位寄存器和數(shù)字延遲線路之間的連接關(guān)系的示
圖21是用于解釋移位時鐘生成單元的工作狀態(tài)的示圖； 圖22是用于解釋環(huán)型移位寄存器的工作狀態(tài)的示圖23是表示根據(jù)第三實施例的時鐘信號生成電路的另一個結(jié)構(gòu)示例 的示圖；圖24是表示數(shù)字延遲線路的另一個結(jié)構(gòu)示例的示圖25是表示計數(shù)器,的結(jié)構(gòu)示例的示圖26是表示解碼器的結(jié)構(gòu)示例的示圖27是表示根據(jù)第三實施例的時鐘信號生成電路的又一個結(jié)構(gòu)示例 的示圖28是表示數(shù)字延遲線路的又一個結(jié)構(gòu)示例的示圖29是表示環(huán)型移位寄存器和數(shù)字延遲線路之間的另一種連接關(guān)系 的示圖30是用于解釋環(huán)型移位寄存器的工作狀態(tài)的示圖31是表示根據(jù)第四實施例的顯示面板的平面結(jié)構(gòu)示例的示圖32是表示根據(jù)第四實施例的時鐘信號生成電路的結(jié)構(gòu)示例的示
圖33是表示根據(jù)第四實施例的時鐘信號生成電路的另一個結(jié)構(gòu)示例 的示圖34是表示根據(jù)第五實施例的顯示面板的平面結(jié)構(gòu)示例的示圖； 圖35是用于解釋假鎖定狀態(tài)的示圖36是表示根據(jù)第五實施例的時鐘信號生成電路的結(jié)構(gòu)示例的示
圖37A和37B是表示假鎖定檢測單元的結(jié)構(gòu)示例的示圖38是表示假鎖定檢測單元的輸入/輸出關(guān)系的示圖39是表示根據(jù)第六實施例的顯示面板的平面結(jié)構(gòu)示例的示圖40是用于解釋工作時間段的分離的示圖41是表示根據(jù)第六實施例的時鐘信號生成電路的結(jié)構(gòu)示例的示
圖42是表示工作模式轉(zhuǎn)換電路的結(jié)構(gòu)示例的示圖43是用于解釋工作模式轉(zhuǎn)換電路的工作狀態(tài)的示圖；圖44是表示根據(jù)第六實施例的時鐘信號生成電路的另一個結(jié)構(gòu)示例 的示圖45是表示電子設(shè)備的系統(tǒng)結(jié)構(gòu)示例的示圖； 圖46是表示電子設(shè)備的系統(tǒng)結(jié)構(gòu)示例的示圖； 圖47是表示電子設(shè)備的外觀的示圖48A和圖48B表示電子設(shè)備的外觀的示圖49是表示電子設(shè)備的外觀的示圖50A和圖50B是表示電子設(shè)備的外觀的示圖51是表示電子設(shè)備的外觀的示圖52是表示相位比較電路的另一個結(jié)構(gòu)示例的示圖53用于描述圖52中所示的相位比較電路的工作狀態(tài)的示圖54是表示采用了圖52中所示的相位比較電路的移位時鐘生成單元 的結(jié)構(gòu)示例的示圖；并且
圖55是用于解釋圖54中所示的移位時鐘生成單元的工作狀態(tài)的示圖。
具體實施例方式
以下描述本發(fā)明應(yīng)用于系統(tǒng)顯示器的情形。應(yīng)指出的是，在本說明 書的附圖或說明書中沒有具體示出的部分應(yīng)當(dāng)認(rèn)為應(yīng)用了現(xiàn)有技術(shù)。還 應(yīng)指出的是，以下說明只是本發(fā)明的實施例，而本發(fā)明并不局限于此。
A 第一實施例
A-l顯示面板的結(jié)構(gòu)
圖l示出了在本實施例中所描述的顯示面板l的平面視圖結(jié)構(gòu)。在本 實施例的情況下，顯示區(qū)域5及其外圍電路在相同步驟中共同形成于玻璃 基板3的表面上。即，我們認(rèn)為在此情況下，顯示面板l是系統(tǒng)面板。
柵極線和信號線根據(jù)解像度以柵格形式形成于顯示區(qū)域5上，并且像 素電路形成于它們的各交叉位置處。即，顯示區(qū)域5具有對應(yīng)于有源矩陣驅(qū)動方法的面板結(jié)構(gòu)。應(yīng)指出的是，柵極線是在顯示區(qū)域的X方向上延伸
的布線，信號線是在顯示區(qū)域的y方向上延伸的布線。
在各像素電路中，形成由薄膜晶體管構(gòu)成的開關(guān)晶體管以及用于保
持被寫入的信號電壓的保持電容Cs。應(yīng)當(dāng)指出，開關(guān)晶體管的柵極與柵
極線相連，并且一個主電極與信號線相連，而另一個主電極與像素電極 相連。
像素電極在其自身和未示出的對向電極之間形成電場，利用該電場 可變化地控制液晶的排列方向。應(yīng)當(dāng)指出，在本實施例的情況下，像素 電路的結(jié)構(gòu)是無關(guān)緊要的。例如，本實施例可以應(yīng)用于像素電極和對向 電極設(shè)置在不同的面板基板上以彼此面對的方法，也可以應(yīng)用于像素電
極和對向電極設(shè)置在同一面板基板上的IPS(平面內(nèi)開關(guān)技術(shù))或者其它的方法。
信號線驅(qū)動器7、柵極線驅(qū)動器9和時鐘信號生成電路11等在顯示區(qū) 域5周圍形成為功能電路。
信號線驅(qū)動器7是用于根據(jù)寫時序向相應(yīng)的信號線施加信號電壓的 驅(qū)動電路。信號線驅(qū)動器7由等于x方向上的像素個數(shù)的觸發(fā)器的移位寄 存器和數(shù)/模轉(zhuǎn)換電路等構(gòu)成，該數(shù)/模轉(zhuǎn)換電路用于在各觸發(fā)器的輸出處 鎖存信號值并將該鎖存輸出轉(zhuǎn)換成模擬電壓。
柵極線驅(qū)動器9是用于向柵極線依次提供信號電壓的寫時序的驅(qū)動 電路。柵極線驅(qū)動器9由與y方向上的像素相等個數(shù)的觸發(fā)器構(gòu)成。信號 線驅(qū)動器7和柵極線驅(qū)動器9由時鐘信號生成電路11所提供的時鐘信號 (后文所述的CLK2)來驅(qū)動。
順便提及，時鐘信號生成電路ll是這樣的電路，即與視頻信號同步 的輸入時鐘被輸入到該時鐘信號生成電路ll中，并且生成與輸入時鐘 CLK1同步的后文所述的輸出時鐘CLK2。時鐘信號生成電路ll還設(shè)有新 功能，即，在輸出時鐘CLK2的相位與輸入時鐘CLK1的相位有延遲的狀 態(tài)下調(diào)節(jié)相位的功能。
以下將具體說明，由于上述功能，時鐘信號生成電路ll的相位調(diào)節(jié) 范圍只是通常的360。的一半，即為180°。因此，延遲線路的級數(shù)只是通常的時鐘信號生成電路的級數(shù)的一半，并且達(dá)到相位鎖定的時間也可以 減少一半。在本實施例的情況下，我們假定構(gòu)成時鐘信號生成電路ll的 有源元件已利用半導(dǎo)體工藝形成于絕緣的玻璃基板3上。
驅(qū)動信號經(jīng)未示出的布線被提供至信號線驅(qū)動器7、柵極線驅(qū)動器9 和時鐘信號生成電路ll。順便提及，未示出的對向玻璃設(shè)置在作為下基
板的玻璃基板3的表面上，以密封液晶層。
A-2時鐘信號生成電路(延遲量模擬控制型)的結(jié)構(gòu)
圖2示出了由本發(fā)明人在本說明書中所提出的延遲同步環(huán)型時鐘信 號生成電路ll的內(nèi)部結(jié)構(gòu)示例。時鐘信號生成電路ll包括輸入緩沖電路 21、壓控型延遲線路23、相位反轉(zhuǎn)/非反轉(zhuǎn)單元25、輸出緩沖電路27、相 位比較電路29、電荷泵31和相位關(guān)系判定單元33。
輸入緩沖電路21和輸出緩沖電路27分別是由多個反相器電路串聯(lián)而 成的電路。輸入至輸入緩沖電路21的輸入時鐘CLK1也稱為"第一時鐘"， 從輸出緩沖電路27輸出的輸出時鐘CLK2也稱為"第二時鐘"。
壓控型延遲線路23是可以模擬控制輸入時鐘CLK1的延遲量的延遲 線路。壓控型延遲線路23是一種可以通過可變化地控制連接于各反相器 電路的輸出級和負(fù)載電容之間的晶體管對的偏置電壓Vbias來控制延遲 量的延遲線路。
圖3示出了壓控型延遲線路23的電路示例。壓控型延遲線路23是由具 有負(fù)載電容的CMOS反相器電路的串聯(lián)電路構(gòu)成的。在本實施例的情況 下，所連接的CMOS反相器個數(shù)為16級。但是應(yīng)指出的是，晶體管對設(shè) 置在各CMOS反相器電路的輸出端和接地點之間。還應(yīng)指出的是，晶體 管對是n溝道晶體管和p溝道晶體管的并聯(lián)電路。
在該結(jié)構(gòu)的情況下，例如當(dāng)n溝道晶體管的偏置電壓Vbia、n為低(即 晶體管是打開的)時，每級延遲器件的延遲量是最小的。另一方面，例如 當(dāng)n溝道晶體管的偏置電壓Vbias—n為高(即晶體管是閉合的)時，每級延遲 器件的延遲量是最長的。
應(yīng)當(dāng)指出，偏置電壓Vbias一n和偏置電壓Vbiasj對于所有級的反相器 電路的晶體管對是公共設(shè)置的。因此，延遲量的增加/減小對于所有的16級反相器電路是同時實現(xiàn)的。因此，壓控型延遲線路23的延遲時長的變
化是以每級的延遲量乘以16的形式給出的。
相位反轉(zhuǎn)/非反轉(zhuǎn)單元25是將從壓控型延遲線路23輸入的時鐘信號 反相并輸出或者將從壓控型延遲線路23輸入的時鐘信號輸出而不反相的 電路。在該實施例的情況下，相位反轉(zhuǎn)/非反轉(zhuǎn)單元25位于壓控型延遲線 路23和輸出緩沖電路27之間。g卩，相位反轉(zhuǎn)/非反轉(zhuǎn)單元25位于延遲線路 上。
時鐘相位轉(zhuǎn)換操作的切換是根據(jù)由相位關(guān)系判定單元33提供的相位 轉(zhuǎn)換控制信號Pcont來控制的。在該實施例的情況下，當(dāng)輸出時鐘CLK2 的相位超前于輸入時鐘CLK1的相位時執(zhí)行時鐘相位的180。反相操作。另 一方面，當(dāng)輸出時鐘CLK2的相位滯后于輸入時鐘CLK1的相位時執(zhí)行時 鐘相位的非反相操作。相位反轉(zhuǎn)/非反轉(zhuǎn)單元25的相位轉(zhuǎn)換操作的切換由 相位關(guān)系判定單元33來執(zhí)行。
圖4示出了相位反轉(zhuǎn)/非反轉(zhuǎn)單元25的電路示例。圖4中所示的相位反 轉(zhuǎn)/非反轉(zhuǎn)單元25具有經(jīng)過兩個反相器電路INV的傳輸通道(SWl的通道) 以及只經(jīng)過一個反相器電路INV的傳輸通道(SW2的通道)，其中開關(guān)SW1 和SW2設(shè)置為使得時鐘信號只經(jīng)過所述兩個通道之一。
應(yīng)當(dāng)指出，開關(guān)SW1和SW2的工作方式是截然相反的。因此，圖4中 所示的相位反轉(zhuǎn)/非反轉(zhuǎn)單元25將切換信號的連接反轉(zhuǎn)。應(yīng)當(dāng)指出，反相 器電路INV3用于同時打開/閉合構(gòu)成開關(guān)SWl和SW2的n溝道晶體管和p
溝道晶體管。
如圖4中所示的電路結(jié)構(gòu)的情況下，當(dāng)相位轉(zhuǎn)換控制信號Pcont處于 "H"電平時，開關(guān)SW2閉合。g卩，只經(jīng)過一個反相器電路的傳輸通道被選 中，并且輸出與輸入時的時鐘相位相比經(jīng)過180。相位反轉(zhuǎn)的時鐘。另一 方面，當(dāng)相位轉(zhuǎn)換控制信號Pcont處于"L"電平時，開關(guān)SW1閉合。E卩，經(jīng) 過兩個反相器電路的傳輸通道被選中，并且以輸入時的時鐘相位輸出時 鐘而沒有改變。相位比較電路29是用于比較輸入時鐘CLK1的邊緣相位和輸出時鐘 CLK2的邊緣相位的電路，并且相位比較電路29根據(jù)比較關(guān)系向下游輸出 判定輸出Q1和Q2。
圖5示出了相位比較電路29的電路結(jié)構(gòu)示例。相位比較電路29包括 D觸發(fā)器41，其以輸入時鐘CLK1作為時鐘信號操作；D觸發(fā)器43，其以 輸出時鐘CLK2作為時鐘信號操作；以及與門45，該與門45實現(xiàn)D觸發(fā)器 41和43的輸出信號的邏輯"與"，并為D觸發(fā)器41和43產(chǎn)生復(fù)位信號。
在這種電路結(jié)構(gòu)的情況下，在相位比較電路29中，已檢測到上升沿 的時鐘CLK所對應(yīng)的D觸發(fā)器的輸出信號先達(dá)到"H"電平，而當(dāng)后出現(xiàn) "H"電平的時鐘CLK所對應(yīng)的D觸發(fā)器的輸出信號達(dá)到"H"電平時，D觸發(fā) 器41和43的判定輸出Q1和Q2都被復(fù)位。
因此，判定輸出Q1和Q2輸出為"H"電平的時長對應(yīng)于相位差。例如， 當(dāng)輸入時鐘CLK1的相位超前于輸出時鐘CLK2時，判定輸出Q1為"H"電平 的時長對應(yīng)于相位差的時間段。另一方面，當(dāng)輸入時鐘CLK1的相位超前 于輸出時鐘CLK2時，判定輸出Q2是"H"電平的時長對應(yīng)于相位差的時間 段。應(yīng)當(dāng)指出，當(dāng)輸入時鐘CLK1和輸出時鐘CLK2的邊緣相位大致相同 時，在相位比較電路29中，判定輸出Q1和Q2從D觸發(fā)器41和43持續(xù)輸出 "L"電平。圖6示出了上述的判定輸出Q1和Q2與相位狀態(tài)之間的關(guān)系。
電荷泵31是根據(jù)相位比較電路29的判定輸出Q1和Q2產(chǎn)生偏置電壓 Vbias一n和偏置電壓Vbiasj(模擬電壓)以提供至壓控型延遲線路23的電路。
圖7示出了電荷泵31的電路結(jié)構(gòu)。電荷泵31由n溝道偏置電壓生成電 路單元和p溝道偏置電壓生成電路單元構(gòu)成。偏置電壓生成電路單元分別 由反相器311、 CMOS開關(guān)313和315以及保持電容317構(gòu)成。
例如，在n溝道偏置電壓生成電路單元中，當(dāng)判定輸出Q1為"L"電平 且判定輸出Q2為"H"電平時，保持電容被充電。這時，n溝道偏置電壓 Vbias—n升高。另一方面，當(dāng)判定輸出Q1為"H"電平且判定輸出Q2為"L" 電平時，保持電容被放電。這時，n溝道偏置電壓Vbias n降低。并且，在p溝道偏置電壓生成電路單元中，當(dāng)判定輸出Q1為"L"電平
且判定輸出Q2為"H"電平時，保持電容被放電。這時，p-溝道偏置電壓 Vbiasj降低。另一方面，當(dāng)判定輸出Q1為"H"電平且判定輸出Q2為"L" 電平時，保持電容被充電。這時，p溝道偏置電壓Vbiasj升高。
并且，當(dāng)判定輸出Q1和Q2都處于"L"電平時，兩個電路單元都保持 在保持電容的剛先前值。
相位關(guān)系判定單元33是根據(jù)相位比較電路29的判定輸出Q2判定輸入 時鐘CLK1和輸出時鐘CLK2之間相位關(guān)系的電路。圖8示出了相位關(guān)系判 定單元33的電路示例。圖8中所示的相位關(guān)系判定單元33是由反相器331、 CMOS開關(guān)(p溝道MOS晶體管333和n溝道MOS晶體管335)和保持電容337構(gòu)成。
應(yīng)當(dāng)指出，判定輸出Q2被輸出至反相器331并且其反相輸出被用于控 制p溝道MOS晶體管333。另一方面，復(fù)位信號RST用于控制n溝道MOS 晶體管335。
在這種電路結(jié)構(gòu)中，例如當(dāng)判定輸出Q2為"H"電平(即輸出時鐘CLK2 的相位相對超前)時，由保持電容337的電位所提供的相位轉(zhuǎn)換控制信號 Pcont為高電源電位(g卩"H"電平)。另一方面，當(dāng)復(fù)位信號RST為"H"電平 時，由保持電容337的電位所提供的相位轉(zhuǎn)換控制信號Pcont為低電源電 位(即"L"電平)。
應(yīng)當(dāng)指出，只是利用判定輸出Q2產(chǎn)生相位轉(zhuǎn)換控制信號Pcont的原因 在于，當(dāng)輸出時鐘CLK2的相位超前于輸入時鐘CLK1時，將經(jīng)過180。相 位反轉(zhuǎn)。即，這將通過壓控型延遲線路23相對于輸入時鐘CLK1在延遲范 圍內(nèi)進行相位調(diào)整。
圖9是在利用相位關(guān)系判定單元33的情況下表示相位調(diào)整范圍的概 念圖。如圖9所示，時鐘信號生成電路ll中的調(diào)整范圍從相關(guān)技術(shù)中的 360°降到180°。該調(diào)整范圍的減半是時鐘信號生成電路ll的特征。
A - 3時鐘信號生成電路的工作原理和優(yōu)點
下面參照圖10說明利用時鐘信號生成電路11的相位控制工作原理。在步驟S1中，在時鐘信號生成電路ll中，相位比較電路29反復(fù)地比
較輸入時鐘CLK1和輸出時鐘CLK2的相位。
然后，在時鐘信號生成電路ll中，在步驟S2中，對輸出時鐘CLK2的 相位是否超前于輸入時鐘CLK1的相位進行判斷。更具體地，等同于該判 定過程的操作是通過將判定輸出Q2提供給相位關(guān)系判定單元33的操作實 現(xiàn)的。
當(dāng)從判斷過程中得出肯定的結(jié)果時(即當(dāng)輸出時鐘CLK2的相位超前 時)，則在步驟S3時鐘信號生成電路11將輸出時鐘CLK2的相位反轉(zhuǎn)180。 并輸出。具體地，具有"H"電平的相位轉(zhuǎn)換控制信號Pcont從相位關(guān)系判 定單元33輸出，然后時鐘相位在相位反轉(zhuǎn)/非反轉(zhuǎn)單元25中被反轉(zhuǎn)180。。
另一方面，當(dāng)在步驟S2的判斷過程中得出否定的結(jié)果時(即當(dāng)輸出時 鐘CLK2的相位滯后于或同步于輸入時鐘CLK1時)，則在時鐘信號生成電 路11中輸出時鐘CLK2的當(dāng)前的相位關(guān)系被保持。具體地，具有"L"電平 的相位轉(zhuǎn)換控制信號Pcont從相位關(guān)系判定單元33輸出，然后時鐘相位在 相位反轉(zhuǎn)/非反轉(zhuǎn)單元25中按照輸入被輸出而沒有變化。
隨后，在步驟S4中，時鐘信號生成電路11根據(jù)輸入時鐘CLK1和輸出 時鐘CLK2的相位差調(diào)整壓控型延遲線路23的延遲量。因此，壓控型延遲 線路23所需要的相位調(diào)整能力相對于輸入時鐘CLK1限制在180。的范圍內(nèi)。
這意味著構(gòu)成壓控型延遲線路23的延遲器件(反相器電路、負(fù)載電 容、晶體管對)的級數(shù)可以降低至相關(guān)技術(shù)(其中調(diào)整360。)的一半。延遲 器件個數(shù)的減半意味著時鐘信號生成電路ll的電路面積可以顯著減少。 在時鐘信號生成電路ll中延遲器件的減少也有利于電能耗的降低。而且， 延遲量的較窄的調(diào)整范圍意味著輸出時鐘CLK2的輸出達(dá)到與輸入時鐘 CLK1相位同步的時間可以顯著減少。即，可以實現(xiàn)以短的獲取時間達(dá)到 相位鎖定的時鐘信號生成電路。
B 第二實施例
B-l顯示面板的結(jié)構(gòu)圖11示出了在本實施例中所描述的顯示面板51的平面視圖結(jié)構(gòu)。在 圖11中，對應(yīng)于圖l的部件以相同的附圖標(biāo)記表示。如圖11所示，除了時 鐘信號生成電路61之外，顯示面板51的基本結(jié)構(gòu)與根據(jù)第一實施例的顯 示面板l的結(jié)構(gòu)相同。
B-2時鐘信號生成電路的結(jié)構(gòu)(延遲量模擬控制型)
圖12示出了根據(jù)本實施例的時鐘信號生成電路61的電路結(jié)構(gòu)。應(yīng)當(dāng) 指出，圖12中所示的與圖2中相同的部件以相同的附圖標(biāo)記表示。
在本實施例中所采用的相位關(guān)系判定單元63是根據(jù)相位比較電路29 的判定輸出Q1判斷輸入時鐘CLK1和輸出時鐘CLK2之間的相位關(guān)系的電 路。圖13示出了相位關(guān)系判定單元63的電路示例。圖13中所示的相位關(guān) 系判定單元63是由反相器631、 CMOS開關(guān)(p溝道MOS晶體管633和n溝道 MOS晶體管635)和保持電容637構(gòu)成的。
應(yīng)當(dāng)指出，判定輸出Q1被輸入至反相器631并且其反相輸出用于控制 p溝道MOS晶體管633。另一方面，復(fù)位信號RST用于控制n溝道MOS晶體 管635。
在該電路結(jié)構(gòu)中，例如當(dāng)判定輸出Q1為"H"電平(即輸出時鐘CLK2 的相位相對延遲)時，由保持電容637的電位所提供的相位轉(zhuǎn)換控制信號 Pcont為高電源電位(即"H"電平)。另一方面，當(dāng)復(fù)位信號RST為"H"電平 時，由保持電容637的電位所提供的相位轉(zhuǎn)換控制信號Pcont為低電源電 位(即"L"電平)。
應(yīng)當(dāng)指出，僅利用判定輸出Ql產(chǎn)生相位轉(zhuǎn)換控制信號Pcont的原因在 于，當(dāng)輸出時鐘CLK2的相位滯后于輸入時鐘CLK1時，將經(jīng)過180。相位 反轉(zhuǎn)。即，這將通過壓控型延遲線路23相對于輸入時鐘CLK1在延遲范圍 內(nèi)進行相位調(diào)整。
圖14是表示在利用相位關(guān)系判定單元33的情況下相位調(diào)整范圍的概 念圖。如圖14所示，時鐘信號生成電路61的調(diào)整范圍從相關(guān)技術(shù)的360。 降到180°。該調(diào)整范圍的減半是時鐘信號生成電路61的特征。
B-3時鐘信號生成電路的工作原理和優(yōu)點
16下面參照圖15說明利用時鐘信號生成電路61的相位控制工作原理。
在步驟S11中，在時鐘信號生成電路61中，相位比較電路29反復(fù)地比 較輸入時鐘CLK1和輸出時鐘CLK2的相位。
然后，在時鐘信號生成電路61中，在步驟S12對輸出時鐘CLK2的相 位是否滯后于輸入時鐘CLK1的相位進行判斷。更具體地，等同于該判定 過程的操作是通過向相位關(guān)系判定單元33提供判定輸出Q1的操作實現(xiàn)的。
當(dāng)從判斷過程中得出肯定的結(jié)果時(即當(dāng)輸出時鐘CLK2的相位滯后 時)，在步驟S13時鐘信號生成電路61將輸出時鐘CLK2的相位反轉(zhuǎn)180。并 輸出。具體地，具有"H"電平的相位轉(zhuǎn)換控制信號Pcont從相位關(guān)系判定 單元33輸出，然后在相位反轉(zhuǎn)/非反轉(zhuǎn)單元25中時鐘相位反轉(zhuǎn)180。。
另一方面，在從步驟S12的判斷過程中得出否定的結(jié)果時(即當(dāng)輸出 時鐘CLK2的相位超前于或同步于輸入時鐘CLK1時)，則在時鐘信號生成 電路61中輸出時鐘CLK2的當(dāng)前的相位關(guān)系被保持。具體地，具有"L"電 平的相位轉(zhuǎn)換控制信號Pcont從相位關(guān)系判定單元33輸出，然后在相位反 轉(zhuǎn)/非反轉(zhuǎn)單元25中時鐘相位按照輸入被輸出而沒有變化。
隨后，在步驟S14中，時鐘信號生成電路61根據(jù)輸入時鐘CLK1和輸 出時鐘CLK2的相位差調(diào)整壓控型延遲線路23的延遲量。因此，壓控型延 遲線路23所需要的相位調(diào)整能力相對于輸入時鐘CLK1限制在180。的范圍內(nèi)。
這意味著構(gòu)成壓控型延遲線路23的延遲器件(反相器電路、負(fù)載電 容、晶體管對)的級數(shù)可以降低至現(xiàn)有技術(shù)(其中調(diào)整360。)的一半。延遲 器件個數(shù)的減半意味著時鐘信號生成電路61的電路面積可以顯著減小。 在時鐘信號生成電路61中延遲器件的減少也有利于電能耗的降低。而且， 延遲量的較窄的調(diào)整范圍意味著輸出時鐘CLK2的輸出達(dá)到與輸入時鐘 CLK1的相位同步的時間可以顯著減少。即可以實現(xiàn)以短的獲取時間達(dá)到 相位鎖定的時鐘信號生成電路。
C第三實施例
C-l顯示面板的結(jié)構(gòu)圖16示出了在本實施例中所描述的顯示面板71的平面視圖結(jié)構(gòu)。在 圖16中，對應(yīng)于圖l的部件以相同的附圖標(biāo)記表示。如圖16所示，除了時
鐘信號生成電路81的延遲線路是數(shù)字延遲線路之外，顯示面板71的基本
結(jié)構(gòu)與根據(jù)第一實施例的顯示面板l的結(jié)構(gòu)相同。
C-2時鐘信號生成電路(延遲量數(shù)字控制型)的配置
圖17示出了根據(jù)本實施例的時鐘信號生成電路81的電路結(jié)構(gòu)。應(yīng)當(dāng) 指出，與圖2中相同的部件以相同的附圖標(biāo)記表示。該時鐘信號生成電路 81是由輸入緩沖電路21、數(shù)字延遲線路83、相位反轉(zhuǎn)/非反轉(zhuǎn)單元25、輸 出緩沖電路27、相位比較電路29、移位時鐘生成單元85、環(huán)型移位寄存 器87和相位關(guān)系判定單元33構(gòu)成的。
同樣地在圖17所示的時鐘信號生成電路81的情況下，與第一實施例 相同，利用相位反轉(zhuǎn)/非反轉(zhuǎn)單元25和相位關(guān)系判定單元33相位調(diào)整范圍 被減半。與第一實施例相比，不同之處在于數(shù)字延遲線路83用作延遲線 路83，移位時鐘生成單元85和環(huán)型移位寄存器87用作系統(tǒng)調(diào)整電路。
現(xiàn)在只描述與上述實施例相比對本實施例來說是新的部件。數(shù)字延 遲線路83是由具有負(fù)載電容的CMOS反相器電路的串聯(lián)電路構(gòu)成的。圖 18示出了數(shù)字延遲線路83的結(jié)構(gòu)示例。圖18中所示的電路結(jié)構(gòu)基本上與 圖3中所示的電路結(jié)構(gòu)相同。
然而不同之處在于，在第一實施例中與CMOS反相器的輸出級相連 的晶體管對的偏置電壓Vbias以模擬的方式驅(qū)動，而在本實施例中是以開 關(guān)方式驅(qū)動。在所采用的結(jié)構(gòu)中，與各反相器電路的輸出級相連的開關(guān) 的打開/閉合是受控制的，從而控制傳輸通道和負(fù)載電容的接觸/非接觸之 間的切換，因此延遲量可以以單級遞增的形式來控制。
應(yīng)當(dāng)指出，開關(guān)的打開/閉合是通過后文所述的環(huán)型移位寄存器87來 實現(xiàn)的。在本實施例的情況下，與傳輸通道相連的負(fù)載電容的個數(shù)被控 制為在0至16的范圍內(nèi)增加或減小。應(yīng)當(dāng)指出，當(dāng)所有開關(guān)被控制為打開 (所有開關(guān)被控制為斷開)時，延遲時間最短。在數(shù)字延遲線路83上的延遲 量隨著與傳輸通道相連的每個負(fù)載電容遞增地增加。因此，當(dāng)所有開關(guān) 被控制為閉合(所有開關(guān)被控制為接通)時，延遲時間最長。移位時鐘生成單元85是根據(jù)相位比較電路29的判定輸出Q1和Q2用 于控制向環(huán)型移位寄存器87提供和停止提供移位時鐘SCLK的電路。該移 位時鐘生成單元85的功能對應(yīng)于延遲量控制單元。當(dāng)判定輸出Q1和Q2中 的一個為"H"電平且另一個為"L"電平時，移位時鐘生成單元85向環(huán)型移 位寄存器87提供移位時鐘SCLK，當(dāng)判定輸出Q1和Q2都為"L"電平時，停 止向環(huán)型移位寄存器87提供移位時鐘SCLK。
圖19示出了移位時鐘生成單元85的電路示例。在圖19所示的情況下， 移位時鐘生成單元85是由電荷泵91、緩沖器93、連接為二極管形式的晶 體管95、復(fù)位晶體管97、鎖存器99、緩沖器101、與門103和緩沖器105構(gòu)成的。
電荷泵91是由反相器91K CMOS開關(guān)913和915以及保持電容917構(gòu) 成的。當(dāng)輸入時鐘CLK1的相位超前于輸出時鐘CLK2的相位時，電荷泵 91輸出"H"電平，當(dāng)輸入時鐘CLK1的相位滯后于輸出時鐘CLK2的相位時 輸出"L"電平。并且，當(dāng)輸入時鐘CLK1的相位和輸出時鐘CLK2的相位相 同時，電荷泵91輸出保持電容的剛先前值。
緩沖器93是多個反相器電路串聯(lián)的電路。復(fù)位晶體管97是用于將鎖 存器99的輸入電平強制地復(fù)位成"L"電平的薄膜晶體管。鎖存器99是兩個 反相器電路以環(huán)形連接的電路級。緩沖器101是由偶數(shù)個反相器電路串聯(lián) 的電路。與門103是輸出上述的邏輯門91、 93、 95、 97、 99和101與輸入 時鐘CLK1的邏輯"與"的門電路。
因此，只有當(dāng)邏輯門91、 93、 95、 97、 99和101的輸出為"H"電平時， 與門103才將輸入時鐘CLK1輸出至緩沖器105作為移位時鐘SCLK，當(dāng)邏 輯門91、 93、 95、 97、 99和101的輸出為"L"電平時，停止移位時鐘SCLK 的輸出。應(yīng)當(dāng)指出，緩沖器105是由多個反相器電路串聯(lián)的電路。
環(huán)型移位寄存器87是與環(huán)形連接的數(shù)字延遲線路83的個數(shù)具有相等 個數(shù)的D觸發(fā)器的移位寄存器電路。該環(huán)型移位寄存器87用作延遲量設(shè)置 單元。
圖20示出了環(huán)型移位寄存器87的電路示例。在圖20所示的情況下， 環(huán)型移位寄存器87由16個D觸發(fā)器電路以及反相器電路111構(gòu)成，在16個D觸發(fā)器電路中前一級的Q輸出是后一級的D輸入，其中最后一級的Q輸 出在反相器電路lll中經(jīng)過邏輯"反"，然后反饋至第一級的D輸入。
應(yīng)當(dāng)指出，D觸發(fā)器電路具有復(fù)位端，通過該復(fù)位端的復(fù)位信號的輸 入使所有Q輸出改變?yōu)?L"電平狀態(tài)。并且，D觸發(fā)器電路具有移位時鐘 端以在提供移位時鐘SCLK的情況下執(zhí)行鎖存D輸入并且以Q輸出輸出至 下一級的操作。
在該實施例的情況下，這樣進行工作，即升至"H"電平的Q輸出的個 數(shù)等于從復(fù)位狀態(tài)結(jié)束起輸入的移位時鐘SCLK的上升沿的個數(shù)。當(dāng)然， Q輸出的邏輯電平與其反轉(zhuǎn)輸出(反轉(zhuǎn)Q輸出)的關(guān)系是相反的。
并且，在各觸發(fā)器電路級中的Q輸出和反轉(zhuǎn)Q輸出執(zhí)行對應(yīng)于構(gòu)成數(shù) 字延遲線路83的各級的CMOS開關(guān)的打開/閉合操作。應(yīng)當(dāng)指出，Q輸出 與n溝道薄膜晶體管的柵極相連，反轉(zhuǎn)Q輸出與p溝道薄膜晶體管的柵極相 連。因此，構(gòu)成CMOS開關(guān)的兩個薄膜晶體管的打開操作和閉合操作各 自同時進行。
C-3時鐘信號生成電路的工作原理和優(yōu)點
現(xiàn)在說明時鐘信號生成電路的工作原理，主要是詳述移位時鐘生成 單元85的工作原理。
(a)復(fù)位
首先說明接通電源時所執(zhí)行的復(fù)位操作。圖21中的(A)是說明在復(fù)位 操作時移位時鐘生成單元85的工作狀態(tài)的示圖。這時，構(gòu)成移位時鐘生 成單元85的鎖存器99的上游電位被強制地置為"L"電平。因此，"H"電平 的邏輯門輸出被輸入至構(gòu)成移位時鐘生成單元85的與門103。
因此，移位時鐘SCLK從移位時鐘生成單元85提供至環(huán)型移位寄存器 87(圖22中的(B))。但是應(yīng)當(dāng)指出，因為復(fù)位信號(圖22中的(A))為"H"電平， 所以構(gòu)成環(huán)型移位寄存器87的各D觸發(fā)器被復(fù)位。即，即使輸入移位時鐘 SCLK，各D觸發(fā)器的Q輸出(圖22中的(C1)至(C16)段)為"L"電平。因此， 數(shù)字延遲線路83的延遲量在復(fù)位時間段內(nèi)保持為最小值。原因在于數(shù)字 延遲線路83的所有的CMOS開關(guān)被控制為打開。(b) 直到相位鎖定
接著，說明從復(fù)位操作結(jié)束直到輸入時鐘CLK1和輸出時鐘CLK2的 相位鎖定的工作原理。圖21中的(B)示出了在結(jié)束復(fù)位操作的時間點的工 作狀態(tài)。這時，輸入時鐘CLK1和輸出時鐘CLK2還沒有同步。因此，電 荷泵91的輸出為"L"電平。當(dāng)然，構(gòu)成移位時鐘生成單元85的鎖存器99的 輸入電位為"L"電平，并保持該狀態(tài)。因此，"H"電平的邏輯門輸出被輸 入至構(gòu)成移位時鐘生成單元85的與門103。
因此，在這一時間段內(nèi)移位時鐘SCLK也繼續(xù)從移位時鐘生成單元85 被提供至環(huán)型移位寄存器87(圖22中的(B))。但是，在此情況下，復(fù)位信 號(圖22中的(A))為"L"電平。因此，每次當(dāng)移位時鐘SCLK的邊沿輸入至D 觸發(fā)器時，Q輸出從第一級起依次升至"H"電平。
圖22中的(C1)至(C15)示出了當(dāng)輸入15個移位時鐘SCLK邊沿時的波 形。即，從第一至第十五D觸發(fā)器輸出"H"電平的Q輸出，并且只有第十 六D觸發(fā)器輸出"L"電平的Q輸出。
(c) 在相位鎖定之后
最后說明相位鎖定之后的工作原理。圖21中的(C)示出了在相位鎖定 時移位時鐘生成單元85的工作狀態(tài)。這時，輸入時鐘CLK1和輸出時鐘 CLK2同步，從而電荷泵91的輸出第一次變?yōu)?H"電平。
因此，鎖存器99的輸入電位被置為"H"電平，并保持該狀態(tài)。這種電 位變化將使輸入至構(gòu)成移位時鐘生成單元85的與門103的邏輯門輸出從 "H"電平切換至"L"電平，并且隨后保持該狀態(tài)。如圖22中的(B)所示，從 該電位起，停止向環(huán)型移位寄存器87提供移位時鐘SCLK。當(dāng)然， 一旦停 止提供移位時鐘SCLK，在環(huán)型移位寄存器87中"H"電平的移位操作停止。 在圖22的示例中，從第一至第十五級的Q輸出被切換至"H"電平的狀態(tài)被 保持。
另一方面，因為與構(gòu)成數(shù)字延遲線路83的CMOS反相器電路相連的 負(fù)載電容的個數(shù)為15，從而延遲時間已被調(diào)整為比延遲時間的最小值長 15個增量延遲時間的時鐘被輸出至輸出緩沖電路27。當(dāng)然，與第一實施例相同，當(dāng)從輸出時鐘CLK2的相位中檢測到輸出時鐘CLK2的相位超前 時，輸出時鐘CLK2的相位被反轉(zhuǎn)180。。
因此，如在本實施例中，上述的反轉(zhuǎn)功能也可以應(yīng)用于具有數(shù)字延 遲線路的時鐘信號生成電路。當(dāng)然，也可以設(shè)計為與第二實施例的電路 結(jié)構(gòu)的結(jié)合。
C-4其它的電路結(jié)構(gòu)
應(yīng)當(dāng)指出，其它的結(jié)構(gòu)可以設(shè)計用于在第三實施例中所述的數(shù)字型 時鐘信號生成電路。以下是幾個數(shù)字延遲線路及其驅(qū)動電路的示例。
(a)示例l
圖23示出了根據(jù)另一個實施例的時鐘信號生成電路121的電路結(jié)構(gòu)。 在圖23中與圖2中相對應(yīng)的部件以相同的附圖標(biāo)記表示。時鐘信號生成電 路121是由輸入緩沖電路21、數(shù)字延遲線路123、相位反轉(zhuǎn)/非反轉(zhuǎn)單元25、 輸出緩沖電路27、相位比較電路29、時鐘生成單元125、計數(shù)器127、解 碼器129和相位關(guān)系判定單元33構(gòu)成的。
在圖23中所示的時鐘信號生成電路121的各部件中，數(shù)字延遲線路 123、時鐘生成單元125、計數(shù)器127和解碼器129這四個部件是新部件。 這里只對本實施例的新部件進行描述。
數(shù)字延遲線路123是具有負(fù)載電容的多個反相器電路串聯(lián)而成的電 路。圖24示出了數(shù)字延遲線路123的結(jié)構(gòu)示例。與圖18中所示的結(jié)構(gòu)不同， 數(shù)字延遲線路123由16級緩沖器電路的串聯(lián)電路構(gòu)成，各級緩沖器電路具 有兩個串聯(lián)的CMOS反相器電路作為一個單位。
應(yīng)當(dāng)指出，各級緩沖器電路(除了最后一級)將其輸出線路分為兩路， 其中一路與下一級緩沖器電路相連，另一路經(jīng)CMOS開關(guān)與輸出端相連。 在此電路結(jié)構(gòu)的情況下，通過控制16個CM0S開關(guān)中的僅一個被控制為 閉合的CMOS開關(guān)的位置就可以實現(xiàn)延遲量的控制。
時鐘生成單元125是用于生成計數(shù)器127的工作時鐘的電路。應(yīng)當(dāng)指 出，時鐘生成單元125的電路結(jié)構(gòu)可與圖19所示的移位時鐘生成單元85完 全相同。計數(shù)器127是用于計算在等于輸入時鐘CLK1和輸出時鐘CLK2之間 的相位差的時間段內(nèi)所生成的時鐘個數(shù)的電路。圖25示出了計數(shù)器127的 電路示例。應(yīng)當(dāng)指出，圖25是在構(gòu)成數(shù)字延遲線123的延遲器件的個數(shù)為 16的情況下的電路示例。因此，數(shù)字輸出是D0至D3的4位輸出。
并且，解碼器129是只向?qū)?yīng)于計數(shù)值的CMOS開關(guān)輸出閉合的控制 信號的電路。圖26示出了解碼器129的電路示例。根據(jù)此電路結(jié)構(gòu)，計數(shù) 器127和解碼器129以如下方式工作。
例如，在復(fù)位信號RST輸入時，計數(shù)器127的數(shù)字輸出D0至D3都為"L" 電平。這時，解碼器129的控制信號DP2至DP16為"L"電平，而只有控制 信號DP1為"H"電平。
因此，只有位于數(shù)字延遲線路123的第一級的CMOS開關(guān)被控制為閉 合，并且延遲量復(fù)位為最小值。因此，只延遲了一級的延遲量的時鐘信 號被輸出至相位反轉(zhuǎn)/非反轉(zhuǎn)單元25。當(dāng)然，隨著在時鐘生成單元125中 所生成時鐘的個數(shù)增至二、三等等，只有控制信號DP1至DP16的"H"電平 的位置每次向后移動一級。該工作原理實現(xiàn)了延遲線路的數(shù)字控制。
(b)示例2
圖27圖示了根據(jù)又一個實施例的時鐘信號生成電路131的電路結(jié)構(gòu)。 在圖27中與圖17中相對應(yīng)的部件以相同的附圖標(biāo)記表示。這里對利用環(huán) 型移位寄存器控制數(shù)字延遲線路的延遲量的情況進行描述。但應(yīng)當(dāng)指出， 這里使用了與圖17中所示的結(jié)構(gòu)不同的數(shù)字延遲線路133和環(huán)型移位寄 存器135。
圖28示出了數(shù)字延遲線路133的電路示例。圖28中所示的數(shù)字延遲線 路133由16級緩沖器電路的串聯(lián)電路構(gòu)成，各級緩沖器電路具有兩個串聯(lián) 的CMOS反相器電路作為一個單位。
應(yīng)當(dāng)指出，各級緩沖器電路(除了最后一級)將其輸出線路分為兩路， 其中一路與下一級緩沖器電路相連，另一路經(jīng)CMOS開關(guān)與輸出端相連。 延遲量的控制是通過位于與輸出端相連的支路上的所有16個CMOS開關(guān) 的打開/閉合狀態(tài)的控制來實現(xiàn)的。應(yīng)當(dāng)指出，為了使數(shù)字延遲線路133正確地工作，16個CMOS開關(guān)中 的一個必須被持續(xù)地控制為閉合。因此，在該實施例的環(huán)型移位寄存器 135中，解碼器這樣工作，即16個D觸發(fā)器輸出的Q輸出中的只有一級的 控制信號DP輸出為"H"電平。在該實施例的情況下，輸入時鐘CLK1的延 遲量(即輸入時鐘CLK1經(jīng)過的緩沖器電路的個數(shù))被設(shè)置在1至16的范圍 內(nèi)。因此，位于第一級的CMOS開關(guān)被控制為閉合時是具有最短延遲時 間的狀態(tài)。這樣設(shè)置，即控制為閉合的各級CMOS開關(guān)向后移動，數(shù)字 延遲線路133的延遲量隨著延遲量的遞增而變得更大。因此，當(dāng)末尾的(第 16)CMOS開關(guān)被控制為閉合時，延遲時間最長。
接著描述環(huán)型移位寄存器135的結(jié)構(gòu)。環(huán)型移位寄存器135是與數(shù)字 延遲線路133的級數(shù)相等的個數(shù)的D觸發(fā)器以環(huán)形方式連接的移位寄存器 電路。圖29示出了環(huán)型移位寄存器135的電路示例。在圖29所示的情況下， 環(huán)型移位寄存器135由16級D觸發(fā)器電路141、反相器電路143和解碼器151 構(gòu)成，在16級D觸發(fā)器電路141中前一級的Q輸出是后一級的D輸入，最后 一級的Q輸出在反相器電路143中經(jīng)過邏輯"反"，然后反饋回第一級的D 輸入。
應(yīng)當(dāng)指出，D觸發(fā)器電路141具有復(fù)位端，通過該復(fù)位端的復(fù)位信號 的輸入所有Q輸出改變?yōu)?L"電平狀態(tài)。并且，D觸發(fā)器電路141具有移位 時鐘端以在提供移位時鐘SCLK的情況下執(zhí)行鎖定D輸入并且以Q輸出被 輸出至下一級的操作。
該移位寄存器的結(jié)構(gòu)與圖20中所示的相同。因此，工作原理是這樣 的，即升至"H"電平的Q輸出的個數(shù)等于從復(fù)位狀態(tài)結(jié)束起輸入的移位時 鐘SCLK的上升沿的個數(shù)。
但是，如果這些Q輸出只是以其原有的形式被提供至數(shù)字延遲線路 133，則數(shù)字延遲線路133將不能正確工作。因此，解碼器151起了作用。 解碼器151主要執(zhí)行檢測D觸發(fā)器的邊界位置的操作，在該邊界位置"H" 電平的Q輸出出現(xiàn)。這是因為該位置反映出用于相位同步的延遲時間。
因此，解碼器151包括15個用于檢測在第二級D觸發(fā)器至第十六級D 觸發(fā)器的范圍內(nèi)的D觸發(fā)器的輸入電平和輸出電平的匹配/非匹配的異或電路153。使用這些異或電路153可以確定D觸發(fā)器其自身的Q輸出為"H" 電平而下一級的Q輸出為"L"電平的該觸發(fā)器的位置，即電平改變的邊界位置。
應(yīng)當(dāng)指出，在電平改變的邊界位置處，在異或電路153的輸出中出現(xiàn) 兩個"H"電平脈沖信號(延遲量設(shè)置信號DP)。因此，與門155實現(xiàn)其本級 的Q輸出和異或電路153的邏輯"與"，并且只提取一個"H"電平脈沖信號。 15個與門155的輸出脈沖作為控制信號DP被提供至在數(shù)字延遲線路133 中相應(yīng)位置處的CMOS開關(guān)(更具體地是其柵極)。
應(yīng)當(dāng)指出，控制信號DP是正邏輯的。因此，控制信號DP被直接地提 供至n溝道薄膜晶體管的柵極，而控制信號DP在反相器電路中經(jīng)過邏輯 "反"后的信號被提供至p溝道薄膜晶體管的柵極。
但是，關(guān)于在第一級中的與門155的輸出脈沖，該輸出脈沖與復(fù)位信 號一起被輸入至或門157，并且二者的邏輯"和"作為控制信號DP1被提 供至第一級的CMOS開關(guān)。因此，第一級的CMOS開關(guān)可以在復(fù)位信號輸 入時被強制地控制為閉合。
以下參照圖30說明在時鐘信號生成電路131中所執(zhí)行的操作。應(yīng)當(dāng)指 出，因為移位時鐘生成單元85的工作原理與圖17中所示的時鐘信號生成 電路81的情況相同，所以省略了其說明。
(i)復(fù)位
首先說明接通電源時所執(zhí)行的復(fù)位操作。這時，向環(huán)型移位寄存器 135提供"H"電平的復(fù)位信號(圖30中的(A))和移位時鐘SCLK(圖30中的 (B))。由于經(jīng)過了或門157的復(fù)位信號，所以只有第一CMOS開關(guān)被控制 為閉合狀態(tài)。因此，數(shù)字延遲線路133的延遲量被控制為最小值。
直到相位鎖定
接著，說明從復(fù)位操作結(jié)束直到輸入時鐘CLK1和輸出時鐘CLK2的 相位鎖定的工作原理。首先，由于在復(fù)位操作結(jié)束之后第一移位時鐘 SCLK的輸入，所以只有第一級的D觸發(fā)器的Q輸出變?yōu)?H"電平。這時， 第二級D觸發(fā)器的Q輸出為"L"電平，從而"H"電平控制信號DP只出現(xiàn)在第 一級與門155的輸出級。因此，只有第一級的CMOS開關(guān)被控制為閉合。然后， 一旦在復(fù)位操作結(jié)束之后輸入第二移位時鐘SCLK，第一級D
觸發(fā)器141和第二級D觸發(fā)器141的輸出為"H"電平。因此，可以發(fā)現(xiàn)"H" 電平Q輸出與"L"電平Q輸出的邊界位置處于第二級D觸發(fā)器141和第三級 D觸發(fā)器141之間。
因此，只在第二與門155的輸出級出現(xiàn)"H"電平控制信號DP，并且只 有第二級CMOS開關(guān)被控制為閉合。隨后，每次當(dāng)移位時鐘SCLK輸入時， 被控制為閉合的CMOS開關(guān)的位置依次轉(zhuǎn)移到第三、第四等等(圖30中的 (C1)至(C15))。
相位鎖定之后
最后，說明相位鎖定之后的工作原理。圖30示出了在復(fù)位結(jié)束之后 的第15個移位時鐘SCLK已被輸入至環(huán)型移位寄存器135的時間點處所檢 測到相位鎖定的情形。在此情況下，"H"電平Q輸出和"L"電平Q輸出的邊 界位置被確定在第15級D觸發(fā)器141和第16級D觸發(fā)器141之間。因此，在 第15級緩沖器電路中被延遲的時鐘通過第15個CMOS開關(guān)被輸出至相位 反轉(zhuǎn)/非反轉(zhuǎn)單元25。這些操作實現(xiàn)了延遲量的數(shù)字控制。
D 第四實施例
D-l顯示面板的結(jié)構(gòu)
圖31示出了在本實施例中所描述的顯示面板161的平面視圖結(jié)構(gòu)。在 圖31中，對應(yīng)于圖l的部件以相同的附圖標(biāo)記表示。如圖31所示，除了時 鐘信號生成電路171具有分級的延遲控制功能之外，即具有粗調(diào)功能和精 調(diào)功能相結(jié)合的延遲量調(diào)整功能之外，顯示面板161的基本結(jié)構(gòu)與根據(jù)第 一實施例的顯示面板1的結(jié)構(gòu)相同。
D-2時鐘信號生成電路的結(jié)構(gòu)(延遲量分級控制型)
圖32示出了根據(jù)本實施例時鐘信號生成電路171的電路結(jié)構(gòu)。應(yīng)當(dāng)指 出，與第一實施例(圖2)和第三實施例(圖17)中相同的部件以相同的附圖
標(biāo)記表示。
如圖32所示，根據(jù)本實施例的時鐘信號生成電路171具有壓控型延遲 線路23和數(shù)字延遲線路83的兩級延遲結(jié)構(gòu)，這兩級分別采用電荷泵31和環(huán)型移位寄存器87作為延遲量設(shè)置單元。在該實施例的情況下，壓控型
延遲線路23和電荷泵31對應(yīng)于延遲量的精調(diào)功能，數(shù)字延遲線路83和環(huán) 型移位寄存器87對應(yīng)于延遲量的粗調(diào)功能。
應(yīng)當(dāng)指出，通過輸入時鐘CLK1的分頻所得的時鐘用作生成移位時鐘 SCLK的時鐘，移位時鐘SCLK用于操控環(huán)型移位寄存器87的移位操作。 為此設(shè)置了分頻電路173。然而分頻電路173的周期可以任意設(shè)置，周期 越大，環(huán)型移位寄存器87的工作頻率越低。因此，可以保證環(huán)型移位寄 存器87和數(shù)字延遲線路83的工作裕度。因此，也可以降低對收益率的影 響。
D-3時鐘信號生成電路的工作原理和優(yōu)點
在根據(jù)本實施例的時鐘信號生成電路171中，檢測復(fù)位操作結(jié)束時的 相位關(guān)系，并且在后續(xù)的工作時間段內(nèi)，根據(jù)在相位比較電路29中所檢 測到的相位量設(shè)置用于精調(diào)的壓控型延遲線路23以及用于粗調(diào)的數(shù)字延 遲線路83的延遲量。
當(dāng)輸出時鐘CLK2的相位超前于輸入時鐘CLK1的相位時，在相位關(guān) 系判定單元33的控制下，在相位反轉(zhuǎn)/非反轉(zhuǎn)單元25中進行輸出時鐘 CLK2的180。相位反轉(zhuǎn)。當(dāng)最終檢測到相位鎖定時，延遲量設(shè)置操作在電 荷泵31和環(huán)型移位寄存器87中被停止，并保存該時間點的延遲量。
當(dāng)在相位鎖定之后產(chǎn)生相位差時，就只通過電荷泵31進行相位精調(diào) 操作，而用于粗調(diào)的環(huán)型移位寄存器87不工作。這是因為在相位鎖定之 后的相移是微小的，并且在移位時鐘SCLK產(chǎn)生之前消除相位差，移位時 鐘SCLK是輸入時鐘CLK1的分頻時鐘。
以這種方式分級控制延遲可以使時鐘信號生成電路實現(xiàn)相位鎖定速 度和精調(diào)的相互平衡。當(dāng)然，在本實施例中相位的調(diào)整范圍也可以限制 在180°，從而可以實現(xiàn)電路面積的減小和電能耗的降低。
D-4其它的電路結(jié)構(gòu)
以上描述了一種結(jié)構(gòu)，其中用于粗調(diào)的延遲線路由壓控型延遲線路 23構(gòu)成，用于精調(diào)的延遲線路由數(shù)字延遲線路83構(gòu)成。但是，也可進行 如圖33所示的時鐘信號生成電路181的另一種設(shè)置，其中用于粗調(diào)和精調(diào)的兩條延遲線路都由數(shù)字延遲線路83構(gòu)成。在這種情況下，精調(diào)的移位
時鐘SCLK1可以生成為輸入時鐘CLK1的分頻時鐘，粗調(diào)的移位時鐘 SCLK2可以進一步地生成為分頻時鐘的分頻時鐘。
E 第五實施例
E-l顯示面板的結(jié)構(gòu)
圖34示出了在本實施例中所描述的顯示面板191的平面視圖結(jié)構(gòu)。在 圖34中，對應(yīng)于圖l的部件以相同的附圖標(biāo)記表示。如圖34所示，除了時 鐘信號生成電路201之外，顯示面板191的基本結(jié)構(gòu)與根據(jù)第一實施例的 顯示面板l的結(jié)構(gòu)相同。
本實施例中的時鐘信號生成電路201增加了假鎖定狀態(tài)解除功能。原 因在于，與形成于硅片上的晶體管相比，形成于玻璃基板的表面上的薄 膜晶體管其性能波動大。因此，輸入時鐘CLK1和輸出時鐘CLK2之間的 相位差為180。的情形可能被錯誤地判斷為相位鎖定。為了解決該問題， 根據(jù)本實施例的時鐘信號生成電路201具有檢測假鎖定狀態(tài)并解除該狀 態(tài)的功能。
E-2時鐘信號生成電路的結(jié)構(gòu)(假鎖定解除功能型)
圖36示出了根據(jù)本實施例的時鐘信號生成電路201的電路結(jié)構(gòu)。應(yīng)當(dāng) 指出，在圖36中與圖2中相同的部件以相同的附圖標(biāo)記表示。
圖36中所示的時鐘信號生成電路201的新部件是假鎖定檢測單元 203。該假鎖定檢測單元203是用于檢測輸入時鐘CLK1和輸出時鐘CLK2 之間的假鎖定狀態(tài)的電路。應(yīng)當(dāng)指出，假鎖定檢測單元203也可稱為"假 鎖定解除單元"。
應(yīng)當(dāng)指出，在本實施例中，還在相位關(guān)系判定單元33和假鎖定檢測 單元203之間設(shè)置了供相位反轉(zhuǎn)/非反轉(zhuǎn)單元25使用的或門205。即，設(shè)置 了可生成相位轉(zhuǎn)換控制信號Pcont和假鎖定檢測信號WNG的邏輯"和"的 門電路。圖37A和圖37B示出了假鎖定檢測單元203的電路結(jié)構(gòu)。圖37A示出了 門電路與邏輯電路205組合的情形的電路結(jié)構(gòu)，圖37B示出了只是組合了 門電路的電路結(jié)構(gòu)。
圖38示出了假鎖定檢測單元203的輸入/輸出關(guān)系。如圖38中的粗線 所示，當(dāng)判定輸出Q1和Q2都為"L"電平且輸入時鐘CLK1和輸出時鐘 CLK2的信號電平不同時，假鎖定檢測單元203判定輸入時鐘CLK1和輸出 時鐘CLK2處于假鎖定狀態(tài)。
在圖37A和圖37B中的或非門處檢測判定輸出Q1和Q2都為"L"電平。 并且，在圖37A和圖37B中的異或門處檢測輸入時鐘CLK1和輸出時鐘 CLK2的信號電平是否不同。邏輯電路205實現(xiàn)和"與門"相同的邏輯操 作。
當(dāng)檢測到假鎖定狀態(tài)時，該假鎖定檢測單元203將假鎖定檢測信號 WNG轉(zhuǎn)換為"H"電平。當(dāng)沒有檢測到假鎖定狀態(tài)時，假鎖定檢測單元203 輸出"L"電平的假鎖定檢測信號WNG。
E-3時鐘信號生成電路的工作原理和優(yōu)點
在根據(jù)本實施例的時鐘信號生成電路201的情況下，即便在來自相位 比較電路29的判定輸出Q1和Q2都是"L"電平并且確定為相位鎖定狀態(tài)的 情況下，假鎖定檢測單元203也可以判斷該鎖定狀態(tài)的真?zhèn)巍?br> 當(dāng)判斷出鎖定狀態(tài)是假的(假鎖定)時，壓控型延遲線路23的輸出時鐘 的相位可以通過相位反轉(zhuǎn)/非反轉(zhuǎn)單元25被反轉(zhuǎn)。因為假鎖定狀態(tài)和真鎖 定狀態(tài)之間的相位差是180。，所以輸出時鐘CLK2通過該反轉(zhuǎn)操作可以被 改變成正確的鎖定相位。
當(dāng)然，當(dāng)在假鎖定狀態(tài)的檢測之前檢測到輸出時鐘CLK2超前于輸入 時鐘CLK1的情況下，壓控型延遲線路23的輸出時鐘通過相位反轉(zhuǎn)/非反 轉(zhuǎn)單元25被反轉(zhuǎn)。因此，通過利用根據(jù)該電路結(jié)構(gòu)的時鐘信號生成電路 201，即便在輸出時鐘CLK2的相位被錯誤地認(rèn)定為假鎖定狀態(tài)的情況下， 該狀態(tài)也可以被解除并以可靠的方式進入正確的鎖定狀態(tài)。
F 第六實施例F-l顯示面板的結(jié)構(gòu)
圖39示出了在本實施例中所描述的顯示面板211的平面視圖結(jié)構(gòu)。在 圖39中，對應(yīng)于圖l的部件以相同的附圖標(biāo)記表示。如圖39所示，除了時 鐘信號生成電路221之外，顯示面板211的基本結(jié)構(gòu)與根據(jù)第一實施例的 顯示面板l的結(jié)構(gòu)相同。
根據(jù)本實施例的時鐘信號生成電路221具有分離相位關(guān)系的判定時 間段和相位調(diào)節(jié)時間段的分離功能，所述相位調(diào)節(jié)是根據(jù)所述相位關(guān)系 判定的判定結(jié)果進行的。原因在于，當(dāng)執(zhí)行相位調(diào)節(jié)操作的同時判定相 位關(guān)系時，在判定操作的過程中相位關(guān)系也改變，從而干擾了準(zhǔn)確的相 位判定。
因此，在本實施例中所描述的時鐘信號生成電路是這樣的，即在延 遲量設(shè)置操作被停止的時間段內(nèi)(即在復(fù)位時間段內(nèi))判定輸入時鐘CLK1 和輸出時鐘CLK2的相位關(guān)系，并且在復(fù)位時間段結(jié)束之后根據(jù)其判定結(jié) 果進行反轉(zhuǎn)/非反轉(zhuǎn)。
圖40示出了其工作原理。圖40中的(A)示出了復(fù)位信號的提供時間 段。在接通電源之后復(fù)位信號被輸出預(yù)定的時間段。各電路的狀態(tài)由于 復(fù)位信號被復(fù)位至初始狀態(tài)。圖40中的(B)示出了整個時鐘信號生成電路 的工作時序，圖40中的(C)示出了相位反轉(zhuǎn)/非反轉(zhuǎn)單元25的工作時序。應(yīng) 當(dāng)指出，在相位判定時間段內(nèi)輸入相位被確定在被輸出而沒有被改變的 工作狀態(tài)。
F-2時鐘信號生成電路的結(jié)構(gòu)(判定時間段分離型)
圖41示出了根據(jù)本實施例的時鐘信號生成電路211的電路結(jié)構(gòu)。應(yīng)當(dāng) 指出，在圖41中與圖2中相同的部件以相同的附圖標(biāo)記表示。
對于圖41中所示的時鐘信號生成電路221，新的部件是工作模式轉(zhuǎn)換 電路223。該工作模式轉(zhuǎn)換電路223根據(jù)復(fù)位信號的輸入執(zhí)行提供至相位 反轉(zhuǎn)/非反轉(zhuǎn)單元25的控制信號的切換操作。圖42示出了工作模式轉(zhuǎn)換電 路223的電路結(jié)構(gòu)。圖42中所示的工作模式轉(zhuǎn)換電路223是假定相位反轉(zhuǎn)/ 非反轉(zhuǎn)單元25具有圖4所示電路結(jié)構(gòu)的電路示例。在工作模式轉(zhuǎn)換電路223中，包括構(gòu)成鎖存器的反相器電路在內(nèi)的四 個反相器電路串聯(lián)地設(shè)置于相位轉(zhuǎn)換控制信號Pcont的傳輸通道上。艮P， 輸入電平就是輸出電平而沒有改變。但是，在相位轉(zhuǎn)換控制信號Pcont的
傳輸通道上配置有開關(guān)，該開關(guān)在復(fù)位信號輸入時打開，并且禁止新的 鎖存操作和輸出操作。并且，與輸出級相連的是一個開關(guān)(薄膜晶體管)，
該開關(guān)在復(fù)位信號輸入時閉合以強制地控制工作模式轉(zhuǎn)換電路223的輸 出級為"L"電平。
F-3時鐘信號生成電路的工作原理和優(yōu)點
圖43示出了電路中的連接是怎樣根據(jù)復(fù)位信號的信號電平變化的。 圖43中的(A)示出了復(fù)位時的連接狀態(tài)。如圖所示，在復(fù)位時，固定的"L" 電平信號從工作模式轉(zhuǎn)換電路223的輸出端輸出至相位反轉(zhuǎn)/非反轉(zhuǎn)單元 25。相位反轉(zhuǎn)/非反轉(zhuǎn)單元25具有圖4中所示的結(jié)構(gòu)，因此，相位反轉(zhuǎn)/非 反轉(zhuǎn)單元25起緩沖器的作用。另一方面，在正常的工作過程中，按照在 相位關(guān)系判定單元33中的判定結(jié)果的信號電平被輸出至相位反轉(zhuǎn)/非反 轉(zhuǎn)單元25。因此，相位關(guān)系的判定時間段和根據(jù)相位關(guān)系判定的判定結(jié) 果的相位調(diào)節(jié)時間段被分離，從而可以實現(xiàn)準(zhǔn)確的判定操作和準(zhǔn)確的相 位控制。
F-4其它的電路結(jié)構(gòu)
盡管上文已描述了一種設(shè)置，在該設(shè)置中通過相位關(guān)系判定單元33 的相位關(guān)系的判定時間段和根據(jù)判定結(jié)果的相位調(diào)節(jié)時間段被分離，但 也可以進行另一種設(shè)置，其中在圖44所示的時鐘信號生成電路231中，上 述的假鎖定檢測功能也用于分離判定時間段和根據(jù)判定結(jié)果的相位控制 時間段。
G 其它結(jié)構(gòu)的示例 G-l絕緣基板
以上實施例描述了采用使用了多晶硅(無論高溫或低溫)、非晶硅、有 機材料等的薄膜形成技術(shù)或印刷技術(shù)，在為絕緣基板的玻璃基板3上直接 形成構(gòu)成時鐘信號生成電路的有源元件。但是，其上形成有時鐘信號生成電路的絕緣基板不局限于此，也可以是諸如安裝于玻璃基板3上的塑料 等的其它的絕緣基板。
G-2顯示面板的應(yīng)用例
上述實施例中所述的時鐘信號生成電路不局限用于液晶面板，也可
以應(yīng)用于有機EL面板、等離子顯示器、場致發(fā)射顯示器以及其它的光發(fā)
射顯示面板。
G-3電子設(shè)備的應(yīng)用例
(a) 系統(tǒng)示例
上述的時鐘信號生成電路不局限用于系統(tǒng)顯示器，也可以應(yīng)用于其 它的電子設(shè)備。以下將描述電子設(shè)備的示例。
圖45示出了安裝有顯示面板的電子設(shè)備的系統(tǒng)結(jié)構(gòu)示例。該電子設(shè) 備由顯示面板243、系統(tǒng)控制單元245和時鐘信號生成電路247構(gòu)成。時鐘 信號生成電路247可形成于顯示面板243的基板上，或者形成于單獨的基 板上。
系統(tǒng)控制單元245是用于控制整個系統(tǒng)的工作的處理單元，例如由 CPU構(gòu)成。并且根據(jù)電子設(shè)備的使用設(shè)置有接口。
圖46示出了安裝有成像器件(成像儀)的電子設(shè)備的系統(tǒng)結(jié)構(gòu)示例。該 電子設(shè)備251由成像器件253、系統(tǒng)控制單元255和時鐘信號生成電路257 構(gòu)成。這里，時鐘信號生成電路257是用于生成成像器件的工作時鐘的電 路，并且如上述實施例的情況，時鐘信號生成電路257可形成于成像器件 253的基板上或者形成于其它的基板上。
系統(tǒng)控制單元255是用于控制整個系統(tǒng)的工作的處理單元，例如由 CPU構(gòu)成。并且根據(jù)電子設(shè)備的使用設(shè)置有接口。也可以設(shè)計為另一種 結(jié)構(gòu)，即只有傳感器裝置而沒有系統(tǒng)控制單元255。
(b) 電子設(shè)備的外觀的示例
下文描述了電子設(shè)備的外觀的示例。時鐘信號生成電路構(gòu)造在殼體 的某部件中。圖47是電視接收裝置261的外觀的示例。電視接收裝置261的結(jié)構(gòu)為 顯示面板265位于作為殼體的前面板263的前表面上。
圖48A和圖48B是數(shù)碼相機271的外觀的示例。圖48A是數(shù)碼相機的前 側(cè)(目標(biāo)側(cè))的外觀的示例，圖48B數(shù)碼相機的后側(cè)(拍攝者側(cè))的外觀 的示例。數(shù)碼相機271具有保護蓋273、拍攝鏡頭單元275、顯示面板277、 控制開關(guān)279、快門按鈕281以及設(shè)置在殼體上的其它元件。
圖49是攝像機291的外觀的示例。攝像機291在主體單元293的前側(cè)具 有用于拍攝目標(biāo)的拍攝鏡頭295，還具有設(shè)置在主體單元293的后表面的 拍攝開始/停止開關(guān)297，以及設(shè)在主體單元293側(cè)面的顯示面板299。
圖50A和圖50B是翻蓋手機301的外觀的示例。圖50A是手機301打開 時的外觀的示例，圖50B是手機301閉合時的外觀的示例。手機301包括上 殼體303、下殼體305、連接單元(在此例中為鉸接單元)307、主顯示面板 309以及設(shè)置在殼體的表面上的副顯示面板311、圖片燈313和拍攝鏡頭 315。
圖51是計算機321的外觀的示例。計算機321由下殼體323、邊殼體 325、鍵盤327和顯示面板329構(gòu)成。
除了這些示例之外，時鐘信號生成電路可以用于其它的電子設(shè)備中， 例如音頻播放器、游戲控制臺、電子書閱讀器、電子字典等。
G-4相位比較電路
上述一些實施例的情形是輸出緩沖電路27包括如圖5所示的電路。但 是，在使用數(shù)字延遲線路作為延遲線路的情況下，圖52中所示的電路結(jié) 構(gòu)可以用于輸出緩沖電路27。 g口，輸出緩沖電路27可以配置為以輸出時 鐘CLK2作為其工作時鐘的D觸發(fā)器271。在此情況下，輸入時鐘CLK1可 以與D輸入端相連。
在此電路結(jié)構(gòu)中，輸出緩沖電路27按圖53中所示的關(guān)系工作。艮卩， 當(dāng)狀態(tài)為鎖定狀態(tài)或者輸出時鐘CLK2的相位滯后于輸入時鐘CLK1的相 位時，Q輸出為"H"電平，當(dāng)輸出時鐘CLK2的相位超前于輸入時鐘CLK1 的相位時，Q輸出為"L"電平。該Q輸出與構(gòu)成移位時鐘生成單元85的電荷泵91(圖19)的輸出相同。 因此，當(dāng)使用具有如圖52所示的電路結(jié)構(gòu)的輸出緩沖電路27時，移位時 鐘生成單元85的電路結(jié)構(gòu)可以是圖54中所示的形式。g卩，從圖19所示的 移位時鐘生成單元85的電路結(jié)構(gòu)中省去電荷泵91的電路結(jié)構(gòu)也可以滿足需要。
圖55示出了當(dāng)采用該電路結(jié)構(gòu)時移位時鐘生成單元85的工作原理。 圖55中所示的工作原理與第一實施例中所描述的圖21中所示的工作原理 是相同的。
G-5其它
在本發(fā)明的精神和范圍內(nèi)，可以對上述實施例進行各種修改，例如 根據(jù)本說明書的內(nèi)容，通過組合得到或者作出各種修改和應(yīng)用。本領(lǐng)域 技術(shù)人員應(yīng)當(dāng)理解，在所附權(quán)利要求或其等同物的范圍內(nèi)，可根據(jù)設(shè)計 需要和其它因素進行各種修改、組合、子組合和改變。
權(quán)利要求
1. 一種延遲同步環(huán)型時鐘信號生成電路，其包括延遲線路，其用于將第一時鐘信號以設(shè)定的延遲量延遲并輸出；延遲時長設(shè)定單元，其用于根據(jù)從輸出端輸出的第二時鐘信號和所述第一時鐘信號之間的相位差設(shè)定所述延遲線路的延遲時長；相位關(guān)系判定單元，其用于判斷所述第一時鐘信號和所述第二時鐘信號的相位關(guān)系是否為特定的相位關(guān)系；以及相位反轉(zhuǎn)/非反轉(zhuǎn)單元，其用于當(dāng)檢測到所述特定的相位關(guān)系時，對包括所述延遲線路的傳輸線路上的所述第一時鐘信號進行相位反轉(zhuǎn)。
2. 根據(jù)權(quán)利要求1所述的延遲同步環(huán)型時鐘信號生成電路，其還包括假鎖定狀態(tài)檢測單元，其用于檢測所述第一時鐘信號和所述第二時 鐘信號之間的假鎖定狀態(tài)；以及假鎖定狀態(tài)解除單元，其用于當(dāng)檢測到所述假鎖定狀態(tài)時命令所述 相位反轉(zhuǎn)/非反轉(zhuǎn)單元進行相位反轉(zhuǎn)。
3. 根據(jù)權(quán)利要求1所述的延遲同步環(huán)型時鐘信號生成電路，其中， 所述相位關(guān)系判定單元在復(fù)位時間段內(nèi)判斷是否已發(fā)生了所述的特定的 相位關(guān)系，并且在所述復(fù)位時間段結(jié)束后命令所述相位反轉(zhuǎn)/非反轉(zhuǎn)單元 進行反轉(zhuǎn)或非反轉(zhuǎn)。
4. 根據(jù)權(quán)利要求1所述的延遲同步環(huán)型時鐘信號生成電路，其中， 所述的特定的相位關(guān)系為所述第二時鐘信號的相位超前于所述第一時鐘 信號的相位的狀態(tài)。
5. 根據(jù)權(quán)利要求1所述的延遲同步環(huán)型時鐘信號生成電路，其中， 所述的特定的相位關(guān)系為所述第二時鐘信號的相位滯后于所述第一時鐘 信號的相位的狀態(tài)。
6. 根據(jù)權(quán)利要求1所述的延遲同步環(huán)型時鐘信號生成電路，其中，構(gòu)成所述延遲同步環(huán)型時鐘信號生成電路的有源元件利用薄膜形成技術(shù) 或印刷技術(shù)形成于絕緣基板上。
7. —種顯示面板模塊，其包括 顯示面板；如權(quán)利要求l一6之一所述的延遲同步環(huán)型時鐘信號生成電路；以及 驅(qū)動電路，其用于基于所述第二時鐘信號驅(qū)動所述顯示面板。
8. 根據(jù)權(quán)利要求7所述的顯示面板模塊，其中，所述時鐘信號生成電 路的有源元件是形成或印刷于絕緣基板上的薄膜晶體管。
9. 根據(jù)權(quán)利要求7所述的顯示面板模塊，其中，所述顯示面板是液晶 面板。
10. —種成像裝置，其包括 成像器件；如權(quán)利要求l一6之一所述的延遲同步環(huán)型時鐘信號生成電路；以及驅(qū)動電路，其用于基于所述第二時鐘信號驅(qū)動所述成像器件。
11. 一種電子設(shè)備，其包括如權(quán)利要求l一6之一所述的延遲同步環(huán)型時鐘信號生成電路； 系統(tǒng)控制單元，其用于控制整個系統(tǒng)的運行；以及 操作輸入單元，其用于接受輸入給所述系統(tǒng)控制單元的操作輸入。
全文摘要
一種延遲同步環(huán)型時鐘信號生成電路包括延遲線路，其用于將第一時鐘信號以設(shè)定的延遲量延遲并輸出；延遲時長設(shè)置單元，其用于根據(jù)從輸出端輸出的第二時鐘信號和第一時鐘信號之間的相位差設(shè)置延遲線路的延遲時長；相位關(guān)系判定單元，其用于判斷第一時鐘信號和第二時鐘信號的相位關(guān)系是否為特定的相位關(guān)系；以及相位反轉(zhuǎn)/非反轉(zhuǎn)單元，其用于在檢測到特定的相位關(guān)系時在包括延遲線路的傳輸線路上對第一時鐘信號進行相位反轉(zhuǎn)。本發(fā)明還提供了設(shè)置有所述延遲同步環(huán)型時鐘信號生成電路的顯示面板模塊、成像裝置和電子設(shè)備。采用上述結(jié)構(gòu)的時鐘信號生成電路可以使延遲量的調(diào)整范圍減半，從而可以減小電路面積。
文檔編號H03L7/06GK101453211SQ20081017893
公開日2009年6月10日 申請日期2008年12月5日 優(yōu)先權(quán)日2007年12月5日
發(fā)明者千田滿, 水橋比呂志 申請人:索尼株式會社