專利名稱：具有用于內(nèi)核電源關(guān)閉應(yīng)用的雙電壓輸入電平轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路，尤其涉及可應(yīng)用在包括液晶顯示LCD控制 器的各種集成電路中的降低功率消耗的電平轉(zhuǎn)換器。
背景技術(shù)：
電平轉(zhuǎn)換器是允許數(shù)字信號從低電源電平向高電源電平轉(zhuǎn)換的電路。 隨著集成電路最小特征尺寸的進(jìn)一步減小，用于集成電路(IC)內(nèi)核邏輯 部分的電源電壓進(jìn)一步被減少到大約1.0伏或者更低的電平。然而，集成 電路輸入/輸出(IO)部分的電源電壓必須維持在更高的等級(3.3伏或者 更高的電壓)，以確保較高的信噪比以及和其他器件的兼容性。例如，在 液晶顯示(LCD)器件中，提供到LCD控制器IC的輸入信號大約是3伏， 但卻需要20到40伏的信號來打開LCD面板中使用的薄膜晶體管(TFT)。 這種情況下，就需要電平轉(zhuǎn)換器來實(shí)現(xiàn)轉(zhuǎn)換電壓的目的。
圖2A顯示了一種傳統(tǒng)的電平轉(zhuǎn)換器200。該電平轉(zhuǎn)換器200使用四種 類型的晶體管。低電壓N型金屬氧化物半導(dǎo)體(Metal-oxide semiconductor, NMOS)和P型金屬氧化物半導(dǎo)體(PMOS)晶體管(圖中未顯示)，用在 反相器220的低電源電壓VDD202中。高電壓NMOS晶體管217、 223和 高電壓PMOS晶體管203、 205用在高電源電壓VDDPST 201部分中。低 電壓晶體管相比高電壓晶體管具有更薄的柵氧化層。此外，高電壓晶體管 的閾值電壓通常比低電壓晶體管高0.2-0.4伏，以減少電平轉(zhuǎn)換器200運(yùn)行 過程中的泄漏電流。
在傳統(tǒng)的電平轉(zhuǎn)換器200中， 一個(gè)普遍缺陷是其泄漏電流特性較差。 由于泄漏電流219、221 /人高電源電壓VDDPST 201流向4矣地電壓VSS 203， 特別是當(dāng)省電模式期間內(nèi)核的電壓VDD被關(guān)閉時(shí)，降低了電路200的功率 消耗性能。當(dāng)內(nèi)核電源電壓VDD 202關(guān)閉時(shí)，連接到內(nèi)核電源電壓VDD的晶體管處于浮動狀態(tài)，因此而變得不穩(wěn)定，并足以觸發(fā)從節(jié)點(diǎn)ND 207 或節(jié)點(diǎn)209穿過晶體管217和/或223至接地電壓VSS 203的泄漏路徑。當(dāng) 內(nèi)核電源電壓VDD 202傾斜上升時(shí)，也可以觀察到增加的泄漏電流。
參考圖2A，傳統(tǒng)的電平轉(zhuǎn)換器200使用反相器220和由晶體管203、 205、 217及223組成的差分對。如果低電源電壓或內(nèi)核電源電壓VDD 202 在大約0伏和1.2伏之間擺動，并且高電源電壓或IO電源電壓VDDPST 201 在O伏和3.3伏之間擺動時(shí)，電平轉(zhuǎn)換器200的功能是將在O伏和1.2伏之 間(VDD)擺動的低電壓輸入信號IN 215轉(zhuǎn)換為在0伏和3.3伏之間
(VDDPST)擺動的高電壓輸出信號OUTPUT 211,其中高電壓輸出信號 OUTPUT 211位于設(shè)置在晶體管203和晶體管223之間的輸出節(jié)點(diǎn)處。
當(dāng)輸入信號IN215為邏輯低(VSS)時(shí)，NMOS晶體管217和PMOS 晶體管203被開啟，導(dǎo)致輸出信號OUTPUT 211變?yōu)檫壿嫺?VDDPST 201 )。如果輸入信號IN 215為邏輯高(VDD)時(shí)，NMOS晶體管223和 PMOS晶體管205被開啟，導(dǎo)致輸出信號OUTPUT 211被下拉為邏輯低
(VSS)。
圖2B顯示了一種互補(bǔ)型金屬氧化物半導(dǎo)體(Complementary Metal-Oxide-Semiconductor Transistor, CMOS )緩沖電路250的簡化示意圖， 在CMOS緩沖電路250中，電平轉(zhuǎn)換器251用以連接在圖1A中所示的LCD 控制器IC中的低電壓(內(nèi)核電源電壓VDD)電路和高電壓(IO電源電壓 VDDPST)電路。CMOS緩沖電路250分別包括電平轉(zhuǎn)換器模塊252、解碼 電路模塊250和驅(qū)動器電路256。由于傳統(tǒng)電平轉(zhuǎn)換器200和CMOS緩沖 電路250為本領(lǐng)域技術(shù)人員所公知，因此這里省略對它們的詳細(xì)描述。
如上文的簡要描述，傳統(tǒng)電平轉(zhuǎn)換器電路200的一個(gè)缺陷是其泄漏電 流性能較差，特別是在省電模式期間內(nèi)核電源電壓VDD被關(guān)閉時(shí)，由此降 低了電路的功率消耗特性。本發(fā)明意識到傳統(tǒng)技術(shù)的上述缺陷，并提出了 一種改進(jìn)的電平轉(zhuǎn)換器。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明的實(shí)施例提供了 一種在內(nèi)核電源關(guān)閉期間具有減少泄漏電流的電平轉(zhuǎn)換器，由此改善集成電路的功率消耗特性。
根據(jù)本發(fā)明的第一實(shí)施例， 一種電平轉(zhuǎn)換器包括具有第一晶體管和第 二晶體管的第一開關(guān)模塊，所述第一晶體管與第二晶體管具有漏極、柵極 和源極，其中所述第一晶體管與第二晶體管的漏極連接到第一電壓端。
所述電平轉(zhuǎn)換器還包括連接在第一開關(guān)模塊的源極與第二電壓端之間 的第二開關(guān)模塊，所述第二開關(guān)模塊包括至少四個(gè)互相連接的晶體管，其 中在所述第一開關(guān)模塊和所述第二開關(guān)模塊之間設(shè)置有輸出節(jié)點(diǎn)。另外所 述電平轉(zhuǎn)換器包括連接在所述第二晶體管源極和所述第二電壓端的第三開 關(guān)模塊，所述第三開關(guān)模塊包括另外四個(gè)互相連接的晶體管，其中第二開
關(guān)模塊和第三開關(guān)模塊的每個(gè)晶體管具有分別用于接收柵極信號GATE、 補(bǔ)充4冊才及信號GATEb、內(nèi)核輸入信號CORE—INPUT、補(bǔ)充內(nèi)核輸入信號 CORE—INPUTb、 IO輸入信號IO—INPUT或者補(bǔ)充IO輸入信號IO—INPUTb 的柵極，其中當(dāng)柵極信號GATE為邏輯低時(shí)，所述第一開關(guān)模塊、所述第 二開關(guān)模塊以及所述第三開關(guān)模塊用于在所述輸出節(jié)點(diǎn)產(chǎn)生分別響應(yīng)IO 輸入信號IO—INPUT和補(bǔ)充IO輸入信號IO—INPUTb的輸出信號，所述輸 出信號與補(bǔ)充內(nèi)核輸入信號CORE—INPUTb和內(nèi)核輸入信號CORE—INPUT 無關(guān)，因此減少從所述第一電壓端流向所述第二電壓端的泄漏電流。
根據(jù)本發(fā)明的第二實(shí)施例， 一種電平轉(zhuǎn)換器包括具有第 一晶體管和第 二晶體管的第一開關(guān)模塊，所述第一晶體管與所述第二晶體管具有漏極、 柵極和源極，其中所述第一晶體管與所述第二晶體管的漏極連接到第一電 壓端。
所述電平轉(zhuǎn)換器進(jìn)一步包括連接在所述第一開關(guān)模塊與第二電壓端之 間的第二開關(guān)模塊，所述第二開關(guān)模塊包括至少六個(gè)互相連接的晶體管， 其中所述第二開關(guān)模塊的每個(gè)晶體管具有分別用于接收柵極信號GATE、 補(bǔ)充柵極信號GATEb、內(nèi)核輸入信號CORE一INPUT、補(bǔ)充內(nèi)核輸入信號 CORE—INPUTb、 IO輸入信號IO—INPUT或者補(bǔ)充IO輸入信號IO—INPUTb 的柵極，其中所述第二開關(guān)模塊用于當(dāng)柵極信號GATE為邏輯低時(shí)，在所 述第一晶體管與所述第二開關(guān)模塊之間設(shè)置的輸出節(jié)點(diǎn)產(chǎn)生分別響應(yīng)補(bǔ)充
IO輸入信號IO INPUTb和IO輸入信號IO INPUT的輸出信號，所述輸出信號與補(bǔ)充內(nèi)核輸入信號CORE—INPUTb和內(nèi)核輸入信號CORE—INPUT無 關(guān)，從而減少從所述第一電壓端流向所述第二電壓端的泄漏電流。
并未全部包括說明書描述的特征及優(yōu)點(diǎn)，特別是對于本領(lǐng)域普通技術(shù) 人員，在瀏覽附圖、說明書及權(quán)利要求書之后，本發(fā)明許多附加特征和優(yōu) 點(diǎn)將變得顯而易見。此外，應(yīng)當(dāng)注意，說明書中使用的語言主要選擇用于 易讀性及指導(dǎo)性的目的，并且不應(yīng)被選擇作為描述或限制本發(fā)明主旨。
然而，當(dāng)結(jié)合附圖閱讀下文特定實(shí)施例描述，將能夠更好地理解本發(fā) 明的結(jié)構(gòu)、操作方法及其他目的和優(yōu)點(diǎn)。


通過結(jié)合下列附圖并參考詳細(xì)的說明書和權(quán)利要求，可對本發(fā)明有更 完整的理解。
圖1A示出了使用電平轉(zhuǎn)換器的LCD控制器芯片的簡化模塊圖； 圖1B示出了 LCD控制器芯片中使用的各種信號的簡化電壓時(shí)序圖； 圖2A-2B分別示出了 一種典型的傳統(tǒng)電平轉(zhuǎn)換器和CMOS緩沖電路，
其中電平轉(zhuǎn)換器用于連接LCD控制器芯片中的低壓電路和高壓電路；
圖3A-3B分別示出了根據(jù)本發(fā)明 一個(gè)實(shí)施例的電平轉(zhuǎn)換器的簡化模塊
圖和該電平轉(zhuǎn)換器使用的各種信號的邏輯電平表；
圖4示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的電平轉(zhuǎn)換器電路；
圖5示出了根據(jù)本發(fā)明另一實(shí)施例的簡化電平轉(zhuǎn)換器電路；
圖6示出了圖4及圖5所示電平轉(zhuǎn)換器中使用的各種電源電壓及信號
的簡化電壓時(shí)序圖。
具體實(shí)施例方式
下述描述能夠使得本領(lǐng)域普通技術(shù)人員實(shí)行并使用本發(fā)明，并且下述 描述被提供在專利申請及其要求的內(nèi)容中。各種對這里描述的優(yōu)選實(shí)施例
因此，本發(fā)明不局限于圖中所示的實(shí)施例，而是應(yīng)與文中描述的原理及特 征最寬的保護(hù)范圍一致。圖1A示出了 LCD控制器IC 100的模塊圖，其中LCD控制器IC 100 包括多個(gè)輸入輸出區(qū)域(I/O domain ) A~D以及內(nèi)核區(qū)域A和B。參考圖 1A，在內(nèi)核區(qū)域A 102的內(nèi)核電源電壓112通常為開啟(on)，如圖IB 中所示，用于內(nèi)核區(qū)域B 104的另一內(nèi)核電壓114被設(shè)計(jì)為在省電模式(內(nèi) 核電源關(guān)閉模式)期間的預(yù)定時(shí)序期間關(guān)閉。
圖IB示出了在LCD控制器IC 100中使用的各種電源電壓及控制信號 的筒化電壓時(shí)序圖。在這些信號IIO、 112、 114、 116及118中，在省電模 式期間用于內(nèi)核區(qū)域B 104的柵極信號GATE 118和內(nèi)核電源電壓信號 (Core supply voltage ) 114是關(guān)閉的，而用于輸入輸出區(qū)域A D的柵極 信號GATE 116和輸入輸出電壓信號IO voltage IIO則通常為開啟。GATE 116/118由圖1A顯示的輸入緩沖器GBUFF 106產(chǎn)生。
圖3A、圖4及圖5中所示的改進(jìn)的電平轉(zhuǎn)換器能夠應(yīng)用于圖1A中的 LCD控制器集成電路中。圖3A示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的電平轉(zhuǎn)換 器300的簡化模塊圖。電平轉(zhuǎn)換器300被設(shè)計(jì)用來防止當(dāng)內(nèi)核電源電壓 VDD(圖中未顯示)關(guān)閉(off)時(shí)省電模式下的泄漏電流。參考圖3A, 電平轉(zhuǎn)換器300包括第一開關(guān)模塊301,該第一開關(guān)模塊301包括第一晶 體管303和第二晶體管305，第一晶體管303和第二晶體管305均為PMOS 晶體管，并且分別都具有漏極、柵極和源極。第一晶體管303和第二晶體 管305的漏極連接到在0伏和3.3伏之間擺動的IO電源電壓VDDPST 324 上。
電平轉(zhuǎn)換器300還包括連接在第一晶體管303的源極和接地電壓VSS 325之間第二開關(guān)模塊327。如圖4中進(jìn)一步顯示的，第二開關(guān)模塊327進(jìn) 一步包括四個(gè)互相連接的晶體管。輸出節(jié)點(diǎn)307連接到位于第一開關(guān)模塊 301和第二開關(guān)模塊327之間的節(jié)點(diǎn)上。此外，電平轉(zhuǎn)換器300還包括連 接在第二晶體管305源極和接地電壓VSS 325之間第三開關(guān)^f莫塊329。如 圖4中顯示，第三開關(guān)模塊329進(jìn)一步包括另外的四個(gè)互相連接的晶體管。 第二開關(guān)模塊和第三開關(guān)模塊的每個(gè)晶體管具有自己的柵端，以分別用于
接收柵極信號GATE 313、補(bǔ)充柵極信號GATEb 315、 IO輸入信號 IO INPUT 317、補(bǔ)充IO輸入信號IO INPUTb 319、內(nèi)核輸入信號CORE_INPUT321,以及補(bǔ)充內(nèi)核輸入信號CORE—INPUTb 323。設(shè)計(jì)第一 開關(guān)模塊301、第二開關(guān)模塊327和第三開關(guān)模塊329以在輸出節(jié)點(diǎn)307 和309處生成響應(yīng)上述各種控制信號的輸出信號。
圖3B示出了電平轉(zhuǎn)換器300中使用的各種信號的邏輯電平表。參考圖 3B，如果柵極信號GATE處于邏輯高("1")狀態(tài)，則輸出信號OUTPUT 的邏輯狀態(tài)由內(nèi)核輸入信號CORE—INPUT 3 21確定。并且，如果柵極信號 GATE處于邏輯低("0")狀態(tài)，則輸出信號OUTPUT的邏輯狀態(tài)由IO 輸入信號IO—INPUT的邏輯狀態(tài)確定。參考圖1B，在正常工作過程中，柵 極信號GATE與內(nèi)核電源電壓Core supply voltage ( VDD )維持在邏輯高狀 態(tài)。如圖1B中進(jìn)一步顯示，當(dāng)內(nèi)核電源電壓VDD被關(guān)閉時(shí)(邏輯低)， 柵極信號GATE處于邏輯低狀態(tài)且輸出信號OUTPUT的邏輯狀態(tài)僅由IO 輸入信號IO—INPUT的邏輯狀態(tài)確定，而與核心輸入信號CORE—INPUT的 邏輯狀態(tài)無關(guān)。因此，電平轉(zhuǎn)換器300的運(yùn)行不受內(nèi)核電源電壓VDD邏輯 狀態(tài)的影響，由此防止了當(dāng)內(nèi)核電源電壓VDD關(guān)閉時(shí)可能流動的泄漏電流 Ileak311及312。下文參考圖4給出了更詳細(xì)的解釋。如本領(lǐng)域普通技術(shù)人 員所公知，以及如圖2A的進(jìn)一步顯示，補(bǔ)充輸出信號OUTPUTb表示輸出 信號OUTPUT的相反狀態(tài)。
圖4示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的電平轉(zhuǎn)換器電路400。如圖4所 示，電平轉(zhuǎn)換器400包括第一開關(guān)模塊401、第二開關(guān)模塊403以及第三 開關(guān)模塊405，并且上述開關(guān)模塊之間互相連接。為簡要的目的，下面將 主要針對第二開關(guān)模塊403和第三開關(guān)模塊405作出描述。
第二開關(guān)模塊403連接在第 一 晶體管413的源極與接地電壓VSS端411 之間。如圖4中顯示，第二開關(guān)模塊403進(jìn)一步包括四個(gè)互相連接的晶體 管。尤其是，第二開關(guān)模塊403包括第一NMOS晶體管403a，其柵極連接 到柵極信號GATE417，且其漏極連接到輸出OUTPUT 407。第二開關(guān)模塊 403還包括第二 NMOS晶體管403d，其柵極連接到補(bǔ)充內(nèi)核輸入信號 CORE—INPUTb 425，且其源極連接到接地電壓VSS 411,其中第二開關(guān)模 塊的第一NMOS晶體管403a和第二 NMOS晶體管403d互相串聯(lián)連接。
此外，第二開關(guān)模塊403包括第三NMOS晶體管403b和第四NMOS晶體管403c,其中第三NMOS晶體管403c的柵極連接到補(bǔ)充柵極信號 GATEb 423和漏極連接到輸出OUTPUT 407;第四NMOS晶體管403c的 柵極連接到補(bǔ)充IO輸入信號IO—INPUTb 427和源才及連4妄到接地電壓VSS 411。其中第三NMOS晶體管403b和第四NMOS晶體管403c互相串聯(lián)連接。
類似地，第三開關(guān)模塊405包括第一NMOS晶體管405a，其柵極連接 到補(bǔ)充柵極信號GATEb 423，且其漏極連接到補(bǔ)充輸出OUTPUTb409端。 第三開關(guān)模塊405還包括第二 NMOS晶體管405b,其柵極連接到IO輸入 信號IO—INPUT 421和其源極連接到接地電壓VSS411，其中第三開關(guān)模塊 405的第一 NMOS晶體管405a和第二 NMOS晶體管405b互相串聯(lián)連接。
此外，第三開關(guān)模塊405還包括第三NMOS晶體管405c和第四NMOS 晶體管405d,其中第三NMOS晶體管405c的柵極連接到柵極信號GATE 417和漏極連接到補(bǔ)充輸出OUTPUTb 409，并且第四NMOS晶體管405d 的柵極連接到內(nèi)核輸入信號CORE—INPUT 419和源極連接到接地電壓VSS 411。其中第三開關(guān)模塊405的第三NMOS晶體管405c和第四NMOS晶體 管405d互相串聯(lián)連接。
再次參考圖3B及圖4,當(dāng)柵極信號GATE 417為邏輯高時(shí)，輸出 OUTPUT 407端的輸出信號僅由補(bǔ)充內(nèi)核輸入信號CORE—INPUTb 425或 者內(nèi)核輸入信號CORE—INPUT 419控制。這是因?yàn)楫?dāng)柵極信號GATE 417 為邏輯高時(shí)，第二開關(guān)模塊403的晶體管403b和第三開關(guān)模塊405的晶體 管405b被關(guān)閉，并且輸出OUTPUT 407或者補(bǔ)充輸出OUTPUTb 409的電 平僅僅由柵極被內(nèi)核輸入信號CORE—INPUT 419或者其補(bǔ)充信號 CORE—INPUTb 425控制的晶體管403d和405d確定。
若位于內(nèi)核區(qū)域B 104的內(nèi)核電源電壓VDD被關(guān)閉致使位于內(nèi)核區(qū)域 B 104內(nèi)的所有晶體管處于浮動狀態(tài)，則此時(shí)柵極信號GATE 417會緊接著 被設(shè)為邏輯低。當(dāng)柵極信號GATE 417為邏輯低時(shí)，輸出OUTPUT 407端 的輸出信號^l由IO輸入信號IO—INPUT 421或者其補(bǔ)充信號IO一INPUTb 427控制。這是因?yàn)楫?dāng)柵極信號GATE 417為邏輯低時(shí)，第二開關(guān)模塊403 的晶體管403a和第三開關(guān)模塊405的晶體管405c被關(guān)閉，并且輸出OUTPUT 407或者補(bǔ)充輸出OUTPUTb 409的電平將僅由4冊極分別被補(bǔ)充 IO輸入信號IO_INPUTb 427或者其補(bǔ)充信號IO—INPUT 421控制的晶體管 403c和405b確定。這表示當(dāng)省電模式下內(nèi)核電源電壓VDD被關(guān)閉時(shí)，電 平轉(zhuǎn)換器400的操作僅由IO輸入信號IO一INPUT 421或者其補(bǔ)充信號 IO—INPUTb 427控制，輸入信號421及其補(bǔ)充信號427獨(dú)立于內(nèi)核電源電 壓VDD的電平。因此，防止了由內(nèi)核電源關(guān)閉模式(VDD關(guān)閉)導(dǎo)致的 泄漏電流。
圖5示出了根據(jù)本發(fā)明另一實(shí)施例的簡化的電平轉(zhuǎn)換器電路500。電 平轉(zhuǎn)換器500包括具有第一晶體管513和第二晶體管515的第一開關(guān)模塊 501,每個(gè)晶體管都具有漏極、柵極和源極，其中，第一晶體管513和第二 晶體管515的漏極連接到IO電源電壓VDDPST 533上。電平轉(zhuǎn)換器500 還包括連接在第一開關(guān)模塊501和接地電壓VSS 535之間的第二開關(guān)模塊 503。第二開關(guān)模塊503包括六個(gè)互相連接的晶體管，并且第二開關(guān)模塊 503中的每個(gè)晶體管都具有分別用來接收柵極信號GATE 517、補(bǔ)充柵極信 號GATEb 523、內(nèi)核輸入信號CORE—INPUT 519、補(bǔ)充內(nèi)核輸入信號 CORE—INPUTb 525、 IO輸入信號IO—INPUT 521或者補(bǔ)充IO輸入信號 IO—INPUTb 527的柵極。
第二開關(guān)模塊503被設(shè)計(jì)用來在OUTPUT 507處生成響應(yīng)補(bǔ)充IO輸入 信號IO_INPUTb 527和IO輸入信號IO—INPUT 521的輸出信號，而當(dāng)柵極 信號GATE 517為邏輯低時(shí)，與內(nèi)核輸入信號CORE—INPUT 519或者補(bǔ)充 內(nèi)核輸入信號CORE—INPUTb 525無關(guān)，由此，以上述解釋的類似方式， 防止泄漏電流/人IO電源電壓VDDPST 533流向4妄地電壓VSS 535。電平轉(zhuǎn) 換器500的操作與電平轉(zhuǎn)換器400的操作類似，因此為了簡明起見，不再 進(jìn)行詳細(xì)描述。
圖6示出了圖4及圖5所示電平轉(zhuǎn)換器中使用的各種電源電壓及控制 信號的簡化電壓時(shí)序圖。如圖6所示，在IO電源電壓VDDPST 601、 IO 輸入信號IO—INPUT 609以及輸出OUTPUT 611在0和3.3伏之間擺動的同 時(shí)，內(nèi)核電源電壓VDD 603與內(nèi)核輸入信號CORE—INPUT 607在0和1.2 伏之間擺動。參考圖6,在第I部分中，VDD=1 (邏輯高)、柵極信號GATE=1 (邏 輯高)，并且輸出信號OUTPUT的邏輯狀態(tài)(邏輯高)由內(nèi)核輸入信號 CORE—INPUT 607的邏輯狀態(tài)確定。在第II部分中，VDD=1 (邏輯高)、 柵極信號GATE=0 (邏輯低)，并且輸出信號OUTPUT的邏輯狀態(tài)(高) 由IO輸入信號IO—INPUT 609的邏輯狀態(tài)確定。在第III部分中，VDD=0 (邏輯低)、柵極信號GATE=0 (邏輯低)，并且輸出信號OUTPUT的邏 輯狀態(tài)(低)由IO輸入信號IO—INPUT 609的邏輯狀態(tài)確定。在第IV部分 中，當(dāng)VDD=0(邏輯低)、柵極信號GATE=1 (邏輯高)，輸出信號OUTPUT 的邏輯狀態(tài)呈現(xiàn)三態(tài)(tri-state),意味著輸出端處于高阻抗?fàn)顟B(tài)。如圖IB 及圖3B中所示，當(dāng)柵極信號GATE為邏輯高時(shí)，VDD通常為邏輯高，并 因而電平轉(zhuǎn)換器的運(yùn)行中，第IV部分的條件通常不被允許。
上文描述可以提供用來實(shí)現(xiàn)本發(fā)明不同特征的多個(gè)不同的實(shí)施例，特 定實(shí)施例描述的元件及工藝用來幫助闡明本發(fā)明。當(dāng)然，這些實(shí)施例僅為 本發(fā)明的具體實(shí)施方式
，并不用于限制本發(fā)明。
權(quán)利要求
1. 一種電平轉(zhuǎn)換器，包括具有第一晶體管和第二晶體管的第一開關(guān)模塊，所述第一晶體管與所述第二晶體管均具有漏極、柵極和源極，其中所述第一晶體管與所述第二晶體管的漏極連接到第一電壓端；連接在所述第一晶體管的源極與第二電壓端之間的第二開關(guān)模塊，所述第二開關(guān)模塊包括至少四個(gè)互相連接的晶體管，其中在所述第一開關(guān)模塊與所述第二開關(guān)模塊之間設(shè)置有輸出節(jié)點(diǎn)；以及連接在所述第二晶體管的源極與所述第二電壓端之間的第三開關(guān)模塊，所述第三開關(guān)模塊包括另外四個(gè)互相連接的晶體管，其中所述第二開關(guān)模塊和所述第三開關(guān)模塊的每個(gè)晶體管具有分別用于接收柵極信號GATE、補(bǔ)充柵極信號GATEb、內(nèi)核輸入信號CORE_INPUT、補(bǔ)充內(nèi)核輸入信號CORE_INPUTb、IO輸入信號IO_INPUT或者補(bǔ)充IO輸入信號IO_INPUTb的柵極，其中當(dāng)柵極信號為邏輯低時(shí)，所述第一開關(guān)模塊、所述第二開關(guān)模塊以及所述第三開關(guān)模塊用于在所述輸出節(jié)點(diǎn)產(chǎn)生分別響應(yīng)于IO輸入信號和補(bǔ)充IO輸入信號的輸出信號，與所述輸出信號與補(bǔ)充內(nèi)核輸入信號和內(nèi)核輸入信號無關(guān)，從而減少從所述第一電壓端流向所述第二電壓端的泄漏電流。
2. 如權(quán)利要求1所述的電平轉(zhuǎn)換器，其中，當(dāng)所述第二電壓端電性接地時(shí)，所述第一電壓端具有以3.3伏為峰值 的第一電壓擺幅；所述內(nèi)核輸入信號和所述補(bǔ)充內(nèi)核輸入信號具有以1.2伏為峰值的第 二電壓擺幅；以及所述柵極信號、所述補(bǔ)充柵極信號、所述IO輸入信號以及所述補(bǔ)充IO 輸入信號具有以3.3伏為峰值的第一電壓擺幅。
3. 如權(quán)利要求1所述的電平轉(zhuǎn)換器，其中，所述第二開關(guān)模塊包括 第一 N型金屬氧化物半導(dǎo)體NMOS晶體管，其柵極連接到所述柵極信號且其漏極連接到所述輸出節(jié)點(diǎn)；第二NMOS晶體管，其柵極連接到所述補(bǔ)充內(nèi)核輸入信號且其源極連 接到所述第二電壓端，其中所述第一NMOS晶體管與所述第二NMOS晶體 管互相串聯(lián)連接；第三NMOS晶體管，其柵極連接到所述補(bǔ)充柵極信號且其漏極連接到 所述輸出節(jié)點(diǎn)；以及第四NMOS晶體管，其柵極連接到所述補(bǔ)充IO輸入信號且其源極連 接到所述第二電壓端，其中所述第三NMOS晶體管與所述第四NMOS晶體 管互相串聯(lián)連接。
4.如權(quán)利要求3所述的電平轉(zhuǎn)換器，其中，當(dāng)所述柵極信號變?yōu)檫壿嫺邥r(shí)，在所述輸出節(jié)點(diǎn)響應(yīng)所述補(bǔ)充內(nèi)核輸 入信號的所述輸出信號以1.2伏為峰值擺動，其與所述補(bǔ)充IO輸入信號無關(guān)；當(dāng)所述柵極信號變?yōu)檫壿嫷蜁r(shí)，在所述輸出節(jié)點(diǎn)響應(yīng)所述補(bǔ)充IO輸入 信號的所述輸出信號以3.3伏為峰值擺動，其與所述補(bǔ)充內(nèi)核輸入信號無 關(guān)。
5.如權(quán)利要求1所述的電平轉(zhuǎn)換器，其中，所述第三開關(guān)模塊包括:第五NMOS晶體管，其柵極連接到所述補(bǔ)充柵極信號且其漏極連接到 設(shè)置在所述第二晶體管的源極與所述第三開關(guān)模塊之間的反相輸出節(jié)點(diǎn) 上；第六NMOS晶體管，其柵極連接到所述IO輸入信號且其源極連接到 所述第二電壓端，其中所述第五NMOS晶體管與所述第六NMOS晶體管互 相串聯(lián)連接；第七NMOS晶體管，其柵極連接到所述補(bǔ)充柵極信號且其漏極連接到 所述反相輸出節(jié)點(diǎn)；以及第八NMOS晶體管，其柵極連接到所述內(nèi)核輸入信號且其源極連接到 所述第二電壓端，其中所述第七NMOS晶體管與所述第八NMOS晶體管互 相串聯(lián)連接，并且其中所述第一開關(guān)模塊、所述第二開關(guān)模塊以及所述第三開關(guān)模塊用于在所述反相輸出節(jié)點(diǎn)產(chǎn)生反相輸出信號。
6. 如權(quán)利要求5所述的電平轉(zhuǎn)換器，其中，當(dāng)所述柵極信號變?yōu)檫壿嫺邥r(shí)，響應(yīng)所述內(nèi)核輸入信號的所述反相輸 出信號以1.2伏為峰值擺動，其與所述IO輸入信號無關(guān)；當(dāng)所述柵極信號變?yōu)檫壿嫷蜁r(shí)，響應(yīng)所述IO輸入信號的所述反相輸出 信號以3.3伏為峰值擺動，其與所述內(nèi)核輸入信號無關(guān)。
7. 如權(quán)利要求1所述的電平轉(zhuǎn)換器，其中，所述柵極信號由液晶顯 示LCD控制器中的輸入緩沖器產(chǎn)生。
8. —種電平轉(zhuǎn)換器，包括具有第一晶體管和第二晶體管的第一開關(guān)模塊，所述第一晶體管與所 述第二晶體管具有漏極、柵極和源極，其中所述第一晶體管與所述第二晶體管的漏極連接到第 一 電壓端；連接在所述第一開關(guān)模塊與第二電壓端之間的第二開關(guān)模塊，所述第 二開關(guān)模塊包括至少六個(gè)互相連接的晶體管，其中所述第二開關(guān)模塊的每 個(gè)晶體管具有分別用于接收柵極信號、補(bǔ)充柵極信號、內(nèi)核輸入信號、補(bǔ) 充內(nèi)核輸入信號、IO輸入信號或者補(bǔ)充IO輸入信號的柵極，其中當(dāng)柵極信號為邏輯低時(shí)，所述第二開關(guān)模塊用于在所述第一晶體 管與所述第二開關(guān)模塊之間設(shè)置的輸出節(jié)點(diǎn)產(chǎn)生分別響應(yīng)補(bǔ)充IO輸入信 號和IO輸入信號的輸出信號，所述輸出信號與內(nèi)核輸入信號和內(nèi)核輸入信 號無關(guān)，從而減少從所述第一電壓端流向所述第二電壓端的泄漏電流。
9. 如權(quán)利要求8所述的電平轉(zhuǎn)換器，其中，當(dāng)所述第二電壓端電性接地時(shí)，所述第一電壓端具有以3.3伏為峰值 的第一電壓擺幅；所述內(nèi)核輸入信號和所述補(bǔ)充內(nèi)核輸入信號具有以1.2伏為峰值的第 二電壓擺幅；所述柵極信號、所述補(bǔ)充柵極信號、所述IO輸入信號以及所述補(bǔ)充IO 輸入信號具有以3.3伏為峰值的第一電壓擺幅。
10. 如權(quán)利要求8所述的電平轉(zhuǎn)換器，其中，所述第二開關(guān)模塊包括 第一NMOS晶體管，其柵極連接到所述補(bǔ)充內(nèi)核輸入信號且其漏極連接到所述輸出節(jié)點(diǎn)；第二 NMOS晶體管，其柵極連接到所述補(bǔ)充IO輸入信號且其漏極連 接到所述輸出節(jié)點(diǎn)，其中所述第一 NMOS晶體管與所述第二 NMOS晶體管 的源極分別通過第三NMOS晶體管和第四NMOS晶體管連接到所述第二電 壓端；所述第三NMOS晶體管，其柵極連接到所述補(bǔ)充柵極信號且其漏極串 聯(lián)連接到所述第二NMOS晶體管；以及所述第四NMOS晶體管，其柵極連接到所述柵極信號且其漏極串聯(lián)連 接到所述第一 NMOS晶體管，其中所述第三NMOS晶體管與所述第四 NMOS晶體管的源極連接到所述第二電壓端；第五NMOS晶體管，其柵極連接到所述IO輸入信號且其漏極連接到 設(shè)置在所述第二晶體管的源極與所述第二開關(guān)模塊之間的反相輸出節(jié)點(diǎn) 上；第六NMOS晶體管，其柵極連接到所述內(nèi)核輸入信號且其漏極連接到 所述反相輸出節(jié)點(diǎn)，其中所述第五NMOS晶體管與所述第六NMOS晶體管 的源極分別通過所述第三NMOS晶體管與所述第四NMOS晶體管連接到所 述第二電壓端。
11. 如權(quán)利要求IO所述的電平轉(zhuǎn)換器，其中，當(dāng)所述柵極信號變?yōu)檫壿嫺邥r(shí)，在所述輸出節(jié)點(diǎn)響應(yīng)所述內(nèi)核輸入信 號以及所述補(bǔ)充內(nèi)核輸入信號的所述輸出信號以1.2伏為峰值擺動，其與 所述IO輸入信號和所述補(bǔ)充IO輸入信號無關(guān)；當(dāng)所述柵極信號變?yōu)檫壿嫷蜁r(shí)，在所述輸出節(jié)點(diǎn)響應(yīng)所述IO輸入信號 和所述補(bǔ)充IO輸入信號的所述輸出信號以3.3伏為峰值擺動，其與所述內(nèi) 核輸入信號以及所述補(bǔ)充內(nèi)核輸入信號無關(guān)。
12. 如權(quán)利要求8所述的電平轉(zhuǎn)換器，其中，所述柵極信號由液晶顯 示LCD控制器的輸入緩沖器產(chǎn)生。
全文摘要
一種電平轉(zhuǎn)換器，包括具有第一晶體管和第二晶體管的第一開關(guān)模塊，每個(gè)晶體管具有漏極、柵極和源極，其中第一晶體管與第二晶體管的漏極連接到第一電壓端。所述電平轉(zhuǎn)換器還包括連接在第一開關(guān)模塊與第二電壓端之間的第二開關(guān)模塊，其包括至少六個(gè)互相連接的晶體管，其中第二開關(guān)模塊的每個(gè)晶體管具有分別用于接收GATE信號、GATEb信號、CORE_INPUT信號、CORE_INPUTb信號、IO_INPUT信號或者IO_INPUTb信號的柵極，其中第二開關(guān)模塊被設(shè)計(jì)為當(dāng)柵極信號GATE為邏輯低時(shí)在輸出節(jié)點(diǎn)產(chǎn)生分別響應(yīng)補(bǔ)充IO輸入信號IO_INPUTb和IO輸入信號IO_INPUT的輸出信號，其與補(bǔ)充內(nèi)核輸入信號CORE_INPUTb和內(nèi)核輸入信號CORE_INPUT無關(guān)，從而減少從第一電壓端流向第二電壓端的泄漏電流。
文檔編號H03K19/0185GK101547001SQ200810185828
公開日2009年9月30日 申請日期2008年12月15日 優(yōu)先權(quán)日2008年3月27日
發(fā)明者張祐慈 申請人:臺灣積體電路制造股份有限公司