專利名稱：電源接通清除電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電源接通清除電路。
背景技術(shù)：
一旦電源電壓上升，由于電容ll的耦合，節(jié)點(diǎn)B的電壓也成為電源電壓。于是，由于反相器21,節(jié)點(diǎn)C的電壓成為低信號(hào)電平。節(jié)點(diǎn)C的電壓由波形整形電路103進(jìn)行波形整形。該低信號(hào)電平將被連接至節(jié)點(diǎn)D的電路進(jìn)行初始化。并且， 一旦節(jié)點(diǎn)C的電壓成為低信號(hào)電平，作為反饋電路的E型NMOS晶體管3截止，E型NMOS晶體管3不工作。
其后，由于控制電路101，節(jié)點(diǎn)A的電壓成為電源電壓。于是，E型NMOS晶體管2導(dǎo)通，凈皮蓄積在電容11上的電荷通過D型NMOS晶體管1及E型NMOS晶體管2放電，節(jié)點(diǎn)B的電壓也成為接地電壓。于是，由于反相器21，節(jié)點(diǎn)C的電壓成為高信號(hào)電平。節(jié)點(diǎn)C的電壓由波形整形電路103進(jìn)行波形整形，在節(jié)點(diǎn)D成為高信號(hào)電平。該高信號(hào)電平使連接在節(jié)點(diǎn)D的電路正常工作。并且， 一旦節(jié)點(diǎn)C的電壓成為高信號(hào)電平，E型NM0S晶體管3導(dǎo)通，節(jié)點(diǎn)B的電壓成為接地電壓。即，節(jié)點(diǎn)B的接地電壓和節(jié)點(diǎn)C的高信號(hào)電平祐L保持(例如參照專利文獻(xiàn)1)。
3[專利文獻(xiàn)1]特開平10-200053號(hào)公報(bào)。
但是，由于電源電壓上升速度遲緩或電源電壓從接地電壓以外的
電壓上升時(shí)，節(jié)點(diǎn)c的電壓往往變得不確定，電源接通清除電路往往
不能正常工作。

發(fā)明內(nèi)容
本發(fā)明是鑒于上述課題所作的發(fā)明，提供正常工作的電源接通清除電路。
101控制電if各 102充放電電路 103波形整形電路 104判定電路 22下拉元件
具體實(shí)施方式

下面，參照


本發(fā)明的實(shí)施例。
第一實(shí)施例
首先，就第一實(shí)施例的電源接通清除電路的結(jié)構(gòu)進(jìn)行說明。圖l是 表示第 一實(shí)施例的電源接通清除電路的圖。
電源接通清除電路設(shè)有控制電路101、充放電電路102、判定電 路104及波形整形電路103。充i欠電電路102設(shè)有電容ll、 D型(耗 盡型)NMOS晶體管1及E型(增強(qiáng)型)NMOS晶體管2。判定電路104 設(shè)有反相器21、 E型NM0S晶體管3、電容12及下拉元件22。
控制電路101的輸入端子連接在電源接通清除電路的輸出端子上， 輸出端子連接在E型NMOS晶體管2的柵極上。電容11的一端連接 至電源端子，另一端連接至D型NMOS晶體管的漏極。D型NMOS 晶體管1的柵極和源極連接至E型NMOS晶體管2的漏極。E型NMOS 晶體管2的源極連接至接地端。反相器21的輸入端子連接至電容11 的另一端，輸出端子連接在波形整形電路103的輸入端子上。E型 NMOS晶體管3的柵極連接在反相器21的輸出端子上，源極連接至接 地端子，漏極連接在反相器21的輸入端子上。E型NMOS晶體管3 作為反相器21的反饋電路起作用。電容12設(shè)于在反相器21的輸出端 子和接地端子之間。下拉元件22設(shè)于反相器21的輸出端子和接地端 子之間。波形整形電路103的輸出端子連接在電源接通清除電路的輸
出端子上。
控制電路101的輸入端子的電壓一達(dá)到電源電壓，其輸出端子的電 壓就成為接地電壓。控制電路101的輸入端子的電壓一達(dá)到接地電壓，
其輸出端子的電壓就成為電源電壓。電源電壓一開始上升，電容ll就
被充以電荷，節(jié)點(diǎn)B的電壓就接近于電源電壓。其后經(jīng)過預(yù)定時(shí)間， 電容ll將電荷放電，接點(diǎn)B的電壓就成為接地電壓附近。反相器21 反轉(zhuǎn)接點(diǎn)B的電壓，輸出用以將連接在電源接通清除電路的輸出端子上的電路初始化的信號(hào)。下拉元件22在節(jié)點(diǎn)B的電壓成為接近電源電 壓時(shí)，下拉反相器21的輸出端子。波形整形電路103例如是緩沖器或 2級(jí)結(jié)構(gòu)的反相器。
這里，如例圖2所示，圖1的下拉元件22由柵極和源極連接至接 地端子、漏極連接至反相器21的輸出端子的D型NMOS晶體管221 實(shí)現(xiàn)。D型NMOS晶體管221作為恒流源起作用。另外，如例圖3所 示，圖1的下拉元件22的由一端連接至反相器21的輸出端子、另一 端#皮連接至接地端子的電阻222來實(shí)現(xiàn)。電阻222作為下拉電阻起作 用。
下面，就電源接通清除電路的動(dòng)作進(jìn)行說明。
電源電壓一上升，由于電容ll的耦合，節(jié)點(diǎn)B的電壓也成為電源 電壓。于是，通過反相器21,節(jié)點(diǎn)C的電壓成為低信號(hào)電平。再者， 通過設(shè)于節(jié)點(diǎn)C的下拉元件22，節(jié)點(diǎn)C的電壓也成為低信號(hào)電平。即， 節(jié)點(diǎn)C的電壓很難成為不確定。節(jié)點(diǎn)C的電壓由波形整形電路進(jìn)行波 形整形，在節(jié)點(diǎn)D成為低信號(hào)電平。該低信號(hào)電平將連接至節(jié)點(diǎn)D的 電路初始化。另外， 一旦節(jié)點(diǎn)C的電壓成為低信號(hào)電平，E型NMOS 晶體管3截止，E型NM0S晶體管3不工作。
其后，由于控制電路101，節(jié)點(diǎn)A的電壓成為電源電壓。于是，E 型NMOS晶體管2導(dǎo)通，蓄積在電容ll中的電荷通過D型NMOS晶 體管1及E型NMOS晶體管2放電，節(jié)點(diǎn)B的電壓也成為接地電壓。 于是，由于反相器21，節(jié)點(diǎn)C的電壓成為高信號(hào)電平。這里，即使下 拉元件22被設(shè)于節(jié)點(diǎn)C，由于反相器21的PMOS晶體管(未圖示)的 驅(qū)動(dòng)能力比被設(shè)于節(jié)點(diǎn)C的下拉元件22更高， 一旦節(jié)點(diǎn)B的電壓成 為接地電壓，節(jié)點(diǎn)C的電壓就能成為高信號(hào)電平。節(jié)點(diǎn)C的電壓由波形整形電路103進(jìn)行波形整形，在節(jié)點(diǎn)D構(gòu)成高信號(hào)電平。該高信號(hào) 電平使連接在節(jié)點(diǎn)D的電路正常工作。另外，節(jié)點(diǎn)C的電壓一成為高 信號(hào)電平，E型NM0S晶體管3就導(dǎo)通，節(jié)點(diǎn)B的電壓就成為接地電 壓。即，節(jié)點(diǎn)B的接地電壓以及節(jié)點(diǎn)C的高信號(hào)電平^皮保持。
如此，即使電源電壓的上升速度遲緩時(shí)或電源電壓從接地電壓以外 的電壓上升時(shí)，由于下拉元件22設(shè)于節(jié)點(diǎn)C,節(jié)點(diǎn)C的電壓很難成為 不確定，電源接通清除電路正常工作，連接在電源接通清除電路的輸 出端子上的電路^皮正常初始化。
第二實(shí)施例
下面，就第二實(shí)施例的電源接通清除電路的結(jié)構(gòu)進(jìn)行說明。圖4是 表示第二實(shí)施例的電源接通清除電路的圖。
第二實(shí)施例的電源接通清除電路與第 一 實(shí)施例比較，刪除了下拉元 件22。而且，反相器21的E型NMOS晶體管變更為閥值電壓比通常 低的E型NMOS晶體管5。即，反相器21進(jìn)行輸出反轉(zhuǎn)的輸入電壓 比通常的反相器低。
下面，就電源接通清除電路的動(dòng)作進(jìn)行說明。
電源電壓一上升，節(jié)點(diǎn)B的電壓就由于電容ll的耦合也成為電源 電壓。于是，由于反相器21，節(jié)點(diǎn)C的電壓成為低信號(hào)電平。這里， 由于反相器21的反轉(zhuǎn)電壓低于通常的反轉(zhuǎn)電壓，不但節(jié)點(diǎn)B的電壓構(gòu) 成通常的反轉(zhuǎn)電壓以上時(shí)，而且在節(jié)點(diǎn)B的電壓低于通常的反轉(zhuǎn)電壓、 反相器21的反轉(zhuǎn)電壓以上時(shí)，節(jié)點(diǎn)C的電壓也成為低信號(hào)電平。即， 節(jié)點(diǎn)C的電壓很難成為不確定。節(jié)點(diǎn)C的電壓由波形整形電路103祐^ 整形，在節(jié)點(diǎn)D構(gòu)成低信號(hào)電平。該低信號(hào)電平將連接在節(jié)點(diǎn)D上的 電鴻4刀始4匕。
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其后，由于控制電路101,節(jié)點(diǎn)A的電壓成為電源電壓。于是，E 型NMOS晶體管2導(dǎo)通，蓄積在電容11上的電荷通過D型NMOS晶 體管1及E型NMOS晶體管2放電，節(jié)點(diǎn)B的電壓也成為接地電壓。 于是，反相器21使節(jié)點(diǎn)C的電壓成為高信號(hào)電平。節(jié)點(diǎn)C的電壓由 波形整形電路103進(jìn)行波形整形，在節(jié)點(diǎn)D構(gòu)成高信號(hào)電平。該高信 號(hào)電平使連接在節(jié)點(diǎn)D上的電路正常工作。
如此，即使在電源電壓上升速度遲緩時(shí)或電源電壓從接地電壓以外 的電壓上升時(shí)，由于反相器21的反轉(zhuǎn)電壓成為低于通常的反轉(zhuǎn)電壓， 因此節(jié)點(diǎn)C的電壓容易成為低信號(hào)電平，節(jié)點(diǎn)C的電壓^f艮難成為不確 定，電源接通清除電路正常工作，連接在電源接通清除電路的輸出端 子上的電路^皮正常初始化。
再者，從波形整形電路103輸出的低信號(hào)電平將連接在節(jié)點(diǎn)D上 的電路初始化，但也可將連接在節(jié)點(diǎn)D上的IC初始化。
權(quán)利要求
1. 一種電源接通清除電路，該電路檢測出電源端子的電壓成為預(yù)定電壓并輸出復(fù)位信號(hào)，其特征在于，設(shè)有用所述電源端子的電壓充電，并用所述復(fù)位信號(hào)放電的充放電電路；連接在所述充放電電路的輸出端子上的反相器；連接在所述反相器的輸出端子上，并輸出所述復(fù)位信號(hào)的波形整形電路；連接在所述反相器的輸出端子和輸入端子之間的反饋電路；以及設(shè)置在所述反相器的輸出端子與所述反饋電路的輸入端子的連接點(diǎn)上的下拉電路。
2. 如權(quán)利要求1所述的電源接通清除電路，其特征在于，所述下 拉電路是恒流電路。
3. 如權(quán)利要求1所述的電源接通清除電路，其特征在于，所述下 拉電路是電阻。
4. 一種電源接通清除電路，該電路檢測出電源端子的電壓成為預(yù) 定電壓并輸出復(fù)位信號(hào)，其特征在于，設(shè)有用所述電源端子的電壓充電，并用所述復(fù)位信號(hào)放電的充放 電電路；連接在所述充放電電路的輸出端子上的反相器； 連接在所述反相器的輸出端子上，并輸出所述復(fù)位信號(hào)的波形整形 電3各；以及連接在所述反相器的輸出端子和輸入端子之間的反饋電路， 所述反相器的NMOS晶體管的閥值電壓比通常的低。
全文摘要
本發(fā)明“電源接通清除電路”提供可正常工作的電源接通清除電路。即使在電源電壓的上升速度遲緩時(shí)或電源電壓從接地電壓以外的電壓上升時(shí)，由于在節(jié)點(diǎn)C上設(shè)置下拉元件，節(jié)點(diǎn)C的電壓也很難成為不確定，從而電源接通清除電路正常工作，連接在電源接通清除電路的輸出端子上的電路被正常初始化。
文檔編號(hào)H03K17/22GK101465634SQ200810188669
公開日2009年6月24日 申請(qǐng)日期2008年12月19日 優(yōu)先權(quán)日2007年12月19日
發(fā)明者渡邊考太郎 申請(qǐng)人:精工電子有限公司