專利名稱：差動放大電路和a/d轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及構(gòu)成作為A/D轉(zhuǎn)換器的要素電路的比較器的差動放大電路和包 含該差動放大電路的A/D轉(zhuǎn)換器。
背景駄
在HDD (Hard Disk Drive:硬盤驅(qū)動器)或DVD (Digtal Versatile Disk:數(shù) 字通用光盤)等ODD (Optical Disc Drive:光盤驅(qū)動器)的讀取通道，即讀取 已記錄在盤上的信號的系統(tǒng)中，當以數(shù)字信號處職行信號處理(解調(diào))時， 需要將模擬信號轉(zhuǎn)換為數(shù)^i言號的A/D轉(zhuǎn)換器。近年來，隨著在HDD中讀取 速度的高速化和記錄密度的提高，需要超過1GS/S的超高速A/D轉(zhuǎn)換器。
在現(xiàn)有的將較高的電源電壓Vdd作為工作電源的差動放大器(差動放大級) 中，廣泛地i頓連接晶體管的柵極和漏極(下面稱為"以二極管方式連接")的 晶體管元件作為負載。以二極管方式連接的晶體管負載防止了輸入大振幅信號 時差動放大級的輸出過大，起到了箝位效果。
對于比較器的iUt性能來說，是否肯辦根據(jù)其輸出較大的狀態(tài)，以提供較 小輸入的輸入條件下的動作(下面稱為"過驅(qū)動恢復(fù)")進行正確的判斷成為重 要的特性。以二極管方式連接的晶體管的箝位效果有助于過驅(qū)動恢復(fù)的高速化。
圖13 Ji^出現(xiàn)有的差動放大器結(jié)構(gòu)的電路圖。在圖13中示出的差動放大 器30例如已經(jīng)在非專禾IJ文獻1中公開。如同一圖所示，差動方狄器30具有一 對差動對晶體管(NMOS晶體管MN31和MN32)。在作為NMOS晶，MN31 和MN32的源極公共端子的節(jié)點N3和接地電位Vss之間設(shè)置恒流源31 。
此外，在作為NMOS晶體管MN31的漏極的節(jié)點Nl和電源Vdd之間插 入以二極管方式連接的PMOS晶體管MP31 ，在作為NMOS晶體管MN32的漏 極的節(jié)點N2和電源Vdd之間插入以二極管方式連接的PMOS晶體管MP32。 即，PMOS晶體管MP31和MP32的源極被施加電源電壓Vdd，柵極和漏極連 接到節(jié)點N1和節(jié)點N2。
向NMOS晶體管MN31的柵極提供輸入電壓Vin，向NMOS晶體管MN32 的柵極提供難電壓Vref。
在這樣的結(jié)構(gòu)中，向形成差動對的NMOS晶體管MN31和MN32的柵極 提供的輸入電壓Vin和基準電壓Vref的電位差，即輸入電位差VinD被放大， 由節(jié)點Nl得到輸出電壓Vout n，由節(jié)點N2得到輸出電壓Vout p。輸出電壓Vout p和輸出電壓Voutn的電位差，即輸出電壓Vout (-Voutp—Voutn)成為將輸 入電壓Vin和S I電壓Vref的電，放大而得到的電位差。
要考慮圖13中所示出的差動放大器30的輸入電壓Vin的振幅非常小的小 振幅信號輸入時的放大率(DC增益)。錢動放大器30中，放大率通過NMOS 晶體管MN1和MN2的跨導(dǎo)Gmn和連接到作為輸出端子的節(jié)點Nl和N2中的 一個的、PMOS晶體管MP31或MP32的電阻成分(下面稱為"輸出電阻Rout")， 由下式(1) ^。
式1
Vout/Vin=GmnxRout
輸出電阻Rout根據(jù)差動放大級的負載結(jié)構(gòu)而不同。在i^差動放大器30 中，以二極管方式連接的PMOS晶體管MP31和MP32用作負載元件。因此， ^M動放大器30中，小振幅信號輸入時的輸出電阻Rout在忽略PMOS晶體管 MP31和MP32各自的漏極和源極間的電阻(下面稱為'Rds")時，近似;tte^ 為PMOS晶體管MP31和MP32的跨導(dǎo)Gmp的倒數(shù)1/Gmp。
此外，在包含超^±述小振幅信號輸入的輸入電位差VinD的振幅輸入的 大振幅信號輸入時，以二極管方式連接的PMOS晶體管MP31和MP32 Jlil大 振幅信號輸入而強導(dǎo)通，從而防止輸出電阻Rout變低，差動放大器30的放大 程度下降，輸出電壓Vout過大，從而有助于過驅(qū)動恢復(fù)的高速化。
非專利文獻1McGRAW HILL INTERNATIONAL EDITION Elictrical Engineering Series 'T)esign of Analog CMOS Integrated Circuits" page 100-134
在圖13所示的差動放大器30中，輸出公共電壓(下面稱為"Voutcm")由 以二極管方式連接的PMOS晶體管MP31和MP32的柵極一源極間電壓Vgs決 定。并且，所謂的輸出公共電壓Voutcm是指在輸入電壓Vin和基準電壓Vref 是相等的(輸入電位差VinD-0)同相輸入時，節(jié)點N1和節(jié)點N2上出現(xiàn)的輸 出電壓Voutn和輸出電壓Voutp(-Voutn)。當將PMOS晶體管MP31和MP32
的閾值電壓作為"Vtp",將過驅(qū)動電壓作為"Ve飾"時，差動放大器30中的輸出 公共電壓Voutcm由下式(2)表示。數(shù)學(xué)式2
Voutcmn=Vdd-(|Vtp|+|Veffp|) ...(2)
輸出公共電壓Voutcm受PMOS晶體管MP31和MP32的閾值電壓Vtp限 制，Si、須采用低的電壓作為電源電壓Vdd的情況下，通^i^式(2)，輸出 公共電壓Voutcm也 ^低的值。結(jié)果，可能會導(dǎo)致構(gòu)成差動對的NMOS晶 體管MN31和MN32的漏極一源極間電壓Vds小于過驅(qū)動電壓Veff且偏離飽和 區(qū)域，可能會造腦動放大級的繊性能惡化。
這樣，當構(gòu)成差動對的NMOS晶體管MN31和MN32的過驅(qū)動電壓Veff 占電源電壓Vdd的比例變大時，分配在NMOS晶體管MN31和MN32的飽和 區(qū)域動作中DC偏置的條件將變得嚴格。
艮P,在電源MVdd比較低的情況下，當采用以二極管方式連接的晶體管 作為負載時，PMOS晶體管MP31和MP32的閾值電壓Vtp占電源電壓Vdd 的比例也變大。由此，變成如下偏置條件輸出公共電壓Voutcm變得過低(或 過高(在差動對由P溝道晶體管構(gòu)成的情況下))，在NMOS晶體管MN31和 MN32中的一個晶體管的漏極一源極間電壓Vds低于過驅(qū)動電壓Veff。結(jié)果， 存在如下問題點偏離了畫OS晶體管MN31和MN32的飽和區(qū)胸作，弓胞 顯著的速度性能惡化的可能性變高。

發(fā)明內(nèi)容
本發(fā)明是為了解決，技術(shù)問題而提出的，本發(fā)明的目的是提供一種即 使在電源電壓比較小的情況下，也不會弓胞性能惡化并且肖辦過驅(qū)動恢復(fù)的 差動放大電路和包含該差動放大電路的A/D轉(zhuǎn)換器。
根據(jù)本發(fā)明的一個實施方式的差動放大電路，相對于第三和第四負載用晶 體管并聯(lián)地設(shè)置構(gòu)成方文^fi度調(diào)整部的第一和第二負載用晶體管。
并且，由輸出公共電壓控制部，在輸入到一個和另一個差動晶體管的控制 電極上的一個輸入信號和另一，入信號是同相輸入時，將控制信號輸出到第 三和第四負載用晶體管的控制電極上，從而獲得差動輸出的第一和第二輸出部 的電位成為預(yù)先設(shè)定的基準輸出公共電壓。該基準輸出公共電壓被設(shè)定為在同相輸入時滿鄉(xiāng)一和第二負糊晶體管成為iUh狀態(tài)的難剝牛。 發(fā)明效果
根據(jù)本實施方式，滿足上述Sm斜牛而設(shè)定基準輸出公共電壓，從而在小 振幅信號輸入時M:第一和第二負載用晶體管均截止而進行的第一動作，可以 實現(xiàn)比駄的放大率的放大動作。結(jié)果，可以使本實施方式的差動放大電路高 速動作。
此外，本實施方式的差動放大電路在大振幅信號輸入時通過第一和第二負 載用晶體管中的一個導(dǎo)通的第二動作，發(fā)揮箝位效果，從而控制差動輸出不會 變得過大。結(jié)果，可以使本實 式的差動放大電路高速動作。


圖i是/示出作為本發(fā)明的原理的差動放大電路的概要結(jié)構(gòu)的說明圖。
圖2歸出圖1的差動放大電路的輸入電壓和控制電路電流的關(guān)系的圖。 圖3 ^出圖1的差動放大電路的輸入電壓和輸出電壓的關(guān)系的圖。 圖4 g出禾,了圖1中示出的差動放大電路的A/D轉(zhuǎn)換器的結(jié)構(gòu)例的說 明圖。
圖5是示出作為本發(fā)明的實施方式l的差動放大電路的結(jié)構(gòu)的說明圖。 圖6是示出作為本發(fā)明的實施方式2的差動放大電路的結(jié)構(gòu)的說明圖。 圖7 Ji^出作為本發(fā)明的實施方式3的差動放大電路的結(jié)構(gòu)的說明圖。 圖8 ^出作為本發(fā)明的實施方式4的差動放大電路的結(jié)構(gòu)的說明圖。 圖9 g出作為本發(fā)明的實施方式5的差動放大電路的結(jié)構(gòu)的說明圖。 圖10是示出作為本發(fā)明的實施方式6的差動放大電路的結(jié)構(gòu)的說明圖。 圖11是示出作為本發(fā)明的實施方式7的差動放大電路的結(jié)構(gòu)的說明圖。 圖12是示出作為本發(fā)明的實施方式8的差動放大電路的結(jié)構(gòu)的說明圖。 圖13 J^出現(xiàn)有的差動放大器的概要結(jié)構(gòu)的電路圖。
符號說明
1、 2放大程度調(diào)整部，4、 6、 9復(fù)制電路，5、 7比較器，11、 12負 載元件，17負載元件，18、 41 43恒流源，19串聯(lián)電阻組，20 28差 動放大電路，51、 52難輸出公共電壓生成電路，61前置放大器，63鎖存
器部，64編碼器，65基準電壓設(shè)定部、DAl DAn、 WDAl WDAn差 動放大級，MN1、 MN2 NMOS晶體管，MP1 MP4 PMOS晶體管
具體實施方式
<發(fā)明原理〉 (結(jié)構(gòu))
圖1是示出作為本發(fā)明的原理的差動放大電路的概要結(jié)構(gòu)的說明圖。如圖 1所示,差動放大電路20具有一對差動對晶體管(NMOS晶體管MN1和MN2)。 在一個和另一個差動晶體管的NMOS晶體管MN1和MN2的源極公共端子，即 節(jié)點N3和接地電位Vss (第二輸出源)之間設(shè)置作為差動動作用恒流源的恒流 源3。恒流源3向節(jié)點N3和接地電位Vss之間提供恒定電流Iss。
此外，在作為NMOS晶體管MN1的漏極的節(jié)點N1 (第一輸出部)和電 源Vdd (第一電源)之間相互并并聯(lián)地插入了放大程度調(diào)整部l和負載元件11, 在作為NMOS晶體管MN2的漏極的節(jié)點N2 (第二輸出部)和電源Vdd之間 相互并聯(lián)地插入了放大程度調(diào)整部2和負載元件12。即，放大程度調(diào)整部l和 2與負載元件11和12相對應(yīng)地設(shè)置。
放大程度調(diào)整部1和2在作為第一和第二負載部的負載元件11和12兩端的電位差(端子間電壓)比預(yù)先設(shè)定的閾值電壓小時截止(兩端之間成為開路 狀態(tài))，上述端子間電壓比上述閾值電壓大時導(dǎo)通。放大程度調(diào)整部1和2動作 從而使在導(dǎo)通狀態(tài)時戰(zhàn)端子間電壓不會過多地擴展，即，使得差動放大電路
20的放力呈度在截止狀態(tài)時進一步陶氐。
上述閾值電壓調(diào)整差動放大電路20的輸出公共電壓Voutcm,并且設(shè)定為 在輸入電壓Vin和基準電壓Vref相等的輸入狀態(tài)(下面稱為"輸入平衡狀態(tài)")時一定處于截止狀態(tài)。
差動放大電路20的輸出電阻Rout,在假定可以不考慮NMOS晶體管MN1 和MN2的漏極一源極間的電阻Rds時，成為負載元件11和12的端子間電阻。 兩端子間的電阻成分只要可以實現(xiàn)規(guī)定的輸出電阻，則負載元件11和12可以 是無源元件，也可以是有源元件。
并且，向NMOS晶體管MNl的柵極鄉(xiāng)輸入電壓Vin (—個輸入信號)， 向NMOS晶體管MN2的柵極Jlf共基隹電壓Vref (另一個輸入信號)。
離)
在這樣的結(jié)構(gòu)中，向形成差動對的NMOS晶體管MN1和MN2的柵極提 供的輸入電壓Vin和基準電壓Vref的輸入電M VinD被放大，由節(jié)點Nl得到 輸出電壓Voutn，由節(jié)點N2得至lJ輸出電壓Voutp。輸出電壓Vout p和輸出電壓 Voutn的電位差，即輸出電壓Vout (=Voutp—Voutn)成為將輸入電壓Vin和 基準電壓Vref的電位差放大而得到的輸出電位差。
此時，差動放大電路20的輸出公共電壓Voutcm通過艦負載元件U和 12的電流l/》Iss和輸出電阻Rout由下式(3) #。
式3
Voutcmn=Vdd<l/2)IssxRout …(3)
這里，差動放大電路20M31放対呈度調(diào)整部1和2的導(dǎo)通、截止而進行下 面所示的2種動作。
圖2 ^出輸入電位差VinD和放大調(diào)整電流IA的關(guān)系的曲線圖。此外， 圖3是示出輸入電位差VinD和輸出電壓Vout的關(guān)系的曲線圖。并且，所謂的 放大調(diào)整電流IA是指流過放力呈度調(diào)整部1和2的電流。此外，如上所述，輸 出電壓Vout是指輸出電壓Voutp和輸出電壓Voutn的差(Voutp—Voutn)，輸 入電位差VinD是指輸入電壓Vin和基準電壓Vref的差(Vin—Vref)。
如圖2所示，在輸入電^ VinD達到閾值電壓VX之前，由于放対呈度 調(diào)整部1禾卩2 iUh，所以微^f踱調(diào)整部1和2中幾乎沒有 1:放大調(diào)整電 流IA。即，差動放大電路20在輸入平衡狀態(tài)下截止，并且進行與不存 大程 度調(diào)整部1和2時等效的動作。
其結(jié)果，如圖3所示，在輸入電位差VinD蹈IJ閾值電壓VX之前，進行 第一動作，使表示輸出電壓Vout與輸入電^ VinD之間的關(guān)系的放大調(diào)整變 化Ll與放大調(diào)整無變化L2同樣變自性關(guān)系。
±^第一動作通皿擇恒定電流Iss和輸出電阻Rout iTO^f呈度調(diào)整部1 和2在輸入平衡狀態(tài)下iUb從而在輸入平衡狀態(tài)(輸入電^M VinD=0V)下， 放大程度調(diào)整部1和2必然處于開路狀態(tài)，不流皿大調(diào)整電流IA，對輸出電 壓Vout p和輸出電壓Vout n無影響。
另一方面，如圖2所示，當輸入電壓差VinD ,閾值電壓VX時，由于 放^f呈度調(diào)整部1和2中的一個導(dǎo)通，所以處于導(dǎo)通狀態(tài)的放大程度調(diào)整部1
(2)中流出放大調(diào)整電流IA。結(jié)果，產(chǎn)生由放大程度調(diào)整部1和負載元件11 構(gòu)成的合成電阻成分比僅由負載元件U構(gòu)成的電阻成份低的現(xiàn)象、以及由放大
程度調(diào)整部2 和負載元件12 構(gòu)成的合成電阻成分比僅由負載元件12 構(gòu)成的電阻成分低 的現(xiàn)象中的一個現(xiàn)象.
因此，如圖3所示，當輸入電位差VinD超過閾值電壓VX時，進行第二 動作，其中表示輸出電壓Vout與輸入電位差VinD的關(guān)系的放大調(diào)整變化Ll變 成比放大調(diào)整無變化L2的放大率低的非線性關(guān)系。即，放大程度調(diào)整部1和2 中的一個成為導(dǎo)通狀態(tài)，從而差動放大電路20的放大程度降低。
在上述第二動作中，在輸入電位差VinD超過閾值電壓VX的大振幅輸入 時，放大程度調(diào)整部1和2中的一個導(dǎo)通。下面假定放大程度調(diào)整部1導(dǎo)通進行說明。在放大程度調(diào)整部1中，開始流過放大調(diào)整電流IA，輸出電壓Voutn 變成比不，放大程度調(diào)整部1時更高的電位。這將產(chǎn)生如下效果，即當大振 幅輸入時對作為差動放大級的差動輸出的輸出電壓Vout的箝位效果。
并且，正確地，當輸入電壓差VinD 超過闞值電壓VX時，電源電壓Vdd 和輸出電壓Voutp的電位差或電源電壓Vdd和輸出電壓Voutn的電位差超過規(guī) 定的輸出閾值電壓，從而從上述第一動作切換到上述第二動作。
為了使包含差動放大電路20的比較器高速動作，需要在小振幅信號輸入時 使其差動輸出大幅度放大并判斷微小的輸入電位差。差動放大電路20通，放大程度調(diào)整部1和2 同時截止而進行的上述第一動作,可以實現(xiàn)放大率比較大的放大動作。
另一方面，當大振幅信號輸入時，為了過驅(qū)動恢復(fù)而期望差動輸出不會過 大。差動放大電路20通過放大調(diào)整部1和2中的一個導(dǎo)通而進行的上述第 二動作，發(fā)揮抑制差動放大電路20的放大程度的上述箝位效果，從而起到能夠 使比較器高速動作的效果。
這樣，本申請的發(fā)明中，由于通過放大程度調(diào)整部1和2可以在輸入電壓 Vin和基準電壓Vref的電位差即輸入電位差VinD皿閾值電壓VX時，降低處 于動作狀態(tài)的差動放大電路20的放大程度，所以即使在電源電壓較小時也不會 引起性能惡化，同時可以得到能夠過驅(qū)動恢復(fù)的差動放大電路。
圖4是示出利用了圖1中示出的差動放大電路20的A/D轉(zhuǎn)換器的結(jié)構(gòu)例 的說明圖。在圖4中，示出了n位閃爍型A/D轉(zhuǎn)換器的結(jié)構(gòu)。在同一圖中示出
的A/D轉(zhuǎn)換器由難電壓設(shè)定部65、前置放大器部61 、鎖存器部63和編碼器 64構(gòu)成。
基準電壓設(shè)定部65由在基準電壓VRT、基準電壓VRB之間串聯(lián)連接的多 個(2n-2)個電阻梯形電路(ladder) RR構(gòu)成。前置放大器部61由并聯(lián)設(shè)置 的多個(2M)個前置放大器PA構(gòu)成。鎖存器部33由對應(yīng)于多個前置放大器 PA—體的多個(2n-l個)鎖存器(電路)LT構(gòu)成。
前置放大器PA在正輸入端上被施加公共輸入的模擬輸入信號Vin，在負輸 入端上被施加由基準電壓設(shè)定部65生成的基準電壓Vref。圖1所示的本發(fā)明的 差動放大電路20用作該前置放大器PA。
由基準電壓設(shè)定部65得到的S I電壓Vref J131在基準電壓VRT 基準電 壓VRB (<VRT)之間串聯(lián)設(shè)置的多個電P且梯形電路RR的電阻比，形成多種 電壓中的任何一種電壓。
各前置放大器PA (差動放大電路20)對由正輸入端得到的輸入電壓Vin 和由負輸入端得到的基準電壓Vref的電位差進行放大，從而由正輸出端和負輸 出端將正輸出信號和負輸出信號輸出至U下一級的鎖存器LT。
在前置放大器PA下一級上設(shè)置的鎖存器LT基于對應(yīng)的前置放大器PA的 輸出(正輸出信號和負輸出信號)判斷'0"、 "1"，并且將該判斷結(jié)果("0"、 "1") 輸出,為MJt計符號D63 。由前置放大器PA和鎖存器LT構(gòu)成比較器。
這樣，由配置在(2M)個前置放大器PA下一級的鎖存器LT輸出的判斷 結(jié)果被提供給設(shè)置于下一級的編碼器64以作為(2M)位的溫度計符號D63。
編碼器64基于(2n-l)位的旨計符號D63 ，轉(zhuǎn)換為n位的制信號， 并作為二進制的輸出數(shù)據(jù)D64輸出。
這樣，通過將本發(fā)明的差動放大電路用于A/D轉(zhuǎn)換器的前置放大器PA， 從而育^使前置放大器PA在小振幅信號輸入時將差動輸出大幅度放大并判斷 微小的輸入電位差，在大振幅信號輸入時差動輸出不會變得過大，并進行發(fā)揮 出良好的過驅(qū)動恢復(fù)的差動放大動作。
其結(jié)果，具有本發(fā)明的差動放大電路的A/D轉(zhuǎn)換器即使在較低的電源電壓 下動作，也可以發(fā)揮出良好的A/D轉(zhuǎn)換特性。
<實施方式1 >
圖5是示出作為本發(fā)明實施方式1的差動放大電路結(jié)構(gòu)的說明圖。如同一
圖所示，實施方式l的差動放大電路21由差動放大器DAO、復(fù)制電路4和比較 器5構(gòu)成。
差動放大器DA0具有一對差動對晶體管(NMOS晶體管MN1和MN2)。 在作為NMOS晶體管MN1和MN2的源極公共端子的節(jié)點N3和接地電位Vss 之間設(shè)置恒流源3。
在作為NMOS晶體管MN1的漏極的節(jié)點Nl和電源Vdd之間相互 并Wi入PMOS晶體管MP1和MP3,在作為NMOS晶體管MN2的漏極的 節(jié)點N2和電源Vdd之間相互并 插入PMOS晶體管MP2和MP4。這樣， PMOS晶體管MP1 MP4作為第一 第四負載用晶體管設(shè)置在電源電壓Vdd 和節(jié)點N1或節(jié)點N2之間。
PMOS晶體管MP1的柵極、漏極公共地被以二極管方式連接，并在源極被 施加電源電壓Vdd,將漏豐M接到節(jié)點N1。 PMOS晶體管MP3在源極被施加 電源電壓Vdd,將漏^^接到節(jié)點N1。
PMOS晶體管MP2的柵極、漏極公共地被以二極管方^接，并在源極被 施加電源電壓Vdd,將漏f鵬接到節(jié)點N2。 PMOS晶體管MP4的源極被施力口 電源電壓Vdd，將^極連接到節(jié)點N2上。向PMOS晶體管MP3和MP4的 柵極提供比較器5的輸出信號S5作為偏置電壓。
PMOS晶體管MP3和MP4用作圖1的負載元件11和12， PMOS晶體管 MP1和MP2用作圖1的放大fM調(diào)整部1和2。
復(fù)制電路4由PMOS晶體管MPlr、 PMOS晶體管MP3r、 NMOS晶體管 MNlr和恒流源3r構(gòu)成。作為第一和第二復(fù)制負載用晶體管的PMOS晶體管 MPlr、和MP3r,采用與PMOS晶體管MP1和MP3等效的尺寸(晶體管尺寸 辦性全部相同)形成。同樣地，作為復(fù)偉嗟動晶體管的畫OS晶體管MNlr 釆用與NMOS晶體管MN1等效的尺寸形成。財卜，作為復(fù)制動作用恒流源的 恒流源3r，可提供恒流源3盼恒定電流Iss —半的1/2.Iss恒定電流。
在連接到比較器5的正輸入端上的節(jié)點N12和電源電壓Vdd之間并聯(lián)設(shè)置 PMOS晶體管MPlr和MP3r。 PMOS晶體管MPlr的柵極、漏極公共地被以二 極管方式連接，在OTILh被施加電源電壓Vdd， ^f^ii接到節(jié)點N12上。 PMOS晶體管MP3r的源極被施加電源電壓Vdd，漏+，接到節(jié)點Nl，在 豐SJ:被施加來自比較器5的輸出信號S5 。
另一方面,在節(jié)點N12、接地電位Vss之間串TO設(shè)置NMOS晶體管MNlr 和恒流源3r。 NMOS晶體管MNlr盼漏極，到節(jié)點N12，在柵豐JLh被施加基 準電壓Vref。并且，在NMOS晶體管MNlr和接地電位Vss之間設(shè)置恒流源3r。
比較器5的正輸入端連接到節(jié)點N12上，在負輸A^上被施加M輸出公 共電壓VoutomJdeaJ。并且，將比較器5的輸出信號S5提供給PMOS晶體管 MP3和MP4的柵極以及PMOS晶體管MP3r的柵極。
艦復(fù)制電路4和比較器5，將輸出信號S5提供給PMOS晶體管MP3r 的柵極，從而使節(jié)點N12的電位V12與基準輸出公共電壓Voutcmjdeal —致。
這樣，在復(fù)制電路4和比較器5中，檢測作為復(fù)制電路4的輸出公共電壓 的電位V12,并且Mil組合的反饋環(huán)來調(diào)節(jié)構(gòu)成偏置電壓的輸出信號S5從而使 電位V12與難輸出公共電壓Voutcm一ideaJ —致。
因此，通過提供給PMOS晶體管MP3和MP4的柵極的來自比較器5的輸 出信號S5，控制在差動放大器DAO同相輸入時的輸出公共電壓Voutom,使其 成為,輸出公共電壓Voutcm_ideal。即，^t入電位差VinD=0的平衡狀態(tài) 時(同相輸入時)的差動放大電路21的輸出電壓Voutp和輸出電壓Voutn都設(shè) 定為,輸出公共電壓VoutomjdeaL
此時，設(shè)定S)t輸出公共電壓Voutcm—ideal,從而使電源電壓Vdd和輸出 公共電壓Voutcm的電位差成為比以二極管方式連接的PMOS晶體管MP1和 MP2的閾值電壓Vth低的值。即，設(shè)定基準輸出公共電壓Voutcm—ideal的值， 以使其滿足(Vdd-Voutcm一ideaKVth〉這一難餅。
在這樣的結(jié)構(gòu)中，通過滿足上述基準條件而設(shè)定基準輸出公共電壓 Voutcmjdeal，由此以二極管方式連接的PMOS晶體管MP1和MP2在輸入平衡 的狀態(tài)下必然處于截止狀態(tài)，并且在PMOS晶體管MP1和MP2中不流過電流。
由此，在包含輸入平衡狀態(tài)的小振幅信號輸入時，PMOS晶體管MP1和 MP2幾乎對輸出電位沒有影響，差動放大器DA0的輸出公共電壓Voutcm僅由 向柵^i:提供了輸出信號S5的PMOS晶體管MP3和MP4的導(dǎo)通電阻決定，并 且，出公共電壓Voutcm成為幾乎與,輸出公共電壓Voutcm一ideal相同的 值。這樣，復(fù)制電路4禾口比較器5用作對PMOS晶體管MP3和MP4的輸出公 共電壓控制部。
假定將上述S)t^l牛一般化的情況，將與PMOS晶體管MP1、 MP2相當
的P型或N型晶體管的閾值電壓作為VT，將與電源電壓Vdd相當?shù)碾妷鹤鳛?VC (通常是電源電壓Vdd或接地電位Vss)。這種情況下，基準輸出公共電壓 Voutcm—ideal鄉(xiāng)人電錢VinD-"0"的平衡狀態(tài)時，以(IVC-Voutom—ideall〈VT) 作為難條件。通過滿足該難條件，鄉(xiāng)入電位差VinD為"O"的平衡狀態(tài)時, 可以使上述P型或N型晶體管iUh。
采用無源元^M乍為負載的情況下，與鵬、電源電壓等割牛發(fā)生變化相對 應(yīng)地，輸出公共電壓Voutcm發(fā)生改變。但是，在實 式1中，基于從與差動 放大器DA0的一部分等效地構(gòu)成的復(fù)制電路4的節(jié)點N12得到的基準輸出電壓 和基準輸出公共電壓Voutom—ideal的比較結(jié)果，M比較器5的輸出信號進行 控制，從而即使上述條件發(fā)生改變，也能夠?qū)⑤敵龉搽妷篤outcm保持在較理 想的值。
進一步地，由于當小振幅信號輸入時，作為以二極管方式連接晶體管的 PMOS晶體管MP1和MP2處于iUh狀態(tài)，所以在PMOS晶體管MP1和MP2 的溝道區(qū)域中沒有形成反型層，輸出節(jié)點的寄生電容(PMOS晶體管MP1和 MP2的柵極、源極間電容)也比現(xiàn)有的電路小，并且可以實現(xiàn)高速化。
在小振幅信號輸入時，差動放大器DA0的輸出電阻Rout在假定可以不考 慮NMOS晶體管畫l和MN2的漏極一源極間的電阻Rds時，成為PMOS晶 體管MP3和MP4的漏極一源極間的電阻Rds。
另一方面，當大振幅信號輸入時，在作為輸出節(jié)點的節(jié)點N1和節(jié)點N2中 的一個節(jié)點上，{(Vdd-Vout p(Vout n))>Vth(MPl或MP2》這一導(dǎo)通^f牛成立。 其結(jié)果，在PMOS晶體管MPl和MP2中，滿足上述導(dǎo)通條件的晶體管成為導(dǎo) 通狀態(tài)。在節(jié)點N1和節(jié)點N2中，在導(dǎo)通狀態(tài)的晶體管側(cè)的節(jié)點上，由于該晶 體管處于導(dǎo)通狀態(tài)而發(fā)揮箝位效果，其結(jié)果是，與沒有以二極管方式連接晶體 管MP1和MP2的結(jié)構(gòu)相比較，抑制了節(jié)點上的電位斷氐。這樣，通過由PMOS 晶體管MP1或MP2導(dǎo)通帶來的箝位效果，起至柳制差動放大器DAO的放力呈 度，并實現(xiàn)過驅(qū)動恢復(fù)的高速化的效果。
使實施方式l的差動放大電路21滿足， 割牛，并設(shè)定基準輸出公共 電壓Voutom—ideal,從而在小振幅信號輸入時，MPMOS晶體管MPl和MP2 均截止而進行的第一動作，可以實JJM大率^:的放大動作。
其結(jié)果，在差動放大電路21中，由于極力回避構(gòu)成差動放大級的NMOS
晶體管MN1和MN2落A^性區(qū)域，并且育灘防止差動放大級的速度性能惡化， 所以可以使差動放大電路21 (包含的比較器)高速動作。
財卜，實施方式1的差動放大電路21在大振,號輸入時Mil PMOS晶 體管MP1和MP2中的一個導(dǎo)通而進行的第二動作，而發(fā)揮J^箝位效果，從 而抑制差動輸出不會變得過大。其結(jié)果，可以使差動放大電路21高速動作。
<實駄式2〉
圖6是示出作為本發(fā)明實g式2的差動放大電路的結(jié)構(gòu)的說明圖。如同 —圖所示，差動放大電路22由n個(n^2)差動放大級DAl DAn、復(fù)制電路 6和比較器7構(gòu)成。
差動放大級DAl DAn分別呈現(xiàn)與圖5中所出的實施方式l的差動放大器 DA0等效的結(jié)構(gòu)。但是，分別輸入到差動放大級DAl DAn的難電壓Vref 是由電阻梯形電路等生成的基準電壓，分別在最小基準電壓VRB和最大基準電 壓VRT之間被設(shè)定為不同的值，以使得差動放大級DAl DAn階段性地變大 (小)。
例如，在圖4示出的A/D轉(zhuǎn)換器中，當采用差動放大電路22作為前置放 大器PA時，與由基準電壓設(shè)定部65在最大基準電壓VRT 最小基準電壓VRB 之間階段性地被設(shè)定為不同值的多個基準電壓對應(yīng)地并聯(lián)設(shè)置多個前置放大器 PA (差動放大電路22)。
這樣,要考慮n個差動放大級DAl DAn用作鵬加了不同的參考電壓的 閃爍型A/D轉(zhuǎn)換器之比較器(前置放大器+鎖存器)的前置放大器的情況。并 且，由于各差動放大級DAl DAn的結(jié)構(gòu)和動作與實施方式1的差動放大器 DA0相同，所以省略其說明。
復(fù)制電路6與實施方式1的復(fù)制電路4相同地，由PMOS晶體管MPlr、 PM0S晶體管MP3r、 NMOS晶體管MNlr和直流源3r構(gòu)成。其結(jié)構(gòu)和動作由 于與實施方式1的復(fù)制電路4相同，所以省略其說明。這里，向NMOS晶體管 MNlr的柵極提供,電壓Vrefin?；鶞孰妷篤refin被設(shè)定為最大基準電壓VRT 和最小基準電壓VRB之間的規(guī)定中間電壓。
比較器7的正輸A^連接到節(jié)點N12，在負輸入端上被施力睞自復(fù)制電路 6的基準輸出公共電壓Voutem一ideal。并且，比較器7的輸出信號S7被公共地 ,給各差動放大級DA1 DAn的PMOS晶體管MP3和MP4的柵極和PMOS
晶體管MP3r的柵極。
皿復(fù)制電路6和比較器7將輸出信號S7提供給PMOS晶體管MP3r的 柵極，從而使得節(jié)點N12的電位V12與基準輸出公共電壓Voutcm—ideal —致。
因此,通過提供到各差動放大級DA1 DAn的PMOS晶體管MP3和MP4 的柵極上的輸出信號S7 ，控制各差動放大級DA1 DAn的輸出公共電壓Voutom 使其成為M輸出公共電壓Voutcm_ideal。
這樣，由復(fù)制電路6和比較器7檢測作為復(fù)制電路6的輸出公共電壓的電 位V12，并M過組合的反饋環(huán)調(diào)節(jié)構(gòu)成偏置電壓的輸出信號S7以使得電位 V12與基準輸出公共電壓VoutomJdeal —致。
此時，設(shè)定難輸出公共電壓Voutcm—ideal的值，以使得電源電壓Vdd和 輸出公共電壓Voutcm的電位差成為比各差動放大級DAl DAn中以二極管方 式連接的PMOS晶體管MP1和MP2的閾值電壓Vth低的值。即，設(shè)定基準輸 出公共電壓Voutcmjdeal的值，從而滿足(Vdd-VoutcmJdeaKVth)這一基準條件。
在上述結(jié)構(gòu)中，通過滿足上述基準條件而設(shè)定基準輸出公共電壓 Voutcmjdeal,各差動放大級DAl DAn的以二極管方式連接的PMOS晶體管 MP1和MP2在輸入平衡的狀態(tài)下必定成為iUh狀態(tài)，并且在PMOS晶體管MP1 和MP2中不流過電流。
由此，在包含輸入平衡狀態(tài)的小振幅信號輸入時，各差動放大級DA1 DAn 的PMOS晶體管MP1和MP2幾乎對輸出電位沒有影響。因此，各差動放大級 DAl DAn的輸出公共電壓Voutcm僅由向柵t鵬供了輸出信號S7的PMOS晶 體管MP3和MP4的導(dǎo)通電阻決定，并且，出公共電壓Voutcm成為幾乎與基 準輸出公共電壓Voutcmjdeal相同的值。
這樣,基于從與各差動放大級DA1 DAn等效的復(fù)制電路6和比較器7得 到的輸出信號S7進行控制，從而即使各割牛發(fā)生變化，也可以將輸出公共電壓 Voutcm保持在理想的值。
當小振幅信號輸入時，差動放大級DAl DAn的輸出電阻Rout，在假定 可以忽略NMOS晶體管MN1和MN2的漏極一源極間的電阻Rds時，成為PMOS 晶體管MP3和MP4的漏極一源極間電阻Rds。期望各差動放大級DAl DAn 的晶體管尺寸(W/L)變大，并鵬導(dǎo)'妙，以便使輸出電阻Rout變?yōu)檩^低的 值。
另一方面，當大振幅信號輸入時，與實ltt式l的差動放大器DAO的情況 相同地，艦各差動放大級DA1 DAn的PMOS晶體管MP1或MP2導(dǎo)通弓胞 的箝位效果，起到如下效果肖辦實現(xiàn)具有差動放大級DAl DAn的比較器的 過驅(qū)動恢復(fù)的高速化。
實施方式2的差動放大電路22在小振幅信號輸入時通過各差動放大級 DA1 DAn的PMOS晶體管MP1和MP2均截止而進行的第一動作，可以實現(xiàn) 放大率^的放大動作。其結(jié)果，可以使包含差動放大電路22的比較器高速動 作。
財卜，實施方式2的差動放大電路22在大振幅信號輸入時M:各差動放大 級DAl DAn的PMOS晶體管MP1和MP2中的一個導(dǎo)通而進行的第二動作， 發(fā)揮戰(zhàn)箝位效果，從而迸行控制，以便使差動輸出不會變得過大。其結(jié)果， 可以使包含差動放大電路22的比較器高速動作。
此外，實施方式2的差動放大電路22與實施方式1的差動放大電路21相 比較具有以下優(yōu)勢。差動放大電路21是相對于一個差動放大器DA0設(shè)置一個 復(fù)制電路4和比較器5的結(jié)構(gòu)。另一方面，實施方式2的差動放大電路22是相 對于n個差動放大級DA1 DAn設(shè)置一個復(fù)制電路6和比較器7的結(jié)構(gòu)。
因此，在設(shè)置n個差動放大器(差動放大級)的情況下，實敲式2的差 動放大電路22與實施方式1的差動放大電路21相比較，起到了可以實現(xiàn)縮小 (n-l)個比較器5和復(fù)制電路6的電路規(guī)模的效果。
并且，在實施方式2中，相對于差動放大級DAl DAn，基于代表性的復(fù) 制電路6 (輸AS)t電壓Vrefin的復(fù)制電路)，將來自比較器7的輸出信號S7 用作公共偏置電壓。由此，掛。在差動放大級DAl DAn之間的輸出公共^E Voutom發(fā)生變化。因此，為了極力抑制這樣的變化范圍，如J^腿地，設(shè)定晶 體管尺寸等從而盡可能地l繊出電阻Rout變小。
<實 "式3〉
圖7是示出作為本發(fā)明實施方式3的差動放大電路的結(jié)構(gòu)的說明圖。如同 一圖所示，差動放大電路23由n個(n^2)四輸入結(jié)構(gòu)的差動放大級WDA1 WDAn、復(fù)制電路6和比較器7構(gòu)成。
如同一圖所示，差動放大級WDAl WDAn分別具有兩對差動對晶體管 (NMOS晶體管MNll和MN12的組以及NMOS晶體管MN13和MN14的組)。
在作為NMOS晶體管MNIl和MN12 (第--f和另一個差動晶體管)的
源極的公共端子的節(jié)點N13和接地電位Vss之間設(shè)定恒流源13。恒流源13提 供恒定電流Iss。
在作為NMOS晶體管MNll的漏極的節(jié)點N1和電源Vdd之間，與 實施方式1的差動放大器DA0 (實施方式2的差動放大級DA1 DAn )同樣地， 并聯(lián)地設(shè)置PMOS晶體管MP1和MP3。在作為NMOS晶體管MN12的漏極的 節(jié)點N2和電源Vdd之間，與實施方式l的差動放大器DAO同樣地，并聯(lián)地設(shè) 置PMOS晶體管MP2和MP4。
向顧OS晶體管顧ll的柵極(第一正輸A^)提供輸入電壓Vinp (第 ——^Mr入信號)，向NMOS晶體管MN12的柵電極(第一負輸入端)提供基 準電壓VreQ)(第一另一，入信號)。
在作為NMOS晶體管MN13和MN14 (第二一個和另一個差動晶體管)源 極的公共端子的節(jié)點N14和接地電位Vss之間設(shè)定恒流源14。恒流源14提供 恒定電流Iss。
財卜，NMOS晶體管MN13的漏極連接到節(jié)點Nl， NMOS晶體管MN14 的漏極連接到節(jié)點N2。
向NMOS晶體管MN13的柵極(第二正輸入端)提供基準電壓Vrefo (第 二一，入信號)，向NMOS晶體管MN14的柵極(第二負輸入端)提供輸入 電壓Vinn (第二另一，入信號)。
并且，輸入電壓Vinp和輸入電壓Vinn具有下面的式(4) 式(6)的關(guān) 系。式(6)中的輸入電壓Vinp(t)和輸入電壓Vinn(t)是指輸入電壓Vinp和輸入 電壓Vinn隨時間的變化。
式4
Vin=Vinp-Vinn ... (4)
式5
|Vinp|=|Vinn| ... (5)
式6
Vinp(t)fVirai(tH ... (6)
在這樣的結(jié)構(gòu)中，向形成差動對的NMOS晶體管MN11和MN12的柵極 施加的輸入電壓Vinp和基準電壓Vre$的電位差、以及向形成差動對的NMOS
晶體管MN13和MN14的柵極施加的基準電壓Vrefo和輸入電壓Vinn的電位差 微大。
其結(jié)果是，由各差動放大級WDAl WDAn的節(jié)點Nl得到負輸出電壓 Vout n，由節(jié)點N2得到正輸出電壓Vout p。
并且，輸入到各差動放大級WDAl WDAn上的S I電壓Vref與實施方 式2的差動放大級DAl DAn的情況相同，分別被設(shè)定為不同的值以使得差動 放大級WDAl WDAn階段性地變大(小)。即，差動放大級WDA1 WDAn 用作例如被施加不同的參考電壓的閃爍型A/D轉(zhuǎn)換器之比較器的前置放大器。
復(fù)制電路6和比較器7的結(jié)構(gòu)和動作與圖6中示出的實施方式2相同。但 是，恒流源3r提供了適用于差動放大級WDA1 WDAn的恒定電流Iss。
因此，S31提供給各差動放大級WDA1 WDAn的PMOS晶體管MP3和 MP4的柵極上的輸出信號S7，各差動放大級WDAl WDAn的輸出公共電壓 Voutom被控制成為S)W出公共電壓Voutcmjdeal。
這樣，由復(fù)制電路6和比較器7檢測作為復(fù)制電路6的輸出公共電壓的電 位V12，并且皿組合的反饋環(huán)來調(diào)節(jié)構(gòu)成偏置電壓的輸出信號S7以使得電位 V12與基準輸出公共電壓Voutcm—ideal —致。
此時，設(shè)定難輸出公共電壓Voutom_ideal，從而使電源電壓Vdd和輸出 公共電壓Voutem的電位差成為比以二極管方式連接的各差動放大級WDA1 WDAn的PMOS晶體管MP1和MP2的閾值電壓Vth低的值。即，設(shè)定基準輸 出公共電壓Voutcmjdeal的值，使其滿足(Vdd-VoutcmjdeaKV叫這一 基準^f牛。
在這樣的結(jié)構(gòu)中，通過滿足上述基準條件而設(shè)定基準輸出公共電壓 Voutcm—ideal,差動放大級WDA1 WDAn的各以二極管方式連接的PMOS晶 體管MP1和MP2在輸入平衡的狀態(tài)下處于截止狀態(tài)，在PMOS晶體管MPl 和MP2中不流過電流。
由此，當小振幅信號輸入時，差動放大級WDAl WDAn的各PMOS晶 體管MP1和MP2幾乎對輸出電位沒有影響，各差動放大級WDA1 WDAn的 輸出公共tffi Voutom僅由向柵極提供了輸出信號S7的PMOS晶體管MP3和 MP4的導(dǎo)通電阻決定，并且i^f出公共電壓Voutom成為幾乎與,輸出公共 電壓Voutcmjdeal相同的值。
這樣，實施方式3的差動放大電路23基于ilil與各差動放大級WDA1
WDAn等效的復(fù)制電路6和比較器7得到的輸出信號S7進行控制，從而g卩使各 割牛發(fā)生變化，也可以將輸出公共電壓Voutom保持在理想的值。
當小振幅信號輸入時，差動放大級WDAl WDAn的輸出電阻Rout，在 假定可以不考慮NMOS晶體管MN1和MN2的漏極一源極間的電阻Rds時， 成為PMOS晶體管MP3和MP4的漏極一源極間電阻Rds。期望各差動放大級 WDAl WDAn的晶體管尺寸(W/L)變大，并JJ垮導(dǎo)變大，以《吏喻出電阻Rout 成為較低的值。
另一方面，當大振幅信號輸入時，與實施方式2的差動放大級DAl DAn 相同地，通過各差動放大級WDA1 WDAn的PMOS晶體管MP1或MP2引起 的箝位效果，起到如下效果育娜實現(xiàn)具有差動放大級WDAl WDAn的比較 器的過驅(qū)動恢復(fù)的高速化。
實施方式3的差動放大電路23在小振幅信號輸入時通過各差動放大級 WDAl WDAn的PMOS晶體管MPl和MP2均截止而進行的第一動作，可以 實1賺大 ^的放大動作。結(jié)果，可以4錢動放大電路23高速動作。
實施方式3的差動放大電路23在，幅信號輸入時通過各差動放大 級WDAl WDAn的PMOS晶體管MP1和MP2中的一個導(dǎo)通而進行的第二動 作，發(fā)揮Jd^位效果，從而進行控制使得差動輸出不會變得過大。其結(jié)果是， 可以使包含差動放大電路23的比較器高速動作。
實施方式3的差動放大電路23與實施方式2的差動放大電路22相 同，在設(shè)置n個差動放大器(差動放大級)的情況下，實施方式3的差動放大 電路23與實施方式1的差動放大電路21相比較，起到可以實J皿小(n-l)個 比較器5和復(fù)制電路6的電路規(guī)模的效果。
而且，因為實施方式3的差動放大電路23采用了四輸入的差動放大級 WDAl WDAn，所以與采用了兩輸入的差動放大級DAl DAn的差動放大電 路22相比，育灘將輸入振幅擴大到兩倍，從而即使在DC偏置設(shè)計較困難的低 電壓動作時，也可以起到高精度 行放大動作的效果。
并且,雖然實施方式3的差動放大電路23采用了置換為實施方式2的差動 放大電路22的兩輸入差動放大級DAl DAn并設(shè)置了四輸入的差動放大級 WDAl WDAn的結(jié)構(gòu)，但同樣也可以考慮置換成實施方式1的差動放大電路 21的兩輸入的差動放大器DAO并體四輸入的差動放大器的結(jié)構(gòu)。
<實船式4〉
圖8 l示出作為本發(fā)明實駄式4的差動放大電路結(jié)構(gòu)的說明圖。如同一 圖所示，差動放大電路24由n個(n^2)四輸入結(jié)構(gòu)的差動放大級WDA1 WDAn、復(fù)制電路6和比較器7構(gòu)成。
如同一圖所示，實施方式4的差動放大電路24的特征在于，在差動放大級 WDAl WDAn中，分別在節(jié)點N1和節(jié)點N2之間設(shè)置了開關(guān)8。
開關(guān)8由未圖示的時!帽號控制，在各差動放大級WDAl WDAn的放大 期間初始的一定期間內(nèi)，開關(guān)8處于導(dǎo)通狀態(tài)，節(jié)點N1和節(jié)點N2之間短路， ，IJ余期間開關(guān)8處于iUh狀態(tài)，節(jié)點Nl和節(jié)點N2之間成為電絕緣的狀態(tài)。 并且，由于其他結(jié)構(gòu)與圖7示出的實施方式3的相同，所以省略其說明。
實施方式4的差動放大電路24起到與實施方式3的差動方文大電路23相同 的效果，同時進一步地起到以下效果。
實施方式4的差動放大電路24可以在各差動放大級WDA1 WDAn的放 大期間初始的一定期間內(nèi)，通過開關(guān)8使作為輸出節(jié)點的節(jié)點Nl、 N2之間短 路。因此，當大振幅信號輸入時，從輸出駄的狀態(tài)(輸出電壓Vout妙的狀 態(tài))開始使咴復(fù)加速，并鵬到可以實J艦驅(qū)動恢復(fù)的高速化的效果。
并且，開關(guān)8可以設(shè)置在實施方式1的差動放大器DA0、實g式2的兩 輸入差動放大級DA1 DAn的節(jié)點Nl 、節(jié)點N2之間，在這種情況下同樣也可 以起到可以實i鵬驅(qū)動恢復(fù)的高速化的效果。
<實施方式5〉
圖9是示出作為本發(fā)明實施方式5的差動放大電路結(jié)構(gòu)的說明圖。如同一 圖所示，差動放大電路25由n個(n^2)四輸入結(jié)構(gòu)的差動放大級WDA1 WDAn、復(fù)制電路6、比較器7、平均值終端電路15、 16和平均值電阻RAp、 電阻RAn構(gòu)成。
如同一圖所示，在平均值終端電路15、 16之間設(shè)置串,接的多個平均值 電阻RAp和多個平均值電阻RAn。
多個平均值電阻RAp按一個比例設(shè)置在差動放大級WDAl WDAn中相 鄰的差動放大級WDAk、 WDA (k+l) (k=l (n-O中的任何一個)的正輸 出端，即節(jié)點N2、 N2之間。
同樣地，多個平均值電阻RAn按一個比例設(shè)置在差動放大級WDA1
WDAn中相鄰的差動放大級WDAk、 WDA (k+l)的負輸出端，即節(jié)點N1、 Nl之間。
以圖4中示出的A/D轉(zhuǎn)換器為例，在由差動放大電路25構(gòu)成前置放大部 61的前置放大器PA的情況下,在相鄰的前置放大器PA的正輸出端之間設(shè)置平 均值電阻RAp，在相鄰的前置放大器PA的負輸出端之間設(shè)置平均值電阻RAn。
并且，由于其他結(jié)構(gòu)與圖8示出的實施方式4的相同，所以省略其說明。 實M式5的差動放大電路25起到與實施方式4的差動放大電路24相同的效 果，同時進一步鵬到以下效果。
實施方式5的差動放大電路25釆用了在平均值終端電路15、 16之間設(shè)置 多^F均值電阻RAp和平均值電阻Ran而得到的平均值。由此，使設(shè)備錯配引 起的補償(offset)電流平均化，與實施方式4的差動放大電路24相比較，可以
起到緩和隨機補償?shù)挠绊懙男Ч?br> 并且，平均值的細節(jié)例如在'H. Pan and A. A. Abidi,"Spatial Filtering in Flash A/D Converters,"正EE Trans. Circuits and System n: Anlog and Digital Signal Processing,卯.424463, Aug. 2003"等中公開。
財卜，在實施方式5中，示出了在圖9所示的實施方式4的結(jié)構(gòu)中設(shè)置了 平均值電阻RAp、 RAn和平均值終端電路15、 16的結(jié)構(gòu)，當然也可以在圖8 所示的實施方式3的結(jié)構(gòu)中設(shè)置。Itb^卜，當然也可以設(shè)置在圖7中示出的實施 方式2的多個差動放大級DAl DAn中相鄰的差動放大級的正輸出端之間和負 輸出端之間。
<實施方式6〉
圖10是示出作為本發(fā)明實施方式6的差動放大電路結(jié)構(gòu)的說明圖。如同一 圖所示，差動放大電路26由n個(ng2)四輸入結(jié)構(gòu)的差動放大級WDA1 WDAn、復(fù)制電路6、比較器7、平均值終端電路15、 16、平均值電阻RAp、 電阻RAn和S i輸出公共電壓生成電路51構(gòu)成。
如同一圖所示， 輸出公共電壓生成電路51由在電源電壓Vdd、接地電 壓Vss之間串聯(lián)設(shè)置的負 &件17和恒流源18構(gòu)成。負g^i件17的一端，tt 加電源電壓Vdd,另一端和接地電位Vss之間設(shè)置恒流源18。并將由負i^fi件 17、恒流源18之間的節(jié)點N51得到的電壓生成為基準輸出公共電壓 Voutcm—ideal。并且，由于其他結(jié)構(gòu)與在圖9中示出的實施方式5的相同，所以
省略其說明。
實施方式6的差動放大電路26起到與實施方式5的差動放大電路25相同 的,，同時進一步地起到以下效果。
輸出公共電壓Voutcm—ideal理想的情況是即使在發(fā)生了溫度、電源電 壓Vdd、工藝偏差時，電位差(Vdd-Voutcm—ideal)也是恒定的。在差動放大電 路26的基準輸出公共電壓生成電路51中，，電位差(Vdd-Voutcm—ideal)由 于由負載元件17的電阻值和恒流源18的恒定電流值決定，所以即使電源電壓 Vdd發(fā)生變化，也起到可以將電位差(Vdd-VoutcmJdeal)保持為恒定的效果。
并且，實施方式6的^iif出公共^Jl生成電路51雖然由圖9所示的實施 方式5的結(jié)構(gòu)來實現(xiàn)，但是同樣地也可以用于生成實施方式1 實施方式4的輸 出公共電壓Voutcm。
<實施方式7〉
圖11是示出作為本發(fā)明實施方式7的差動放大電路結(jié)構(gòu)的說明圖。如同一 圖所示，差動放大電路27由n個(n^2)四輸入結(jié)構(gòu)的差動放大級WDA1 WDAn、復(fù)制電路6、比較器7、平均值終端電路15、 16、平均值電阻RAp、 電阻RAn和M輸出公共電壓生成電路52構(gòu)成。
如同一圖所示，M輸出公共電壓生成電路52在電源電壓Vdd、接地電壓 Vss之間設(shè)置有串聯(lián)電阻組19。串聯(lián)電阻組19由串聯(lián)連接的多個電阻Rem構(gòu) 成，并且將從多個電阻Rcm中的規(guī)定的電阻Rcm、 Rem之間的節(jié)點N52得到 的電壓生成為基準輸出公共電壓Voutem—ideal。并且，由于其他結(jié)構(gòu)與在圖9 中示出的實 式5相同，所以省略其說明。
實施方式7的差動放大電路27起到與實施方式5的差動放大電路25相同 的効榮，同時進一步地起到以下，。
，輸出公共電壓Voutcm」deal理想的瞎況是即使在產(chǎn)生了溫度、電源電 壓Vdd、工藝偏差時，電位差(Vdd-VoutcmJdeal)也是恒定的。在差動放大電 路27的,輸出公共電壓生成電路52中，電源電壓Vdd由于電阻Rcm的電阻 分壓而生成了基準輸出公共電壓VoutemJdeaJ，所以電源電壓Vdd變化時，電 位差(Vdd-VoutomJdeal)也變化。
但是，即使由于工藝變化或者,特性導(dǎo)致各電阻Rem的電阻值發(fā)生變 化，由電阻分壓產(chǎn)生的Sm輸出公共電壓Voutcm一ideal的值也不會變化。即，
實施方式7的差動放大電路27即使在基準輸出公共電壓生成電路52內(nèi)的各電 阻Rem變化時也起到可以將電位差(Vdd-VoutcmJdeal)保持恒定的效果。該 效果在由于電阻Rem的電阻 化而弓|起的電位差(Vdd-Voutcm—ideal)的變 化M過由電源電壓Vdd的變化而導(dǎo)致的i^變化量的情況下很有效。
并且,實施方式7的 輸出公共電壓生成電路52雖然由圖9中示出的實 施方式5的結(jié)構(gòu)實現(xiàn),但是同樣地也可以用于生成實施方式1 實施方式4的輸 出公共電壓Voutem。
<實駄式8〉
圖12是示出作為本發(fā)明實施方式8的差動放大電路結(jié)構(gòu)的說明圖。如同一 圖所示，差動放大電路28由n個(n^2)四輸入結(jié)構(gòu)的差動放大級WDA1 WDAn、復(fù)制電路9和比較器7構(gòu)成。
如同一圖所示，在實lte式8的差動放大電路28的各差動放大級WDA1 WDAn中，在電源電壓Vdd、節(jié)點Nl之間與PMOS晶體管MP1和MP3并聯(lián) 地設(shè)置恒流源41 ，在電源電壓Vdd、節(jié)點N2之間與PMOS晶體管MP1和MP4 并聯(lián)地設(shè)置了恒流源42。恒流源41具有使流過形成差動對的NMOS晶體管 畫11和畫12的電流量的一部分旁路的作用。同樣地，恒流源42具有使 形i^動對的NMOS晶體管MN13和MN14的電流量的一部分旁路的作用。并 且，由于其他結(jié)構(gòu)與在圖8中示出的實 式4相同，所以省略其說明。
另一方面，復(fù)制電路9在電源電壓Vdd、節(jié)點N12之間與PMOS晶體管 MPlr和MP3r并聯(lián)地設(shè)置了恒流源43。恒流源43具有使流過NMOS晶體管 MNlr的電流旁路的作用。由于其他結(jié)構(gòu)與在圖8中示出的實 式4的復(fù)制電 路6相同，所以省略其說明。
實施方式8的差動放大電路28起到與實施方式3的差動放大電路23相同 的效果，同時進U4^到以下皿。
實施方式8的差動放大電路28通過由增加的恒流源41 、 42使各差動放大 級WDAl WDAn的差動對中M的電流的一部分旁路，從而可以調(diào)節(jié)電流， 該電流流過在構(gòu)成負載的柵極上偏置的PMOS晶體管MP3和MP4。艮卩， 增加恒流源41、 42，由此與差動放大級的輸出電阻和輸出公共電壓Voutom獨 立地設(shè)定^31^動對的電流。
財卜，在復(fù)制電路9中，艦設(shè)置與恒流源41、 42等效的恒流源43，可
以維持與具有恒流源41 、 42的各差動放大級WDA1 WDAn的等效性。
并且，在實施方式8中，與在圖9中示出的實施方式5的差動放大電路25 中設(shè)置了恒流源41 43的結(jié)構(gòu)相同，當然也可以在實施方式1 實施方式4的 差動放大電路21 24、實施方式6和實施方式7的差動放大電路26和差動放大 電路27中設(shè)置恒流源41 43。
權(quán)利要求
1.一種差動放大電路，具有至少一個差動放大器，其中所述至少一個差動放大器，包括第一和第二電源；一個和另一個差動晶體管，控制電極上被施加一個輸入信號和另一個輸入信號、且一個電極被公共連接；差動動作用恒流源，插入到所述一個以及另一個差動晶體管的一個電極和所述第二電源之間；第一和第二負載部，一端公共連接到所述第一電源，另一端連接在作為所述一個和另一個差動晶體管的另一個電極的第一和第二輸出部上，并有助于輸入輸出信號的放大程度；放大程度調(diào)整部，與所述第一和第二負載部對應(yīng)地設(shè)置，當作為所述一個輸入信號和所述另一個輸入信號之間的電位差的輸入電位差小于規(guī)定的閾值電壓時處于非動作狀態(tài)，并且對所述放大程度不產(chǎn)生影響，當所述輸入電位差大于所述規(guī)定的閾值電壓時處于動作狀態(tài)，并且使所述放大程度降低。
2. 根據(jù)權(quán)利要求1所述的差動放大電路，其中所述放大程度調(diào)整部包含 一個電極公共地連接到所述第一電源、另一個 電極和控制電極公共連接、另一個電極連接到所述第一和第二輸出部的第一和 第二負載用晶體管，所述第一和第二負載部包含 一個電纟腿接到所述第一電源、另一個電極 連接到所述第一和第二輸出部的第三和第四負載用晶體管，還包括輸出公共電壓控制部，將控制信號輸出到所述第三和第四負糊晶 體管的控制電極上，從而在所述一個輸入信號和所述另一個輸入信號同相輸入 時所述第一禾碟二輸出部的電位成為預(yù)先設(shè)定的難輸出公共電壓，所述難輸出公共電壓設(shè)定為在所述輸入電錢為T的平衡狀態(tài)時傲萬 述第一和第二負OT晶體管處于截止狀態(tài)的電壓。
3. 根據(jù)權(quán)利要求2所述的差動放大電路，其中所述至少一個差動放大器包含分別具有所述一個和另一個差動晶體管、所 述第一 第四負糊晶體管的多個差動放大器， 所述輸出公共電壓控制^^f述多個差動放大器之間共用。
4. 根據(jù)權(quán)利要求3所述的差動放大電路，其中所述多個差動放大器與被設(shè)定為階段性不同的值的多個基準電壓對應(yīng)地并 聯(lián)設(shè)置，在所述一^f入信號上被施加公共的輸入電壓，在所述另一鋪入信 號上被施加所述多個基準電壓中的對應(yīng)的基準電壓，在所述多個差動放大器中的相鄰的差動放大器之間，還包括在第一輸出部 之間和第二輸出部之間分別設(shè)置的多個平均值電阻。
5. 根據(jù)權(quán)利要求2所述的差動放大電路，其中所述一，入信號包含第一一，入信號和第二一個輸入信號，所述另一 ，入信號包含第一 另一，入信號和第二另一，入信號，所述一個差動晶體管包含第一和第二一個差動晶體管，所述另一個差動晶 體管包含第一和第二另一個差動晶體管，所述差動動作用恒流源包含第一和第二差動動作用恒流源，所述第一一個差動晶體管的一個電極和所述第一另一個差動晶體管的一個 電極公共:ttk^接，所述第二一個差動晶體管的一個電極和所述第二另一個差動 晶體管的一個電極公共地連接，所，一和第二一個差動晶體管的另一個電極公共,接到所述第一輸出 部，所述第一和第二另一個差動晶體管的另一個電極公共地連接至IJ所述第二輸 出部，所述第一差動動作用恒流源插入到所述第一一個以及另一個差動晶體管的 一個電極和所述第二電源之間，所述第二差動動作用恒流源插入到所述第二一 個和另一個差動晶體管的一個電極和所述第二電源之間，所述第一一個差動晶體管在控制電豐肚被施加所述第一一個輸入信號，所 述第一另一個差動晶體管在控制電W:被施加所述第一另一個輸入信號，所述 第二一個差動晶體管在控制制肚被施加所述第二一個輸入信號，所述第二另 一個差動晶體管在控制電祉M加所述第二另一個輸入信號。
6. 根據(jù)權(quán)利要求2所述的差動放大電路，其特征在于， 所述至少一個差動放大器還包括在所述第一和第二輸出部之間設(shè)置、且在導(dǎo)通狀態(tài)時所,一和第二輸出部之間短路的開關(guān)裝置， 所述開關(guān)裝置在放大期間的初^-定期間內(nèi)成為導(dǎo)通狀態(tài)。
7. 根據(jù)權(quán)利要求2所述的差動放大電路，其中 還包括產(chǎn)鈔萬述基準輸出公共電壓的S^輸出公共電壓生成電路，所述基準輸出公共電壓生成電,括 在一端被施加規(guī)定電壓的規(guī)定負載元件；和 向所述規(guī)定負載元件上提供恒定電流的恒流源， /A^述規(guī)定負載元件的另一端得至IJ所述S i輸出公共電壓。
8. 根據(jù)權(quán)利要求2所述的差動放大電路，其中還包括產(chǎn)^^述，輸出公共電壓的，輸出公共電壓生成電路， 所述基準輸出公共電壓生成電路具有由串聯(lián)設(shè)置在相互不同的第一和第 二電壓之間的多個電阻構(gòu)成的串聯(lián)電阻組，從所述多個電阻中相鄰的規(guī)定的一對電阻之間得到所述基準輸出公共電壓。
9. 根據(jù)權(quán)利要求2所述的差動放大電路，其中 所述輸出公共電壓控制部包含一個電極連接到所述第一電源、另一個電極和控制電極公共連接、另一個電極成為復(fù)制用輸出部的第一復(fù)制負載用晶體管；一個電極連接到所述第一電源、另一個電極連接到所述復(fù)制用輸出部的第 二復(fù)制負載用晶體管；另一個電極連接到所述復(fù)制用輸出部、控制電極上被施加復(fù)制用基準電壓 的復(fù)制差動晶體管；和設(shè)置在戶腐復(fù)制差動晶體管的一個電極和所述第二電源之間的復(fù)制動作用 恒流源，所述第一和第二復(fù)制負載用晶體管以及所述復(fù)制差動晶體管，與所述第一 和第三負載用晶體管以及所述一個差動晶體管等效地被構(gòu)成，所述輸出公共電壓控制部還包含比較器，將控制信號輸出到所述第二復(fù)制 負載用晶體管的控制電極以及所述第三和第四負載用晶體管的控制電極以使得/A^述復(fù)制用輸出部得到的電位與所述難輸出公共電壓一致。
10. 根據(jù)權(quán)利要求9所述的差動放大電路，其中所^M少一個差動放大器還包括設(shè)置在所述第一和第三負OT晶體管的一個電極、另一個電極之間的第一負OT恒流源；和設(shè)置在所述第二和第四負載用晶體管的一個電極、另一個電極之間的第二 負OT恒流源，所述輸出公共電壓控制部還包含設(shè)置在所述第一和第二復(fù)制負載用晶體管的一個電極、另一個電^t間的復(fù)制負OT電流源。
11. 一種差動放大電路，具有至少一個差動放大器，其中所,少一個差動放大器，包括 第一和第二電源；一個和另一個差動晶體管，控制電極上被施加一，入信號和另一個輸入 信號、且--個電極被公共連接；差動動作用恒流源，插入到所述一個和另一個差動晶體管的一個電極和所 職二電源之間；第一和第二晶體管， 一個電極公共連接到所述第一電源、另一個電極和控 制電極公共連接、另一個電極連接到第一和第二輸出部上；第三和第四晶體管， 一個電極連接到所述第一電源、另一個電極連接到第 一和第二輸出部上；和輸出公共電壓控制部，將控律瞻號輸出到所述第三和第四晶體管的控制電 極上，以使得在所述一4tf入信號和所述另一鋪入信號同相輸入時所述第一 和第二輸出部的電位成為預(yù)先設(shè)定的M輸出公共電壓，所述，輸出公共電壓被設(shè)定為滿足如下基準^j牛當作為所述一個輸入 信號和所述另一偉入信號之間的電錢的輸入電位差為"0"的平衡狀態(tài)時，由 所述第一電源提供的第一電源電壓和所述基準輸出公共電壓的差的絕對值小于 所述第三和第四晶體管的閾值電壓。
12. 根據(jù)權(quán)利要求ll所述的差動放大電路，其中 所述輸出公共電壓控制部包含—個電極連接到所述第一電源、另一個電極和控制電極被公共自接、另 一個電極成為復(fù)制用輸出部的第一復(fù)制用晶體管；一個電豐M接到所述第一電源、另一個電極連接至IJ所述復(fù)制用輸出部的第 二復(fù)制用晶體管；另一個電極連接到所述復(fù)制用輸出部、控制電極被施加復(fù)制用基準電壓的復(fù)制差動晶體管；和設(shè)置在所述復(fù)制差動晶體管的一個電極和所述第二電源之間的復(fù)制動作用 恒流源，所述第一和第二復(fù)制負OT晶體管以朋萬述復(fù)制差動晶體管，與所述第一 和第三晶體管以及所述一個差動晶體管等效地被構(gòu)成，所述輸出公共電壓控制部還包含比較器，將控制信號輸出到所述第二復(fù)制 用晶體管的控制電極以及所述第三和第四晶體管的控制電極，以使得從所述復(fù)制用輸出部得到的電位與所述^t輸出公共電壓一致。
13.—種A/D轉(zhuǎn)換器，包含根據(jù)權(quán)利要求1至權(quán)利要求12中任意一項所述 的差動放大電路，所述一4^入信號和所述另一^ll入信號包含模擬輸入電壓，還包括數(shù)字信號生成部，基于所述差動放大電路中的所述至少一個差動放 大器的放大結(jié)果生成數(shù)^i言號。
全文摘要
提供一種即使在電源電壓比較小的情況下，也不會引起性能惡化并且能夠過驅(qū)動恢復(fù)的差動放大電路。在作為第一輸出部的節(jié)點N1和電源Vdd之間相互并聯(lián)地插入PMOS晶體管MP1和MP3，在作為第二輸出部的節(jié)點N2和電源Vdd之間相互并聯(lián)地插入PMOS晶體管MP2和MP4。通過復(fù)制電路4和比較器5，將輸入電壓Vin和基準電壓Vref的輸入電位差是“0”的平衡狀態(tài)時的輸出電壓Vout p和Vout n均設(shè)定為基準輸出公共電壓Voutcm_ideal。設(shè)定復(fù)制電路4的基準輸出公共電壓Voutcm_ideal，以使得電源電壓Vdd和輸出公共電壓Voutcm的電位差成為比以二極管方式連接的PMOS晶體管MP1和MP2的閾值電壓Vth低的值。
文檔編號H03M1/34GK101373955SQ20081021478
公開日2009年2月25日 申請日期2008年6月6日 優(yōu)先權(quán)日2007年6月8日
發(fā)明者三木隆博, 出口和亮 申請人:株式會社瑞薩科技