專利名稱：或門邏輯電路及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及化合物半導(dǎo)體材料和器件領(lǐng)域，尤其是涉及一種基于背柵氧
化鋅納米線場(chǎng)效應(yīng)晶體管的直接耦合場(chǎng)效應(yīng)邏輯(Direct-coupled FET Logic ， 簡(jiǎn)稱DCFL)的或門邏輯電路及其形成方法。
背景技術(shù)：
ZnO是一種n - VI族直接帶隙的新型多功能化合物半導(dǎo)體材料，被稱為 第三代寬禁帶半導(dǎo)體材料。ZnO晶體為纖鋅礦結(jié)構(gòu)，禁帶寬度約為3.37eV, 激子束縛能約為60meV。 ZnO具備半導(dǎo)體、光電、壓電、熱電、氣敏和透明 導(dǎo)電等特性，在傳感、聲、光、電等諸多領(lǐng)域有著廣闊的潛在應(yīng)用價(jià)值。
近年來，對(duì)ZnO材料和器件的研究受到廣泛關(guān)注。研究范圍涵蓋了ZnO 體單晶、薄膜、量子線、量子點(diǎn)等材料的生長(zhǎng)和特性以及ZnO傳感器、透明 電極、壓敏電阻、太陽(yáng)能電池窗口、表面聲波器件、探測(cè)器及發(fā)光二極管 (Light-emitting Diodes,縮寫LED)等器件的制備和研究方面。目前，已形 成多種方法用于ZnO材料的生長(zhǎng)，并且研制出若干種類的ZnO器件及傳感器， 但是P型ZnO材料的生長(zhǎng)，ZnO納米器件的制備及應(yīng)用等問題依然需要深入 和系統(tǒng)的研究。
ZnO是目前擁有納米結(jié)構(gòu)和特性最為豐富的材料，已實(shí)現(xiàn)的納米結(jié)構(gòu)包 括納米線、納米帶、納米環(huán)、納米^^、納米管等等。其中， 一維納米線由于 材料的細(xì)微化，比表面積增加，具有常規(guī)體材料所不具備的表面效應(yīng)、小尺 寸效應(yīng)、量子效應(yīng)和宏觀量子隧道效應(yīng)，晶體質(zhì)量更好，載流子的運(yùn)輸性能 更為優(yōu)越。 一維納米線不僅可以實(shí)現(xiàn)基本的納米尺度元器件(如激光器、傳感器、場(chǎng)效應(yīng)晶體管、發(fā)光二極管、邏輯線路、自旋電子器件以及量子計(jì)算 機(jī)等)，而且還能用來連接各種納米器件，可望在單一納米線上實(shí)現(xiàn)具有復(fù) 雜功能的電子、光子及自旋信息處理器件。
ZnO納米線場(chǎng)效應(yīng)晶體管(Nanowire Field-Effect Transistor,縮寫NW FET)已成為國(guó)際研究的熱點(diǎn)之一。ZnO —維納米線作為溝道，與柵氧和柵金 屬可以形成金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor,縮寫MOSFET)。由于ZnO納米線的電學(xué)性能隨周圍 氣氛中組成氣體的改變而變化，比如未#^雜的ZnO對(duì)還原性、氧化性氣體具 有優(yōu)越的敏感性，因此能夠?qū)ο鄳?yīng)氣體進(jìn)行檢測(cè)和定量測(cè)試。這使得ZnO — 維納米線場(chǎng)效應(yīng)晶體管可以用于氣體、濕度和化學(xué)傳感器、光電和紫外探測(cè) 器、存儲(chǔ)器(Memory)等應(yīng)用領(lǐng)域。尤其是能夠?qū)τ卸練怏w(如CO、 NH3 等)進(jìn)行探測(cè)，通過場(chǎng)效應(yīng)晶體管的跨導(dǎo)變化，即可檢測(cè)出氣體的組成及濃 度。與常規(guī)Sn02氣體傳感器相比，基于ZnO納米線場(chǎng)效應(yīng)晶體管的氣體傳 感器具有尺寸小，成本低，可重復(fù)利用等優(yōu)點(diǎn)。
綜上所述，ZnO納米線場(chǎng)效應(yīng)晶體管的研制在納米電子學(xué)和新型納米傳 感器方面具有重要的研究和應(yīng)用價(jià)值，將會(huì)對(duì)國(guó)民經(jīng)濟(jì)的發(fā)展起到重要的推 動(dòng)作用。
用的研究。但是由于本征ZnO為N型半導(dǎo)體，且制作的ZnONWFET多為耗 盡型器件，制約了利用ZnO納米線材料實(shí)現(xiàn)基于增強(qiáng)/耗盡型FET的邏輯電路 應(yīng)用。

發(fā)明內(nèi)容
為了克服ZnO納米線材料在實(shí)現(xiàn)基于增強(qiáng)/耗盡型FET的邏輯電路應(yīng)用方 面的局限性，本發(fā)明提供了一種基于背柵ZnO納米線場(chǎng)效應(yīng)晶體管的直接耦 合場(chǎng)效應(yīng)邏輯的或門邏輯電路及其形成方法。一種或門邏輯電路，其中包括第一輸入端，用于接收第一輸入電壓信 號(hào)；第二輸入端，用于接收第二輸入電壓信號(hào)；第一增強(qiáng)型背柵氧化鋅納米 線場(chǎng)效應(yīng)晶體管，其柵電極耦接至所述第一輸入端；第二增強(qiáng)型背柵氧化鋅 納米線場(chǎng)效應(yīng)晶體管，其柵電極耦接至所述第二輸入端；第一增強(qiáng)型背柵氧 化鋅納米線場(chǎng)效應(yīng)晶體管的漏電極與第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶 體管的漏電極耦接至電壓源；第一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的 漏電極與第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的源電極耦接于一點(diǎn)， 該點(diǎn)通過一電阻耦接至接地點(diǎn)，同時(shí)以該點(diǎn)作為輸出端，用于輸出電壓信號(hào)。
一種或門邏輯電路形成方法，該或門邏輯電路包括第 一增強(qiáng)型背柵氧化 鋅納米線場(chǎng)效應(yīng)晶體管及第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管；其中 該形成方法包括所述第一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的柵電極 作為該或門邏輯電路的第一輸入端，用于接收第一輸入電壓信號(hào)；所述第二 增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的柵電極作為該或門邏輯電路的第二 輸入端，用于接收第二輸入電壓信號(hào)；所述第一增強(qiáng)型背柵氧化鋅納米線場(chǎng) 效應(yīng)晶體管的漏電極與所述第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的漏 電極耦接至電壓源；所述第一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的漏電 極與所述第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的源電極耦接于一點(diǎn)， 該點(diǎn)通過一電阻耦接至接地點(diǎn)，同時(shí)以該點(diǎn)作為輸出端，用于輸出電壓信號(hào)。
本發(fā)明提供的或門邏輯電路及其形成方法，將兩個(gè)增強(qiáng)型背柵ZnO NW FET基于DCFL進(jìn)行有效連接，克服了 ZnO納米線材料在實(shí)現(xiàn)基于增強(qiáng)/耗盡 型FET的邏輯電路應(yīng)用方面的局限性，實(shí)現(xiàn)了基于ZnONWFET的DCFL或 門邏輯單元的目的。


圖1為本發(fā)明一種或門邏輯電路的結(jié)構(gòu)示意圖2為本發(fā)明 一種或門邏輯電路中增強(qiáng)型背柵ZnO NW FET結(jié)構(gòu)示意圖；圖3為本發(fā)明一種或門邏輯電路形成方法的一流程示意圖； 圖4為本發(fā)明一種或門邏輯電路形成方法的另 一流程示意圖； 圖5為圖4中步驟101制作增強(qiáng)型背柵ZnONWFET的流程圖； 圖6圖5中退火處理后的ZnO NW FET器件的轉(zhuǎn)移特性曲線。
具體實(shí)施例方式
圖1為本發(fā)明一種或門邏輯電路的結(jié)構(gòu)示意圖。該或門邏輯電路，包括 第一輸入端，用于接收第一輸入電壓信號(hào)Vin"第二輸入端，用于接收第二 輸入電壓信號(hào)Vin2;第一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管(以下表示 為增強(qiáng)型背柵ZnONWFET—1 )，其柵電極耦接至所述第一輸入端；第 二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管(以下表示為增強(qiáng)型背柵ZnONW FET一2)，其柵電極G2耦接至所述第二輸入端；增強(qiáng)型背柵ZnO NW FETJ 的漏電極D,與增強(qiáng)型背柵ZnO NW FET—2的漏電極02耦接至電壓源(圖1 中電壓源為直流電源VDD);增強(qiáng)型背柵ZnO NW FET一l的源電極S,與增 強(qiáng)型背柵ZnO NW FET—2的源電極S2耦4妄于一點(diǎn)A,該點(diǎn)A通過一電阻R 耦接至接地點(diǎn)，同時(shí)以該點(diǎn)A作為輸出端，用于輸出電壓信號(hào)Vout。
其中，增強(qiáng)型背柵ZnO NW FET—1的柵電極和增強(qiáng)型背柵ZnO NW FET—2的柵電極G2分別作為或門邏輯單元的第一輸入端和第二輸入，A點(diǎn)作 為或門邏輯單元的輸出端，用于輸出電壓信號(hào)Vout,直流電源VoD為大于 所述增強(qiáng)型背柵ZnONWFETJ的閾值電壓的正電壓，以及為大于所述增 強(qiáng)型背柵ZnO NW FET一2的閾值電壓的正電壓，即為大于任 一 增強(qiáng)型背柵 ZnO NW FET閾^直電壓的正電壓。
當(dāng)?shù)谝惠斎腚妷盒盘?hào)Vin,和第二輸入電壓信號(hào)Viii2值均為低電位，即 小于增強(qiáng)型背柵ZnONWFET的閾值電壓(為一正電壓)，即第一輸入電壓 信號(hào)Vin!小于增強(qiáng)型背柵ZnO NW FET—1的閾值電壓(增強(qiáng)型背柵ZnO NWFET—1的閾值電壓為一正電壓)并且第二輸入電壓信號(hào)Viii2小于增強(qiáng)
8型背柵ZnO NW FET—2的閾值電壓(增強(qiáng)型背4冊(cè)ZnO NW FET—2的閾值電 壓為 一正電壓)時(shí)，增強(qiáng)型背柵ZnO NW FET—1和增強(qiáng)型背柵ZnO NW FET_2 都處于截止?fàn)顟B(tài)，此時(shí)輸出端A點(diǎn)處于低電位。當(dāng)?shù)谝惠斎腚妷盒盘?hào)Vini 和第一輸入電壓信號(hào)Vhl2至少有一個(gè)為高電位，即其中的一個(gè)輸入電壓信 號(hào)大于其對(duì)應(yīng)的增強(qiáng)型背4冊(cè)ZnO NW FET的閾值電壓時(shí)，其相應(yīng)的增強(qiáng)型 背柵ZnONW FET就處于開啟狀態(tài)，此時(shí)輸出端A點(diǎn)處于高電位?？梢钥?出，第一輸入電壓信號(hào)Vi 或第二輸入電壓信號(hào)Vin2處于高電位時(shí)，則輸 出端輸出的電壓信號(hào)Vout就處于高電位，從而形成DCFL或門邏輯單元電 路。其中增強(qiáng)型背柵ZnONWFET,如圖2所示包括
柵氧介質(zhì)Si02,利用PECVD (等離子體增強(qiáng)化學(xué)氣相沉積)生長(zhǎng)于P+ -Si襯底的正面；
背柵電極，通過蒸發(fā)金屬形成于？+-^襯底的背面；
規(guī)則的周期性排列的十字型定位標(biāo)記，通過依次光刻定位標(biāo)記圖形、蒸 發(fā)金屬、剝離金屬，形成于？+-81襯底的正面；
氧化鋅納米線，放置于P+ - Si襯底的正面；
源漏電極，通過依次光刻源漏電極圖形、蒸發(fā)金屬、剝離金屬形成于所 述？+-81襯底的正面；
在上述工藝基礎(chǔ)上，再進(jìn)行退火處理，在600。C環(huán)境下，退火處理2min, 使得原本小于零伏的閾值電壓，正向漂移，形成大于零伏的閾值電壓。
圖3為本發(fā)明一種或門邏輯電路形成方法的一流程示意圖。該或門邏輯 電路包括增強(qiáng)型背柵ZnONWFET—1及增強(qiáng)型背柵ZnO NW FET—1。該形成 方法包括
步驟IO、增強(qiáng)型背柵ZnONWFET—1的柵電極作為該或門邏輯電路的第 一輸入端，用于接收第一輸入電壓信號(hào)；
步驟20、增強(qiáng)型背柵ZnONWFET一2的柵電極作為該或門邏輯電路的第 二輸入端，用于接收第二輸入電壓信號(hào)；步驟30、增強(qiáng)型背4冊(cè)ZnO NW FET一1的漏電才及與增強(qiáng)型背柵ZnO NW FET一2的漏電極耦接至電壓源；
步驟40、增強(qiáng)型背柵ZnO NW FET—1的漏電極與增強(qiáng)型背柵ZnO NW FET—2的源電纟及耦4妄于一點(diǎn)；
步驟50、該點(diǎn)通過一電阻耦接至接地點(diǎn)，同時(shí)以該點(diǎn)作為輸出端，用于 輸出電壓信號(hào)。
本發(fā)明或門邏輯電路形成方法，并不局限于上述步驟10-50的實(shí)現(xiàn)順序， 步驟10-50可任意調(diào)換順序。
圖4為本發(fā)明一種或門邏輯電路形成方法的另一流程示意圖。圖4以及 圖4對(duì)應(yīng)的實(shí)施例相對(duì)于圖3以及圖3對(duì)應(yīng)的實(shí)施例的區(qū)別在于還包括
步驟101、制作增強(qiáng)型背柵ZnONWFET—1及增強(qiáng)型ZnONWFET—2的 步驟。
圖5為圖4中步驟101分別制作增強(qiáng)型背柵ZnO NW FET一1及增強(qiáng)型ZnO NWFET一2的流程圖。
步驟1、柵氧介質(zhì)的制作。利用？￡0^0在？+-81襯底的正面生長(zhǎng)柵氧介 質(zhì)Si02,完成背柵ZnO納米線場(chǎng)效應(yīng)晶體管的柵氧介質(zhì)的制作。
步驟2、背柵電極的制作。在P十-Si襯底的背面蒸發(fā)金屬，形成背柵電極。
步驟3、定位標(biāo)記的制作。依次在P十-Si襯底的正面進(jìn)行光刻定位標(biāo)記 圖形、蒸發(fā)金屬、剝離金屬，形成規(guī)則的周期性排列的十字型定位標(biāo)記，為 后續(xù)的納米線定位工藝提供十字型定位標(biāo)記。
步驟4、納米線的轉(zhuǎn)移和沉積。將氧化鋅納米線材料浸泡于異丙酮溶液中， 采用超聲降解技術(shù)，使氧化鋅納米線從生長(zhǎng)襯底表面脫落，懸浮于異丙酮溶 液；并將含有氧化鋅納米線的異丙酮溶液滴于？+-81襯底的正面，完成氧化 鋅納米線的轉(zhuǎn)移和淀積。
步驟5、納米線的定位。觀察氧化鋅納米線，利用十字型定位標(biāo)記，為后續(xù)光刻工藝提供氧化鋅納米線的準(zhǔn)確位置。
步驟6、源漏電極的制作。依次光刻源漏電極圖形、蒸發(fā)金屬、剝離金屬， 在P+ - Si襯底的正面形成源漏電極。
步驟7、退火處理。源漏電極制作后，還需進(jìn)行退火處理使得ZnONWFET 器件的閾值電壓向正向移動(dòng)，實(shí)現(xiàn)大于零伏的增強(qiáng)型閾值電壓，從而獲得增 強(qiáng)型背柵ZnO NW FET。圖6圖5中退火處理后的ZnO NW FET器件的轉(zhuǎn)移 特性曲線，其表征ZnO NW FET器件在不同柵電壓作用下的源漏電流變化曲 線。同時(shí)，ZnO NW FET器件的閾值電壓也可由此曲線得到，從圖6可以看 出，當(dāng)柵電壓Vgs小于0V時(shí)，源漏電流Ids極小，當(dāng)柵電壓Vgs大于0V后， 源漏電流Ids逐漸增加，可知器件的閾值電壓為增強(qiáng)型。
本發(fā)明利用ZnO納米線材料和ZnO NW FET器件制作技術(shù)以及互連技 術(shù)，實(shí)現(xiàn)基于ZnO NW FET的DCFL或門邏輯電路。
最后應(yīng)說明的是以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其 限制；盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù) 人員應(yīng)當(dāng)理解其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或 者對(duì)其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技 術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精神和范圍。
權(quán)利要求
1、一種或門邏輯電路，其特征在于，包括第一輸入端，用于接收第一輸入電壓信號(hào)；第二輸入端，用于接收第二輸入電壓信號(hào)；第一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管，其柵電極耦接至所述第一輸入端；第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管，其柵電極耦接至所述第二輸入端；第一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的漏電極與第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的漏電極耦接至電壓源；第一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的漏電極與第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的源電極耦接于一點(diǎn)，該點(diǎn)通過一電阻耦接至接地點(diǎn)，同時(shí)以該點(diǎn)作為輸出端，用于輸出電壓信號(hào)。
2、 根據(jù)權(quán)利要求1所述的或門邏輯電路，其特征在于，所述第一增強(qiáng)型 背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管及第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體 管，分別包括柵氧介質(zhì)Si02，利用PECVD生長(zhǎng)于P+ - Si襯底的正面； 背柵電極，通過蒸發(fā)金屬形成于P+ - Si襯底的背面； 規(guī)則的周期性排列的十字型定位標(biāo)記，通過依次光刻定位標(biāo)記圖形、蒸 發(fā)金屬、剝離金屬，形成于？+-81襯底的正面； 氧化鋅納米線，放置于？+-8〖襯底的正面；源漏電極，通過依次光刻源漏電極圖形、蒸發(fā)金屬、剝離金屬形成于所 述P十-Si襯底的正面；在上述工藝基礎(chǔ)上，再進(jìn)行退火處理，在60(TC環(huán)境下，退火處理2min， 使得原本小于零伏的閾值電壓，正向漂移，形成大于零伏的閾值電壓。
3、 根據(jù)權(quán)利要求1或2所述的或門邏輯電路，其特征在于，所述電壓源為直流電源，且為大于所述第一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的閾 值電壓的正電壓，以及為大于所述第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體 管的閾值電壓的正電壓。
4、 一種或門邏輯電路形成方法，該或門邏輯電路包括第一增強(qiáng)型背柵氧 化鋅納米線場(chǎng)效應(yīng)晶體管及第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管；其 特征在于，該形成方法包^":所述第 一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的柵電極作為該或門邏 輯電路的第一輸入端，用于接收第一輸入電壓信號(hào)；所述第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的柵電極作為該或門邏 輯電路的第二輸入端，用于接收第二輸入電壓信號(hào)；所述第 一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的漏電*1與所述第二增 強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的漏電極耦接至電壓源；所述第 一增強(qiáng)型背^^氧化鋅納米線場(chǎng)效應(yīng)晶體管的漏電^l與所述第二增 強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的源電極耦接于一點(diǎn)，該點(diǎn)通過一電阻 耦接至接地點(diǎn)，同時(shí)以該點(diǎn)作為輸出端，用于輸出電壓信號(hào)。
5、 根據(jù)權(quán)利要求4所述的或門邏輯電路形成方法，其特征在于，還包括: 制作第 一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管以及第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的步驟。
6、 根據(jù)權(quán)利要求5所述的或門邏輯電路形成方法，其特征在于，所述制 作第 一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管及第二增強(qiáng)型背柵氧化鋅納米 線場(chǎng)效應(yīng)晶體管的步驟分別包括利用PECVD在P+ - Si襯底的正面生長(zhǎng)柵氧介質(zhì)Si02; 在？+-81襯底的背面蒸發(fā)金屬，形成背柵電極；依次在？+-81村底的正面進(jìn)行光刻定位標(biāo)記圖形、蒸發(fā)金屬、剝離金屬， 形成規(guī)則的周期性排列的十字型定位標(biāo)記；將氧化鋅納米線材料浸泡于異丙酮溶液中，采用超聲降解技術(shù)，使納米線從生長(zhǎng)襯底表面脫落，懸浮于異丙酮溶液；并將含有氧化鋅納米線的異丙 酮溶液滴于P+ - Si襯底的正面，完成氧化鋅納米線的轉(zhuǎn)移和淀積；觀察氧化鋅納米線，利用十字型定位標(biāo)記，為后續(xù)光刻工藝提供氧化鋅 納米線的準(zhǔn)確位置；依次光刻源漏電極圖形、蒸發(fā)金屬、剝離金屬，在P十-Si襯底的正面形 成源漏電才及；退火處理。
全文摘要
本發(fā)明涉及或門邏輯電路及其形成方法。該或門邏輯電路，包括第一輸入端，接收第一輸入電壓信號(hào)；第二輸入端，接收第二輸入電壓信號(hào)；第一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管，其柵電極耦接至所述第一輸入端；第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管，其柵電極耦接至所述第二輸入端；第一增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的漏電極與第二增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的漏電極耦接至電壓源；這兩個(gè)增強(qiáng)型背柵氧化鋅納米線場(chǎng)效應(yīng)晶體管的源電極耦接于一點(diǎn)，該點(diǎn)通過一電阻耦接至接地點(diǎn)，同時(shí)以該點(diǎn)作為輸出端，用于輸出電壓信號(hào)。本發(fā)明實(shí)現(xiàn)基于氧化鋅納米線場(chǎng)效應(yīng)晶體管的直接耦合場(chǎng)效應(yīng)邏輯的或門邏輯電路。
文檔編號(hào)H03K19/0944GK101431329SQ20081022746
公開日2009年5月13日 申請(qǐng)日期2008年11月25日 優(yōu)先權(quán)日2008年11月25日
發(fā)明者張海英, 徐靜波 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所