專利名稱：Vco幅度控制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般性涉及用于控制由例如具有LC型VCO的鎖相環(huán)(PLL)中的 壓控振蕩器(VCO)生成的信號的幅度的電路和方法。
附圖簡述
通過附圖中的圖形，以示例方式，而非限制方式來圖解本發(fā)明的實(shí)施例， 在這些附圖中相同的參考數(shù)字指代相似的元件。

圖1是根據(jù)一些實(shí)施例的鎖相環(huán)電路的圖示。
圖2是根據(jù)一些實(shí)施例的用于對圖1中PLL的VCO幅度進(jìn)行控制的例程 的流程圖。
圖3是根據(jù)一些實(shí)施例的用于圖1中PLL的幅度控制電路的圖示。 圖4是根據(jù)一些實(shí)施例的用于圖3中幅度控制電路的幅度檢測電路的圖示。 圖5是根據(jù)一些實(shí)施例的用于控制圖3中幅度控制電路的計(jì)數(shù)器的邏輯電 路的圖示。
圖6是根據(jù)本文中所公開的一些實(shí)施例的具有與至少一個(gè)LC型PLL的鏈 接的計(jì)##1系統(tǒng)的圖示。
詳細(xì)描述
電感器電容器壓控振蕩器(LCVCO)可被用于各種應(yīng)用，包括納入鎖相環(huán) (PLL)電路內(nèi)用以生淑目位和/或頻率，B寸鐘。由于良好的熱噪聲抗干擾性以 及電源噪聲抑制而使得這些電離電容器壓控振蕩器能夠具撤少的抖動，因 而它們在高頻、低功率應(yīng)用中是特別合需的。遺感的是，尤其由于振蕩回路(LC) Q因子中的偏差，使得對以商業(yè)化fi^形式制造LCVCO造成挑戰(zhàn)，該振蕩回 路(LC) Q因子中的偏差作為過程和，差異的結(jié)果使得難以達(dá)成逐產(chǎn)品一致 的信號幅度。Q因子小的改變會導(dǎo)致顯著的幅度偏差，并且在一些情況中，甚 至根本就沒有振蕩。因此，本文中公開了用于控制(或者校準(zhǔn))振蕩幅度的實(shí)施例。
圖1示出了根據(jù)一些實(shí)施例的使用LCVCO的PLL電路。其通常包括相位-頻,測器(PFD) 102，電荷,路、搶波器(CP/LF) 104， LC型VC0106 (具 有自動幅度控制電路108和自動頻率控制電路110)， 2分頻電路(divide-by-2 circuit) 112，緩沖器/電平位移器(BLS)電路114，以及可編程分頻器116，如 所示那樣，所有的電路都耦合在一起。(注意雖然為方鵬見而f頓單線路， 但是實(shí)際的信號沒有必要如此限制。例如，它們可以包括一條或多條線路，諸 如具有差分信號或者多比特?cái)?shù)字信號。)
PFD 102接收參考時(shí)鐘信號(RefClk)并且根據(jù)雜BLS電路114的輸出 (OutClk)上生成相位和/^l率對準(zhǔn)版本的參考時(shí)鐘。該P(yáng)FD 102接收戶萬生成時(shí) 鐘(在此情形中是從2分頻電路的輸出分接而來的)的反饋版本(FbClk)，并 且將其相位和/或頻率與參考時(shí)鐘的相位和/或頻率進(jìn)行比較以生成反映相你頻 率差的^M信號。在此瞎形中，誤差信號包括斷言參考時(shí)鐘是否在反饋時(shí)鐘之 前的Up (上)信號和斷言反饋時(shí)鐘是否在參考時(shí)鐘之前的Dn (下)信號。Up 或者Dn信號的斷言對電荷,路滄波器104充電或放電以，當(dāng)?shù)靥岣呋蚪?低VCO控制電壓(Vctl)。這導(dǎo)致LCVCO 106增加或減少其所生成時(shí)鐘的相位 順率以便于調(diào)節(jié)參考和反饋時(shí)鐘之間的差異。
自動頻率控制電路110耦合到LCVCO以控制其頻率，同時(shí)自動幅度控制 電路(AAC) 108耦合到LCVCO以控制其所生成的信號的幅度。(注意，為簡 單起見，沒有示出諸如對AFC和AAC電路進(jìn)行控制的外部信號，但是可以在 每一電路中使用這些外部信號皿行參數(shù)的可調(diào)節(jié)控制，另外，根,定的設(shè) 計(jì)考慮，在一些實(shí)施例中不使用AFC電路。如以下附寸論的那樣，根據(jù)一些實(shí) 施例，在啟動時(shí)使用AAC電路來控制LCVCO生成具有合需"目標(biāo)"幅度的時(shí)鐘。 一旦達(dá)到，就可與幅度控制電路108分離以進(jìn)行穩(wěn)態(tài)PLL操作，從而 >另外 由于對所生成時(shí)鐘的幅度調(diào)節(jié)而可能導(dǎo)致的抖動。然而這不是所必需的。在其 他實(shí)施例中，其可以是偶發(fā)或者持續(xù)進(jìn)行的，這取決于設(shè)計(jì)所關(guān)心的和操作環(huán) 境。
由LCVCO生成的時(shí)鐘信號被反饋到2分頻電路，后者產(chǎn)生具有從LCVCO 生成的頻率的一半的頻率的時(shí)鐘。對于各種性能優(yōu)點(diǎn)，這(或者相似辦法)會 是所希望的，以便迫使LCVCO在比最，供的輸出時(shí)鐘頻率更高的頻率上操
5作。自此，對所生成的時(shí)鐘進(jìn)纟TM沖和電平位移以使其適合用在給定的應(yīng)用中 (例如，時(shí)蝌外源，通信鏈接等等。)。
圖2 —般性地示出了利用幅itJ空制電路(諸如AAC電路108)控制VCO 幅度的例程。最初，在202，設(shè)置LCVCO信號幅度(例如，經(jīng)由幅度控制信號， 諸如電流源偏置信號)。例如，其可被設(shè)置成最大電平以充分確保初始電平高于 穩(wěn)態(tài)目標(biāo)，并且還確f賺蕩器啟動，即使在ifii"最壞情況'的振蕩回路Q因子 時(shí)亦是如此。接著，在204，確定測得VCO信號幅度是否小于或等于目標(biāo)電平。 若否，貝贓206減小VCO信號幅度(例如，遞減)，并且例禾雖回到204以將 新信號幅度對照目t^S行比較。
持續(xù)該循環(huán)，直到信號幅度實(shí)際上小于或等于目標(biāo)。 一旦出現(xiàn)該結(jié)果，例 程就^S至208,在那里將VCO幅度設(shè)在其當(dāng)前電平上，并且在隨后的穩(wěn)態(tài)PLL 操作期間，通常掛起該例程。
圖3示出了根據(jù)一些實(shí)施例的耦合到LCVCO106的混合信號自動幅度控制 電路108的更詳細(xì)實(shí)現(xiàn)。其包括幅度檢測器302，比較器304，邏輯電路306， 計(jì)數(shù)器308，用于控制VCO信號幅度的第一數(shù)t辦換器(DAC) 310，以及控 制Vref (V參考)(其建立目標(biāo)幅度)的第二DAC312，如圖所示，所有的部件都 耦合在一起。操作控制信號(Op.Control:操作.控制)耦合到比較器304，邏輯 電路306，以及計(jì)數(shù)器308，以控制(例如，使能、復(fù)位等)它們的操作。對以 地，目標(biāo)控制(Tgt.Control:目標(biāo).控制)信號耦合到Vref DAC312和計(jì)數(shù)器 308以經(jīng)由Vref設(shè)置目標(biāo)電平。)l雜制時(shí)鐘(Ctl.Clk:控制對鐘)信號被衝共 ^3f輯306，并且傳遞到計(jì)數(shù)器308，以對該邏衛(wèi)口計(jì)數(shù)器謝亍時(shí)鐘控制，并且 該控制時(shí)鐘通常比所生成的VCO時(shí)鐘的頻率小。例如，在5到10 GHz范圍中 的VCO時(shí)鐘盼瞎況下，可采用大約25 MHz的控制時(shí)鐘。
VCO生成差分時(shí)鐘信號0/0#，后者被耦合到AAC電路中的幅度檢測器 302。 AAC電路將振蕩信號的電平對照目標(biāo)幅度進(jìn)行比較并據(jù)此i頓所施力啲 幅度控制信號(Acntl)來控制LCVCO。在所描繪的實(shí)施例中，振蕩信號的量 值受控于VCO內(nèi)部的電流源，因此在此情形中，Acntl信號與用于控制電流源 的電壓偏置信號相對應(yīng)以便控制所生成的VCO信號的幅度。
幅度檢測器302接收振蕩差分信號0/0#，并且將其幅度與內(nèi)部電壓(與 Vmf成比例)進(jìn)行比較以生成實(shí)質(zhì)上DC的差分輸出D和Db。 D和Db分別反
6映Vref和0/CW的相對值。由于Vref與目標(biāo)電平相對應(yīng)，因此D和Db提供實(shí) 際信號與目標(biāo)信號幅度的相對值M信息。艮P，在所描繪的實(shí)施例中，如果D 大于Db，則VCO幅度艦?zāi)繕?biāo)，反之，如果D小于或等于Db，貝賠號幅度 小于或等于目標(biāo)。
通過Vref來設(shè)置目標(biāo)幅度，該Vref倉辦{頓所指示的目標(biāo)控制(Tgt.Control: 目標(biāo).控制)信號來調(diào)節(jié)。例如，M使用4比特DAC和4比特計(jì)數(shù)器，可使 用可掃描4比特寄存器來實(shí)現(xiàn)目標(biāo)控制信號以便設(shè)置目標(biāo)以及計(jì)數(shù)器參數(shù)。
比較器306接收D和Db并且比較它們的量值。在所描繪的實(shí)施例中，如 果D大于Db (指示所生成VCO信號的量值大約目標(biāo))，貝吡較器輸出(CO) 提供邏輯高。相反，如果Db大于D (指示VCO信號量值小于或等于目標(biāo))， 則比較器輸出邏輯低。
邏輯電路306控制計(jì)數(shù)器正向或逆向計(jì)數(shù)，這分別取決于比較器輸出是高 還是低。在所描繪的實(shí)施例中，計(jì)數(shù)器包括四比特正向/逆向計(jì)數(shù)器，當(dāng)AAC 電路被啟動時(shí)，該計(jì)數(shù)器最初被設(shè)置為輸出全O。當(dāng)D大于Db，即標(biāo)i邵萬生成 的時(shí)鐘量值大于目標(biāo)時(shí)，邏輯電路控制計(jì)數(shù)器正向計(jì)數(shù)。在所描繪的實(shí)施例中， 其導(dǎo)致VCODAC410 (其最初被設(shè)置為最大或者另外高電平)輸出較低的電壓 (Aciitl: A控制)。由于Acntl電壓控制VCO中與其所生成信號的量1^比例的 的電流源，因此這導(dǎo)致VCO信號幅度斷氐。
另一方面， 一旦Db大于或等于D(指示VCO振蕩量值正別氐于目標(biāo)電平)， 則比較器輸出低。這導(dǎo)致邏輯306控制計(jì)數(shù)器308逆向(或退后) 一個(gè)增量計(jì) 數(shù)。在一些實(shí)施例中， 一旦發(fā)生這種情況，邏輯電路306就'凍結(jié)"計(jì)數(shù)器并且 基本上鎖定VCO DAC 310輸出以使VCO振蕩量值維持在其當(dāng)前電平上，該當(dāng) 前電平通常將稍微高或低于目標(biāo)(但是充分地接近于目標(biāo))，取決于特定邏輯電 路實(shí)現(xiàn)。
圖4示出了根據(jù)一些實(shí)施例的幅度檢測電路302的更詳細(xì)實(shí)現(xiàn)。其通常包 括偏置電路402，電阻器R1、 R2、 R3， NMOS晶體管N1-N7以及電容器C1， 如圖所示所有的部件耦合在一起。匹配晶體管Nl-N4，晶體管N6以及電阻器 R2構(gòu)成差分放大器，其中晶體管N6充當(dāng)其公共電流源。串聯(lián)耦合電阻器R2 耦合到并聯(lián)耦合晶體管N1和N2而形成第一(信號)側(cè)引腳。Db節(jié)點(diǎn)(來自 于DC量值節(jié)點(diǎn)D/Db)處在Nl和N2的漏極上，而VCO信號經(jīng)由電阻器R3和電容器C1而AC耦合到^li極。如圖所示，共模調(diào)節(jié)節(jié)點(diǎn)Vcm處于電阻器 Rl的結(jié)點(diǎn)處。在一些實(shí)施例中，將Vcm的電平設(shè)置成剛好高于N晶體管Nl-N4 的閾值(Vt)電平。
串聯(lián)耦合電阻器R2耦合至并聯(lián)耦合晶體管N3和N4而形成另一 (參考) 側(cè)引腳。D節(jié)點(diǎn)(來自于DC量值節(jié)點(diǎn)D/Db)處在N3和N4的漏極上，而它 們的輸入被耦合至來自偏置電路402的、與Vref (目標(biāo)量值)相對應(yīng)的Vre紐ff (V^^差)偏置信號。Vrefdiff與針對參數(shù)變動等進(jìn)t預(yù)節(jié)的Vref相對應(yīng)。
差動差分放大器用于將0/0#的量值與Vre拙ff (目標(biāo))的量值作比較。如 果0/0#的量值大于目標(biāo)幅度，貝U第一 (信號)引腳較為難導(dǎo)通，并且Db將小 于D。相反，如果0/0#小于目標(biāo)幅度，貝U第二 (參考)引腳較為難導(dǎo)通并且 Db將大于D。因此，Vrefdiff應(yīng)當(dāng)處于驅(qū)動N3和N4的、 一電平上的值，該電 平使得當(dāng)0/0#高于目標(biāo)，Db小于D且當(dāng)其低于目標(biāo)時(shí)，Db大于D。
偏置電路402，電阻器R1和晶體管N5和N7形成偏置部分以為Vrefdiff、 Nbias-AD (N偏置-AD)和Vcm提供適當(dāng)?shù)碾娖?。偏置電?02可包括現(xiàn)有技術(shù) 中已知的電路以提供用于補(bǔ)償過程、電壓和溫度(PVT)的變動的Vrefdiff和 Nbias-AD。 Vrefdiff和Nbias(N偏置)都是基于Vref生成的，其中Vrefdifl^Vref+C， 其中C是PVT依存常數(shù)。關(guān)于共模電壓(Vcm)， Rl， N5和N7應(yīng)當(dāng)被配置成 使得Vcm處于誠的值。如以上所駄的，在一些實(shí)施例中，其可以被設(shè)置為 接近或剛好高于差分放大器晶體管的閾值電平。
圖5示出了根據(jù)一些實(shí)施例的邏輯電路306。其通常包括D ,發(fā)器 Ul-U3、 U9; NOR (或非)門U4、 U7、 U8、 Ull、 U14; NAND (與非)門 U5、 U6;以及反相器UIO、 U12、 U13，如圖所示的那樣，所有的部件都耦合 在一起。邏輯電路穩(wěn)定地控制對計(jì)數(shù)器的正向和逆向命令，并且其一旦令人滿 意地接近目標(biāo)，鍋^f共用以去激活對VCO信號量值的調(diào)節(jié)的自凍結(jié)功能。
在所描繪的實(shí)施例中，其具有若干輸入和輸出信號，控制時(shí)鐘(Cti Clk) 被耦合以驅(qū)動觸發(fā)器U1-U3。這是用于計(jì)數(shù)器的相同的時(shí)鐘。復(fù)位信號(RESETB 低電平活躍)也被耦合到這些觸發(fā)器，以及經(jīng)由U13和U14而耦合到觸發(fā)器 U9以例如在啟動時(shí)將觸發(fā)器復(fù)位(低)。比較器的輸出(CO)確定計(jì)數(shù)器是正 向計(jì)數(shù)、逆向計(jì)數(shù)、不進(jìn)行計(jì) 是處于自凍結(jié)模式。衝共ACC使能(ACC EN) 以使能(高)或禁用(低)電路并且使計(jì)數(shù)器停止計(jì)數(shù)。(注意如果AAC被禁用，則通過Tgt.Control控制信號設(shè)置VCO幅度。)AAC凍結(jié)信號(AACFZDIS ) 被設(shè)置成當(dāng)其為高時(shí)禁用自凍結(jié)功能。
為了控制計(jì)數(shù)器，邏輯電路提供正向命令信號(Upc)和逆向命令信號 (Dnb)。當(dāng)Upc和Dnb信號都為高時(shí)，計(jì)數(shù)器正向計(jì)數(shù)。相反，當(dāng)兩個(gè)信號都 為低時(shí)，計(jì)數(shù)器逆向計(jì)數(shù)。當(dāng)一個(gè)信號為低而另一信號為高時(shí)，計(jì)數(shù)器既不正 向也不逆向計(jì)數(shù)，而是保持其上次的計(jì)數(shù)(例如，當(dāng)Upc為低而Dnb為高，則 沒有改變)。
比較器的輸出(CO)耦合到U1、 NOR門U4、和NAND門U5的輸入。 如上所艦的，當(dāng)CO為高時(shí)，計(jì)數(shù)器正向計(jì)數(shù)，當(dāng)其為低時(shí)，計(jì)數(shù)器逆向計(jì) 數(shù)。當(dāng)CO變?yōu)楦邥r(shí)(例如，在啟動之際當(dāng)信號量值大于目標(biāo)時(shí))，Dnb變?yōu)楦摺?這也使得D觸發(fā)器U9的時(shí)鐘輸入變?yōu)榈?。如果ACC使能(ACCEN)被斷言 (高)，且CO搟賣為高，則欄個(gè)時(shí)鐘周期之后，U5變?yōu)榈?，這使得Upc變?yōu)?高。由于Dnb已經(jīng)為高，所以這使得計(jì)數(shù)器正向計(jì)數(shù)(例如，從其全0的起始 狀態(tài)開始)。
當(dāng)CO信號變?yōu)榈蜁r(shí)，Upc信號變?yōu)榈汀．?dāng)CO信號三^續(xù)時(shí)鐘周期為低 時(shí)，Dnb也在隨后變?yōu)榈?。這樣使得計(jì)數(shù)器逆向計(jì)數(shù)一步長。注意為了使計(jì) 數(shù)器正向或逆向計(jì)數(shù)，CO信號在三個(gè)連續(xù)時(shí)鐘周期內(nèi)必須是一致的，因?yàn)轭D U3的輸出進(jìn)行時(shí)鐘控第U之前不發(fā)生改變。這充當(dāng)一種'"搶波器"以便過濾除CO 處的噪聲。例如，當(dāng)D接近于Db時(shí)，比較器的噪聲可能導(dǎo)致輸出"顫動"。然 而，該噪聲應(yīng)當(dāng)不織誤地影響計(jì)數(shù)器，因?yàn)闋顟B(tài)必須處于CO三個(gè)連續(xù)周期 內(nèi)才影響Upc和Dnb信號。
如果(AACFZDIS)信號被去斷言(低)，則在Upc和Dnb為低之后的時(shí) 鐘周期上，U8的輸出變?yōu)楦?，這時(shí)鐘控制高直到U9的輸出(自凍結(jié))。這導(dǎo)致 Ull的輸出變?yōu)楦撸鋵?dǎo)致Dnb變?yōu)楦卟⑶襏pc變?yōu)榈?。這諒結(jié)"了計(jì)數(shù)器， 以及U9，以將計(jì)數(shù)器維持在該狀態(tài)，直到電路被復(fù)位。該特征是合乎需要的， 特別是在抖動敏感的PLL應(yīng)用中，因?yàn)樵谧詢鼋Y(jié)激活之后，ACC不會改變VCO 量值，這會M^、了PLL中的抖動。
現(xiàn)在將簡要描述根據(jù)一些實(shí)施例的電^m作。在啟動之前，每一觸發(fā)器(和 計(jì)數(shù)器)被復(fù)位為低。這與用于"傷塞"啟動的最大VCO信號幅度相對應(yīng)。由于 該幅度將(或者通常將)高于目標(biāo)，因此Upc將為高且Dnb將為高。計(jì)數(shù)器將逐比特i社升，直至瞻號幅度稍微低于目標(biāo)。當(dāng)幅度低于目標(biāo)時(shí)，則Upc變?yōu)?低，且計(jì)數(shù)器停止正向計(jì)數(shù)。如果比較器輸出持續(xù)三個(gè)連續(xù)的時(shí)鐘周期為低， 則Dnb從高變?yōu)榈?，這在自凍結(jié)輸出(U9輸出)上觸發(fā)一個(gè)黏性的1。這將 Upc設(shè)置為低，將Dnb設(shè)置為高，其導(dǎo)致計(jì)數(shù)器維持在合需值。注意在最初 最大幅度低于目標(biāo)的情況中(其發(fā)生在目標(biāo)被設(shè)置的非常高或者如果用于給定 芯片的振蕩回路Q遠(yuǎn)低于期望的時(shí)候)，控制回路將保持計(jì)數(shù)器為0且LCVCO 輸出為最大幅度。
參考圖6，示出了計(jì)算機(jī)系統(tǒng)的一個(gè)示例。所描繪的系統(tǒng)通常包括與電源 604、無線接口 608和存儲器606耦合的處理器602。其耦合到電源604以在其 操作時(shí)候從電源接收功率。無線接口 608耦合到天線609以經(jīng)由無線接口芯片 608將處理器通信地鏈接到無線網(wǎng)絡(luò)(未示出)。微處理器602包括一個(gè)或多個(gè) 幅度受控LC型VCO電路603。例如，其包括實(shí)現(xiàn)與存儲器606的通信鏈接的 此類電路的PLL。
應(yīng)該注意所描繪的系統(tǒng)能夠以不同的形式來實(shí)現(xiàn)。即，其能夠在單芯片 模塊、電路板、或具有多個(gè)電路板的機(jī)架中實(shí)現(xiàn)。類似地，其能夠構(gòu)成一個(gè)或 多個(gè)完整的計(jì)算機(jī)，或作為替代，其能夠構(gòu)成用在計(jì)算系統(tǒng)內(nèi)的一組件。
本發(fā)明并非限于上述實(shí)施例，而是在所附權(quán)利要求的精神和范圍內(nèi)會^夠以 修改或改變的方式來實(shí)踐。例如，應(yīng)當(dāng)働軍的是，本發(fā)明可應(yīng)用于與所有類型 的半導(dǎo)體集成電路("ic")芯片聯(lián)用。這些IC芯片的示例包括，但不限于處理 器、控制器、芯片設(shè)置組件、可編程邏輯陣列(PLA)、存儲器芯片、網(wǎng)絡(luò)芯片 等等。
而且，應(yīng)當(dāng)理解的是，盡管給出了示例的大小/型號/傲范圍，但是本發(fā)明不 限于這些。隨著時(shí)間發(fā)展，制造技術(shù)(例如，光刻技術(shù))的成熟，期望育辦制 造較小尺寸的設(shè)備。另外，為便于說明和討論，并不至于模糊本發(fā)明，附圖中 示出了或者沒有示出至IC芯片和其他部件的公知的電源連接/接J^接。此外， 可以框圖形式示出布置以避免模糊本發(fā)明，并且還考慮到關(guān)于此類框圖布置的 實(shí)現(xiàn)的細(xì)節(jié)高度依賴于在其內(nèi)將實(shí)現(xiàn)本發(fā)明的平臺這個(gè)事實(shí)，即此類細(xì)節(jié)也應(yīng) 當(dāng)落在本領(lǐng)域技術(shù)人員的視野內(nèi)。其中闡述了具體細(xì)節(jié)(例如電路)以便描述 本發(fā)明的示例實(shí)施例，對于本領(lǐng)域技術(shù)人員而言，在沒有或具有這 殊細(xì)節(jié) 的變化的情況下也可實(shí)踐本發(fā)明應(yīng)是顯而易見的。所以本說明書被視為說明性的而非限制性的,
權(quán)利要求
1.一種芯片，包括VCO，用于產(chǎn)生具有一幅度的振蕩信號；以及幅度控制電路，用于控制所述信號幅度，所述電路用于將信號幅度對照目標(biāo)幅度作比較并調(diào)節(jié)所述信號幅度以充分接近所述目標(biāo)幅度。
2. 如權(quán)利要求i戶腿的芯片，其特征在于，所述幅度控制電s鮑括幅度檢 領(lǐng)ij器電路，戶腐幅度檢測器電路用于生成一個(gè)或多個(gè)具有與戶腿vco信號和所述目標(biāo)的幅度相對應(yīng)幅度的實(shí)質(zhì)DC信號。
3. 如權(quán)利要求2所述的芯片，其特征在于，所述幅度檢測器電路包括具有 信號弓腳和參考弓胸的差分放大器，所述信號弓胸具有與所述信號量值相對應(yīng) 的電流，所述參考弓腳具有與所述目標(biāo)幅度相對應(yīng)的電流。
4. 如權(quán)利要求3所述的芯片，其特征在于，戶，信號引腳包括至少一個(gè)晶 體管，戶脫晶體管具有耦合VCO信號的輸入。
5. 如權(quán)利要求4所述的芯片，，征在于，所述VCO信號是差分的，并且所述幅度檢測器信號弓胸包括具有耦合到;f述差分VCO信號的輸入的第一和第二并聯(lián)耦合晶體管。
6. 如權(quán)利要求l戶欣的芯片，其特征在于，戶脫幅度控制電5鮑括自凍結(jié) 特征，一旦所述信號幅度充分接近所述目標(biāo)幅度，所述自凍結(jié)特征就中止控制 所述信號幅度。
7. 如權(quán)利要求1所述的芯片，其特征在于，所述幅度控制電S^括用于控 制所述VCO信號幅度的計(jì)數(shù)器和用于響應(yīng)于所述信號幅度相比于所述目標(biāo)幅度的相對大小控制戶;M計(jì)數(shù)器的邏輯電路。
8. 如權(quán)禾腰求7戶脫的芯片，其特征在于，所腿輯電路包括澹波器電路， 所述濾波器電路用于從指示所述信號和目標(biāo)幅度的相對大小之間的比較的比較 信號濾除噪聲。
9. 如權(quán)利要求8所述的芯片，其特征在于，所述濾波器電路包括一個(gè)或多 個(gè)級聯(lián)的觸發(fā)器所述觸發(fā)器被耦合在比較信號和用于控制所述計(jì)數(shù)器的計(jì)數(shù)的 計(jì)數(shù)器控制信號之間。
10. 如權(quán)利要求9戶脫的芯片，其特征在于，戶脫邏輯電S鮑括用于在戶腿信號幅度充分接近所述目標(biāo)幅度時(shí)使所述計(jì)數(shù)器停止計(jì)數(shù)并保持其值的自凍結(jié) 電路。
11. 如權(quán)利要求l所述的芯片，其特征在于，所述VCO是LC型VCO。
12. —種控制由VCO生成的信號的幅度的方法，包括 將所述VCO信號幅度設(shè)置為高電平；以及減小戶JM信號幅度直至其適當(dāng)?shù)亟咏繕?biāo)幅度。
13. 如權(quán)利要求12戶腿的方法，其特征在于，戶;M將信號幅度設(shè)置為高電 平的動作包括將其設(shè)置為最大電平。
14. 如權(quán)利要求12所述的方法，其特征在于，所述減小的動作包括遞減。
15. 如權(quán)利要求12所述的方法，其特征在于，包括確定所述信號幅度是否 大于所述目標(biāo)幅度。
16. 如權(quán)利要求15所述的方法，其特征在于，所述確定信號幅度是否大于 目標(biāo)幅度的動作包括生成具有與所述VCO信號的所述幅度相對應(yīng)的幅度的DC 信號。
17. —種計(jì)算纟幾系統(tǒng)，包括處理器，具有一個(gè)或多個(gè)PLL電路，戶腿PLL電路各自具有用于生成帶有一幅度的振蕩信號的vco和用于控制戶;M信號幅度的幅度控制電路，所述電路用于將所述信號幅度對照目標(biāo)幅度作比較并調(diào)節(jié)所述信號幅度以充分接近所述 目標(biāo)幅度；天線，耦合到戶腿處理器；以及存儲器，耦合到臓處理器以向其劍共附加隨機(jī)存取存儲器。
18. 如權(quán)利要求17所述的系統(tǒng)，其特征在于，所述幅度控制電路包括幅度 檢測器電路，戶腿幅度檢測器電路用于生成一個(gè)或多個(gè)具有與戶脫VCO信號和所述目標(biāo)的戶;M幅度相對應(yīng)的幅度的實(shí)質(zhì)DC信號。
19. 如權(quán)利要求17戶腿的系統(tǒng)，其特征在于，戶脫幅度控制電路包括自凍 結(jié)特征， 一旦所述信號幅度充分接近所述目標(biāo)幅度時(shí)，所述自凍結(jié)特征就中止 控制f ^信號幅度。
20. 如權(quán)利要求17所述的系統(tǒng)，其特征在于，所述幅度控制電路包括用于控制所述vco信號幅度的計(jì)數(shù)器和用于響應(yīng)于戶;M信號幅度所述信號幅度相 比于所述目標(biāo)幅度的相對大小控制戶;M計(jì)數(shù)器的邏輯電路。
全文摘要
公開一種用于控制由VCO生成的信號的幅度的電路和方法。
文檔編號H03L7/099GK101636911SQ200880001503
公開日2010年1月27日 申請日期2008年1月30日 優(yōu)先權(quán)日2007年1月31日
發(fā)明者I·楊, Y·范 申請人:英特爾公司