專利名稱：具有互補差分輸入級的比較器的制作方法
技術領域：
本發(fā)明涉及比較器，具體而言涉及具有互補差分輸入級的比較器，該
互補差分輸入級例如是NMOS差分輸入級和PMOS差分輸入級，在下文 中稱之為雙輸入級。
背景技術：
已經(jīng)知道，在CMOS比較器的情況下提供一種具有例如NMOS和 PMOS輸入級這樣的雙輸入級的比較器，以便向比較器提供較寬的共模輸 入電壓范圍。例如，在具有0和Vdd的電源電壓的這樣一種比較器中， NMOS輸入級可具有從約IV到接近Vdd的共模輸入電壓范圍，并且 PMOS輸入級可具有從接近0到約Vdd-lV的共模輸入電壓范圍，從而 (對于至少約為2V的電壓Vdd)，雙輸入級一起可具有從接近0到接近 Vdd的共模輸入電壓范圍，即軌到軌(rail to rail)電壓范圍。
在這種已知的比較器中，雙輸入級的輸出被例如利用電流求和來以模 擬形式求和并放大，以構成整體上的模擬比較器。這種比較器可具有相對 復雜的電路并且可以構成專用于比較器功能的IC (集成電路)的全部。
在特定應用(例如功率控制)可能需要的混合信號和其他IC中，可 能希望提供具有例如接近軌到軌的較寬共模輸入電壓范圍的一個或多個比 較器，而不涉及專用比較器電路的復雜性和管芯面積。
需要提供這樣的比較器。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了一種比較器，包括第一比較器單元，響應于第 一范圍的輸入電壓，用于提供第一比較信號；以及第二比較器單元，響應 于第二范圍的輸入電壓，用于提供第二比較信號，該第二范圍與第一范圍重疊；該比較器的特征在于一邏輯布置，其響應于第一比較信號和第二比
較信號來提供比較器輸出信號，該邏輯布置響應于表示比較結果的第一變 化的第一比較信號的轉(zhuǎn)變或第二比較信號的轉(zhuǎn)變中首先發(fā)生的那個來提供 第一狀態(tài)的比較器輸出信號，并且響應于表示比較結果的第二變化的第一 比較信號的轉(zhuǎn)變或第二比較信號的轉(zhuǎn)變中首先發(fā)生的那個來提供第二狀態(tài) 的比較器輸出信號，該第二變化與該第一變化相反，該第二狀態(tài)與該第一 狀態(tài)相反。
例如，第一比較器單元和第二比較器單元可包括具有相反的半導體類
型的差分輸入級。具體而言，在CMOS實現(xiàn)中，第一比較器單元可包括 NMOS晶體管差分輸入級，并且第二比較器單元可包括PMOS晶體管差分 輸入級。
在此情況下，例如，在正電壓Vdd和0V的電源電壓的情況下， NMOS晶體管差分輸入級所響應的輸入電壓的第一范圍可以是從高于0V 的電壓Vn到約Vdd的范圍，并且PMOS晶體管差分輸入級所響應的輸入 電壓的第二范圍可以是從約OV到低于Vdd的電壓Vp， Vp大于Vn，從而 第一范圍和第二范圍重疊。
在比較器的一種形式中，邏輯布置可包括提供比較器的輸出的鎖存 器；至少一個上升沿檢測器，其響應于表示所述比較結果的第一變化的第
一比較信號和第二比較信號中至少一個的轉(zhuǎn)變而設置鎖存器的第一狀態(tài)； 以及至少一個下降沿檢測器，其響應于表示所述比較結果的第二變化的第 一比較信號和第二比較信號中至少一個的轉(zhuǎn)變而產(chǎn)生鎖存器的第二狀態(tài)。
在比較器的一種特定形式中，邏輯布置可包括提供比較器的輸出的
鎖存器；第一上升沿檢測器和第二上升沿檢測器，其分別響應于第一比較 信號和第二比較信號的上升沿而產(chǎn)生相應的輸出脈沖；邏輯功能，用于響 應于來自上升沿檢測器中任何一個的輸出脈沖而設置鎖存器的第一狀態(tài)； 第一下降沿檢測器和第二下降沿檢測器，其分別響應于第一比較信號和第
二比較信號的下降沿而產(chǎn)生相應的輸出脈沖；以及邏輯功能，用于響應于 來自下降沿檢測器中任何一個的輸出脈沖而設置鎖存器的第二狀態(tài)。
邏輯布置還可包括邏輯功能，用于響應于第一比較信號和第二比較
5信號兩者的高電平而設置鎖存器的第一狀態(tài)；以及邏輯功能，用于響應于
第一 比較信號和第二比較信號兩者的低電平而設置鎖存器的第二狀態(tài)。


從以下參考附圖以示例方式給出的描述中將進一步理解本發(fā)明，在附
圖中
圖1示意性地示出已知的NMOS比較器單元的輸入級； 圖2示意性地示出已知的PMOS比較器單元的輸入級； 圖3是示出圖1和2的比較器單元輸入級的共模輸入電壓范圍的示
圖4示意性地示出根據(jù)本發(fā)明一個實施例的比較器；
圖5示意性地示出圖4的比較器的下降沿檢測器的一種形式；并且
圖6示意性地示出圖1的比較器的上升沿檢測器的一種形式。
具體實施例方式
參考附圖，圖1示出了已知的NMOS比較器單元的輸入級，其包括 NMOS晶體管10至13以及PMOS晶體管14和15。晶體管10和11的源 極連接到0V電源電壓軌，并且其柵極連接在一起并連接到晶體管10的漏 極，該晶體管10的漏極被提供以偏置電流Ibn，該偏置電流Ibn被晶體管 11相應地鏡像。晶體管12和13的柵極分別連接到同相和反相輸入INP和 INN，源極連接到晶體管11的漏極，并且漏極分別連接到晶體管14和15 的漏極。分別形成差分連接的晶體管12和13的負載的晶體管14和15的 柵極連接在一起并連接到晶體管14的漏極，源極連接到具有正電源電壓 Vdd的電源電壓軌。從晶體管13的漏極取得該比較器單元的輸入級的輸 出。
相反，圖2示出了已知的PMOS比較器單元的輸入級，其包括PMOS 晶體管20至23以及NMOS晶體管24和25。晶體管20和21的源極連接 到Vdd電源電壓軌，并且柵極連接在一起并連接到晶體管20的漏極，從 該晶體管20的漏極中流出一偏置電流Ibp，該偏置電流Ibp被晶體管21相應地鏡像。晶體管22和23的柵極分別連接到同相和反相輸入INP和 INN，源極連接到晶體管21的漏極，并且漏極分別連接到晶體管24和25 的漏極。分別形成差分連接的晶體管22和23的負載的晶體管24和25的 柵極連接在一起并連接到晶體管24的漏極，源極連接到處于電壓0V的零 電壓軌。從晶體管23的漏極取得該比較器單元的輸入級的輸出。
圖3示出了具有圖1和2的輸入級的比較器單元的重疊的共模輸入電 壓范圍30和31。如圖3所示，用于NMOS比較器單元的圖1的輸入級的 共模輸入電壓范圍30是從高于0V的正電壓Vn到約正電源電壓Vdd，并 且用于PMOS比較器單元的圖2的輸入級的共模輸入電壓范圍31是從約 OV到低于電源電壓Vdd的正電壓Vp。例如，在Vdd為3.0或3.3V量級的 情況下，Vn可以約為l.OV，并且Vp可以約為Vdd-l.OV。
Vn和Vp的值可以隨著制造工藝、電源電壓和溫度變化并且隨著比較 器單元的任何具體需要的響應速度而變化。例如，圖1的輸入級可對于低 于Vn的某個共模輸入電壓可產(chǎn)生一輸出信號，但在此情況下可能提供不 合需要的緩慢響應。
圖4示意性地示出根據(jù)本發(fā)明一個實施例的CMOS比較器，其包括 NMOS比較器單元40、 PMOS比較器單元41以及一邏輯布置，該邏輯布 置耦合到比較器單元40和41的輸出，并且在輸出線OUT上提供一比較 器輸出信號。本發(fā)明的此實施例中的邏輯布置包括兩個上升沿檢測器42、 兩個下降沿檢測器43、兩個NOR門44和45、以及在其Q輸出處產(chǎn)生該 較器輸出信號的置位-復位鎖存器或觸發(fā)器(FF) 48。圖4的比較器還包括 兩輸入AND門46和兩輸入NOR門47;如下所述，這些并不是一定要提 供的，而是可被省略。門46和47及其連接在圖4中用虛線示出以表明它 們是可選的。
NMOS比較器單元40具有連接到圖4的比較器的同相輸入IN+的同相 (+)輸入，以及連接到圖4的比較器的反相輸入IN-的反相(-)輸入。 該NMOS比較器單元40例如可具有如以上參考圖1所述的輸入級、分別 構成比較器單元40的同相和反相輸入的輸入INP和INN。
類似地，PMOS比較器單元41具有連接到圖4的比較器的同相輸入IN+的同相(+)輸入，以及連接到圖4的比較器的反相輸入IN-的反相(-)輸入。該PMOS比較器單元41例如可具有如以上參考圖2所述的輸入 級、分別構成比較器單元41的同相和反相輸入的輸入INP和INN。
因此，圖4的比較器的比較器單元40和41構成了雙輸入級，對于該 雙輸入級，如以上參考圖3所述，共模輸入電壓范圍可以大致從軌到軌地 延伸，即從約0V延伸到約Vdd。
比較器單元40的輸出連接到上升沿檢測器42之一的輸入、下降沿檢 測器43之一的輸入、以及AND門46和NOR門47中每一個的一個輸入 (如果存在AND門46和NOR門47的話)。類似地，比較器單元41的 輸出連接到上升沿檢測器42中的另一個的輸入、下降沿檢測器43中的另 一個的輸入、以及門46和47中每一個的另一個輸入(如果存在門46和 47的話)。
兩個上升沿檢測器42的輸出以及AND門46的輸出(如果存在AND 門46的話)連接到NOR門44的相應輸入，NOR門44的輸出連接到鎖存 器48的低態(tài)有效置位輸入S。兩個下降沿檢測器43的輸出以及NOR門 47的輸出(如果存在NOR門47的話)連接到NOR門45的相應輸入， NOR門45的輸出連接到鎖存器48的低態(tài)有效復位輸入R。
下降沿檢測器43中的每一個用于響應于提供到其輸入的下降沿而產(chǎn) 生較短的正向輸出脈沖，如圖4中的每個塊43內(nèi)示意性地示出的。為 此，下降沿檢測器43中的每一個可具有任何期望的形式，其一個示例在 圖5中示出。
參考圖5，每個下降沿檢測器43可例如包括接連連接的三個反相器 50、 51和52，其中第三反相器52的輸出連接到兩輸入NOR門53的一個 輸入，該兩輸入NOR門53的輸出構成該下降沿檢測器的輸出。第一反相 器50的輸入構成該下降沿檢測器的輸入，并且還連接到NOR門53的另 一個輸入。電容54從第一反相器50的輸出和第二反相器51的輸入之間的 接點連接到地或者說0V。第二反相器51的輸出連接到第三反相器52的輸 入。電容54可包括一個源極和漏極連接到地的晶體管的柵極電容，下文 將對此進行進一步描述。
8圖5的下降沿檢測器的輸入處的數(shù)字信號的下降沿在電容54被反相 器50的有限驅(qū)動電流充電到Vdd時在反相器50的輸出處產(chǎn)生更緩慢上升 的信號，從而在一短延遲之后在反相器52的輸出處產(chǎn)生上升沿，該短延 遲取決于該驅(qū)動電流和電容54的大小。因此，NOR門53在其輸出處產(chǎn)生 一正向脈沖(輸出 Vdd)，該正向脈沖的持續(xù)時間與該延遲時段相同。
相反，上升沿檢測器42中的每一個用于響應于提供到其輸入的上升 沿而產(chǎn)生較短的正向輸出脈沖，如圖4中的每個塊42內(nèi)示意性地示出 的。為此，上升沿檢測器42中的每一個可具有任何期望的形式，其一個 示例在圖6中示出。
參考圖6，每個上升沿檢測器42可例如包括接連連接的三個反相器 60、 61和62，其中第三反相器62的輸出連接到兩輸入AND門63的一個 輸入，該兩輸入AND門63的輸出構成該上升沿檢測器的輸出。第一反相 器60的輸入構成該上升沿檢測器的輸入并且還連接到AND門63的另一 個輸入。 一個從第一反相器60的輸出和第二反相器61的輸入之間的接點 到地或者說0V的電容由晶體管64構成，該晶體管64的柵極連接到該接 點并且其源極和漏極連接到地。第二反相器61的輸出連接到第三反相器 62的輸入。
圖6的上升沿檢測器的輸入處的數(shù)字信號的上升沿在晶體管64所提 供的電容被反相器60的有限輸出灌電流(sink current)放電到0V時在反 相器60的輸出處產(chǎn)生更緩慢下降的信號，從而在一短延遲之后在反相器 62的輸出處產(chǎn)生下降沿，該短延遲取決于該灌電流和電容的大小。因此， AND門63在其輸出處產(chǎn)生一正向脈沖(輸出~ Vdd)，該正向脈沖的持 續(xù)時間與該延遲時段相同。
根據(jù)需要，晶體管64可以由任何其他形式的電容來取代，或者圖5 的下降沿檢測器中的電容54可以由以與圖6的上升沿檢測器中的晶體管 64相似的方式連接的晶體管來構成。
再次參考圖4，例如，輸入IN+和IN-處的使得輸入IN+處的電壓跨過 并上升到高于輸入IN-處的電壓的變化將在比較器單元40和41之一或兩 者的輸出處產(chǎn)生一正邊沿或轉(zhuǎn)變。每個比較器單元是否在其輸出處產(chǎn)生這樣的轉(zhuǎn)變以及比較器單元的響應速度和由此而來的產(chǎn)生這種轉(zhuǎn)變的延遲將
取決于相對于圖3所示的范圍30和31的共模輸入電壓，等等。
在任何情況下，比較器單元40和41中的至少一個將在其輸出處產(chǎn)生 上升沿，從而使得在上升沿檢測器42中的至少一個的輸出處產(chǎn)生一脈 沖。響應于這樣一個脈沖或者這些脈沖中最早的那個，NOR門44產(chǎn)生一 個低輸出信號，該低輸出信號經(jīng)由低態(tài)有效置位輸入S使鎖存器48置 位，從而在鎖存器48的Q輸出處產(chǎn)生高電平，并因此在圖4的比較器的 輸出處產(chǎn)生高電平。
相反，如果輸入電壓變化以使得輸入IN+處的電壓跨過并下降到低于 輸入IN-處的電壓，那么取決于輸入電壓，比較器單元40和41之一或兩 者產(chǎn)生一下降沿，該下降沿被相應的下降沿檢測器43檢測到，從而產(chǎn)生 門45的低輸出，該低輸出使鎖存器48復位，以在輸出處產(chǎn)生低電平。
提供NMOS比較器單元40和PMOS比較器單元41兩者確保圖4的比 較器具有較寬的、近似于軌到軌的共模輸入電壓范圍，并且提供如上所述 的上升沿檢測器42和下降沿檢測器43及相關聯(lián)的邏輯布置確保了圖4的 比較器提供最優(yōu)的響應速度。如果比較器單元40和41兩者都響應于輸入 條件的變化而產(chǎn)生輸出轉(zhuǎn)變，則圖4的比較器的輸出響應于兩個比較器單 元40和41中首先響應的那一個而變化，從而使比較器響應速度最大化。
如果沒有如上所述的門46和47，則圖4的比較器是邊沿敏感的，并 且，取決于初始啟動條件，該比較器可能不能響應于純靜態(tài)輸入信號而正 確操作。在像圖4所示那樣也存在門46和47的情況下，比較器也是電平 敏感的，至少在圖3所示的輸入電壓范圍的大部分上是電平敏感的。從 而，例如，比較器單元40和41兩者的高輸出產(chǎn)生門46的高輸出，從而使 鎖存器48置位，以產(chǎn)生圖4的比較器的高輸出。相反，比較器單元40和 41兩者的低輸出產(chǎn)生門47的高輸出，從而使鎖存器48復位，以產(chǎn)生圖4 的比較器的低輸出。
由于圖4的邏輯布置只使用諸如反相器、門以及置位-復位鎖存器之類 的簡單元件，而這些簡單元件與NMOS比較器單元40和PMOS比較器單 元41 一樣只是典型CMOS設計庫的標準組件，因此，與專用的軌到軌比
10較器的相對復雜的設計和實現(xiàn)以及相對較大的管芯面積相比，圖4的整個 比較器可以通過一種非常簡單且方便的方式利用相對較小的管芯面積來設 計和實現(xiàn)。
雖然以上描述了邏輯布置的一種特定形式，但是可以明白，邏輯布置 可具有任何其他期望的形式，用于對于輸入電壓的變化，在每種情況下響
應于比較器單元40和41之一的輸出處的最早轉(zhuǎn)變。例如，鎖存器48可以 改為響應于通過以下方式得出的信號而被置位和復位對比較器單元40 和41的輸出處的信號進行差分來響應于各自的轉(zhuǎn)變，并且適當?shù)亟M合被 差分的信號。另外，邊沿檢測器和邏輯門的功能可被組合和重新布置，例 如在任何邊沿檢測之前組合比較器單元40和41的輸出，從而只需要兩個 邊沿檢測器， 一個用于上升沿， 一個用于下降沿。
雖然以上描述了 CMOS比較器，但是本發(fā)明并不限于此，本發(fā)明的其 他實施例可使用其他技術。例如，比較器單元可包括使用NPN和PNP雙 極晶體管而不是NMOS和PMOS晶體管的差分輸入級。
此外，雖然如上所述比較器提供了近似軌到軌的共模輸入電壓范圍， 但是并非必須如此，本發(fā)明的實施例可以用于任何下述情況需要將比較 器的輸入電壓范圍延伸到超出單個NMOS或PMOS比較器單元的輸入電 壓范圍，或者需要針對任何給定的輸入電壓相對于單個NMOS或PMOS 比較器單元提高比較器的響應速度。
例如，在功率控制IC中，可能希望將電壓與線性斜坡相比較以確定 開關時間。這種IC可利用將電源電壓(Vdd)限制到3.0或3.3V的CMOS 工藝來實現(xiàn)。為了最大化分辨率和動態(tài)范圍，在此情況下該線性斜坡可具 有0.5到2.5V的范圍，這不是軌到軌的(0V到Vdd)，但卻延伸到超出 圖3所示的單獨的范圍30和31。單個NMOS或PMOS比較器單元不足以 針對所有工藝、電壓和溫度變化以足夠的比較器速度提供這種輸入電壓范 圍，但是例如圖4那樣的比較器卻可以。
雖然以上通過示例描述了本發(fā)明的特定實施例，但是可以明白，在不 脫離權利要求所限定的本發(fā)明的范圍的情況下，可以進行許多修改、變化 和適應性更改。
ii
權利要求
1.一種比較器，包括第一比較器單元(40)，其響應于第一范圍的輸入電壓，用于提供第一比較信號；以及第二比較器單元(41)，其響應于第二范圍的輸入電壓，用于提供第二比較信號，該第二范圍與第一范圍重疊；該比較器的特征在于邏輯布置(42-48)，其響應于所述第一比較信號和第二比較信號來提供比較器輸出信號，該邏輯布置響應于表示比較結果的第一變化的所述第一比較信號的轉(zhuǎn)變或所述第二比較信號的轉(zhuǎn)變中首先發(fā)生的那個來提供第一狀態(tài)的所述比較器輸出信號，并且響應于表示比較結果的第二變化的所述第一比較信號的轉(zhuǎn)變或所述第二比較信號的轉(zhuǎn)變中首先發(fā)生的那個來提供第二狀態(tài)的所述比較器輸出信號，該第二變化與該第一變化相反，該第二狀態(tài)與該第一狀態(tài)相反。
2. 如權利要求1所述的比較器，其中，所述第一比較器單元和第二比 較器單元包括具有相反的半導體類型的差分輸入級(12-13， 22-23)。
3. 如權利要求1所述的比較器，其中，所述第一比較器單元包括 NMOS晶體管差分輸入級(12， 13)，并且所述第二比較器單元包括 PMOS晶體管差分輸入級(22， 23)。
4. 如權利要求1至3中任一項所述的比較器，其中，所述邏輯布置包 括提供所述比較器的輸出的鎖存器(48);至少一個上升沿檢測器(42)，其響應于表示所述比較結果的第一變化的所述第一比較信號和第 二比較信號中至少一個的轉(zhuǎn)變而設置所述鎖存器的第一狀態(tài)；以及至少一 個下降沿檢測器(43)，其響應于表示所述比較結果的第二變化的所述第 一比較信號和第二比較信號中至少一個的轉(zhuǎn)變而產(chǎn)生所述鎖存器的第二狀 態(tài)。
5. 如權利要求4所述的比較器，其中，所述邏輯布置還包括邏輯功 能(46)，用于響應于所述第一比較信號和第二比較信號兩者的高電平而 設置所述鎖存器的第一狀態(tài)；以及邏輯功能(47),用于響應于所述第一比較信號和第二比較信號兩者的低電平而設置所述鎖存器的第二狀態(tài)。
6. 如權利要求1至3中任一項所述的比較器，其中，所述邏輯布置包括.提供所述比較器的輸出的鎖存器(48);第一上升沿檢測器和第二上升沿檢測器(42)，其分別響應于所述第一比較信號和第二比較信號的上升沿而產(chǎn)生相應的輸出脈沖；邏輯功能(44)，用于響應于來自所述上升沿檢測器中任何一個的輸 出脈沖而設置所述鎖存器的第一狀態(tài)；第一下降沿檢測器和第二下降沿檢測器(43)，其分別響應于所述第 一比較信號和第二比較信號的下降沿而產(chǎn)生相應的輸出脈沖；以及邏輯功能(45)，用于響應于來自所述下降沿檢測器中任何一個的輸 出脈沖而設置所述鎖存器的第二狀態(tài)。
7. 如權利要求6所述的比較器，其中，所述邏輯布置還包括邏輯功 能(46)，用于響應于所述第一比較信號和第二比較信號兩者的高電平而 設置所述鎖存器的第一狀態(tài)；以及邏輯功能(47)，用于響應于所述第一 比較信號和第二比較信號兩者的低電平而設置所述鎖存器的第二狀態(tài)。
全文摘要
一種比較器包括具有重疊的共模輸入電壓范圍的互補(例如NMOS和PMOS)比較器單元(40，41)，該重疊的共模輸入電壓范圍一起大致從軌到軌延伸。一種包括邊沿檢測器(42，43)、門(44，45)和鎖存器(48)的數(shù)字邏輯布置響應于比較器單元的輸出處的轉(zhuǎn)變，以響應于最早的上升沿而使鎖存器置位，并且響應于最早的下降沿而使鎖存器復位。鎖存器的輸出構成比較器的輸出。因此，比較器是邊沿敏感的，并且具有針對較寬的共模輸入電壓范圍而優(yōu)化的速度。額外的邏輯門(46，47)可提供對鎖存器的電平敏感控制。
文檔編號H03F3/45GK101675587SQ200880002654
公開日2010年3月17日 申請日期2008年1月17日 優(yōu)先權日2007年1月19日
發(fā)明者羅杰·寇貝克 申請人:電力集成公司