專利名稱：除頻電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)一種除頻電路，且特別是有關(guān)一種用以根據(jù)一組均勻相位差的時鐘脈 沖信號除頻得到另一組均勻相位差的時鐘脈沖信號的除頻電路。
背景技術(shù)：
以目前的電路應(yīng)用來說，有時在一些應(yīng)用上需要多個輸入時鐘脈沖信號及其除頻 時鐘脈沖信號來進行電路控制。在現(xiàn)有技術(shù)中，是應(yīng)用多個觸發(fā)器(Flip-flop)分別響應(yīng) 于這些輸入時鐘脈沖信號的正緣(Rising Edge)或負緣(Falling Edge)來對多個參考信 號進行取樣，以產(chǎn)生對應(yīng)至這些輸入時鐘脈沖信號的除頻時鐘脈沖信號，其中這些時鐘脈 沖信號中任兩相鄰的時鐘脈沖信號的相位差例如等于固定值，這些除頻時鐘脈沖信號中任 兩相鄰的時鐘脈沖信號的相位差亦例如等于固定值。然而現(xiàn)有技術(shù)無法對各參考信號的起始電平進行有效的控制。這樣一來，將導致 前述觸發(fā)器根據(jù)輸入時鐘脈沖信號取樣得到的除頻時鐘脈沖信號的相位發(fā)生錯誤。如此， 如何設(shè)計出可有效地避免除頻得到的時鐘脈沖信號發(fā)生相位錯誤的除頻電路為業(yè)界不斷 致力的方向之。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種除頻電路，其是以多級觸發(fā)器(Flip-flop)相互串接的 結(jié)構(gòu)來控制各級觸發(fā)器的輸入信號的電平。如此，相較于傳統(tǒng)除頻電路，本發(fā)明的除頻電路 可避免除頻產(chǎn)生的除頻時鐘脈沖信號具有錯誤相位及可產(chǎn)生相位準確的除頻時鐘脈沖信號。根據(jù)本發(fā)明的一方面，提出一種除頻電路，用以對N個輸入時鐘脈沖信號進行除 頻操作，以得到N個輸出時鐘脈沖信號，N為大于1的自然數(shù)。除頻電路包括除頻器與第一 觸發(fā)器(Flip-flop)。除頻器根據(jù)N個輸入時鐘脈沖信號中的第一輸入時鐘脈沖信號對起 始信號進行取樣，以產(chǎn)生N個輸出時鐘脈沖信號中的第一輸出時鐘脈沖信號。起始信號與 第一輸出時鐘脈沖信號的反相信號對應(yīng)。第一觸發(fā)器根據(jù)N個輸入時鐘脈沖信號中的第二 輸入時鐘脈沖信號對第一輸出時鐘脈沖信號進行取樣，以產(chǎn)生N個輸出時鐘脈沖信號中的 第二輸出時鐘脈沖信號。


為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文將配合附圖對本發(fā)明的較佳實施例作 詳細說明，其中圖1繪示依照本發(fā)明實施例的除頻電路的方塊圖。圖2是圖1的除頻電路的相關(guān)信號時序圖。圖3繪示依照本發(fā)明實施例的除頻電路的另一方塊圖。圖4是圖3的除頻電路的相關(guān)信號時序圖。
圖5繪示依照本發(fā)明實施例的除頻電路的再一方塊圖。圖6是圖5的除頻電路的相關(guān)信號時序圖。圖7繪示依照本發(fā)明實施例的除頻電路的再一方塊圖。圖8是圖5的除頻電路的相關(guān)信號時序圖。
具體實施例方式本實施例的除頻電路是通過多級觸發(fā)器(Flip-flop)的串聯(lián)來控制各級觸發(fā)器的輸入信號的電平，以避免除頻產(chǎn)生的除頻時鐘脈沖信號的相位發(fā)生錯誤。本實施例的除頻電路用以對N個輸入時鐘脈沖信號進行除頻操作，以得到N個輸 出時鐘脈沖信號，N為大于1的自然數(shù)。除頻電路包括除頻器及觸發(fā)器。除頻器根據(jù)N個 輸入時鐘脈沖信號中的第一輸入時鐘脈沖信號對起始信號進行取樣，以產(chǎn)生N個輸出時鐘 脈沖信號中的第一輸出時鐘脈沖信號起始信號與該第一輸出時鐘脈沖信號的反相信號對 應(yīng)。觸發(fā)器根據(jù)N個輸入時鐘脈沖信號中的第二輸入時鐘脈沖信號對第一輸出時鐘脈沖信 號進行取樣，以產(chǎn)生N個輸出時鐘脈沖信號中的第二輸出時鐘脈沖信號。請參照圖1及圖2，圖1繪示依照本發(fā)明實施例的除頻電路的方塊圖，圖2是圖1 的除頻電路的相關(guān)信號時序圖。除頻電路1用以對N個輸入時鐘脈沖信號CKl-CKN進行除 頻操作，以得到N個輸出時鐘脈沖信號CK1_D-CKN_D，N為大于1的自然數(shù)。舉例來說，N等 于3，輸入時鐘脈沖信號CK1-CK3任兩相鄰的信號具有相同的相位差(Phase Delay) 2 π /3。 輸入時鐘脈沖信號CK1-CK3的周期為ΤΡ0。除頻電路1包括除頻器12、觸發(fā)器14_1及142。除頻器12包括觸發(fā)器12a，其用 以根據(jù)輸入時鐘脈沖信號CKl對起始信號SI進行取樣，以產(chǎn)生輸出時鐘脈沖信號CK1_D。 起始信號SI與輸出時鐘脈沖信號CK1_D的反相信號對應(yīng)。觸發(fā)器141根據(jù)輸入時鐘脈沖信號CK_3對輸出時鐘脈沖信號CK1_D進行取樣，以 產(chǎn)生輸出時鐘脈沖信號CK2_D。觸發(fā)器14_2根據(jù)輸入時鐘脈沖信號CK_2對輸出時鐘脈沖 信號CK2_D進行取樣，以產(chǎn)生輸出時鐘脈沖信號CK3_D。輸出時鐘脈沖信號CK1_D-CK3_D的 周期為TP1，其例如等于兩倍的周期ΤΡ0。在這個例子中，除頻器12除頻產(chǎn)生的輸出時鐘脈沖信號CKlD被作為輸入信號提 供至觸發(fā)器141中。如此，在輸入時鐘脈沖信號CK3的上升緣(Rising Edge)觸發(fā)的時點 Tl上，觸發(fā)器141的輸入信號(即是輸出時鐘脈沖信號CK1_D)受控而具有高信號電平。這 樣一來，可使觸發(fā)器14_1根據(jù)輸入時鐘脈沖信號CK3取樣產(chǎn)生的輸出時鐘脈沖信號CK2_D 具有正確的信號電平及信號相位。相似地，觸發(fā)器14_1產(chǎn)生的輸出時鐘脈沖信號CK2_D是被作為輸入信號提供至觸 發(fā)器14_2中。如此，在輸入時鐘脈沖信號CK2的上升緣觸發(fā)的時點T2上，觸發(fā)器14_2的 輸入信號(即是輸出時鐘脈沖信號CK2_D)受控而具有高信號電平。這樣一來，觸發(fā)器14_2 根據(jù)輸入時鐘脈沖信號CK2取樣產(chǎn)生的輸出時鐘脈沖信號CK3_D具有正確的信號電平及信 號相位。舉例來說，觸發(fā)器12a、14_l及14_2具有操作延遲時間。由于輸出時鐘脈沖信號 CK1_D由觸發(fā)器12a根據(jù)輸入時鐘脈沖信號CKl取樣產(chǎn)生，如此，相對于輸入時鐘脈沖信號 CKl的上升緣，輸出時鐘脈沖信號CK1_D的上升緣是延遲此操作延遲時間。相似地，相對于輸入時鐘脈沖信號CK3的上升緣及輸入時鐘脈沖信號CK2的上升緣，輸出時鐘脈沖信號 CK2_D&CK3_D的上升緣是分別延遲此操作延遲時間。換言之，相較于輸入時鐘脈沖信號 CKUCK3及CK2的上升緣，輸出時鐘脈沖信號CK1_D、CK2_D及CK_D的上升緣分別延遲相同 的延遲時間。據(jù)此，通過除頻電路1的除頻操作后產(chǎn)生的輸出時鐘脈沖信號CK1_D、CK2_D 及CK3_D中任兩信號之間可維持相同的相位差。舉例來說，除頻后的輸出時鐘脈沖信號CK1_D_CK3_D(具有周期TPl)中的輸出時 鐘脈沖信號CK3_D相較于輸出時鐘脈沖信號CK2_D具有相位差2 π /3，而輸出時鐘脈沖信號 CK2_D相較于輸出時鐘脈沖信號CK1_D具有相位差2 π /3。本實施例的除頻電路1還例如包括負載匹配電路16，用以作為平衡負載串接于觸發(fā)器16之后，使輸出時鐘脈沖信號CK3_D與輸出時鐘脈沖信號CK1_D與CK2_D看到相近的 輸出負載。舉例來說，負載匹配電路16為受控于信號GND的觸發(fā)器電路。在本實施例中雖僅以除頻電路1根據(jù)輸入時鐘脈沖信號CK1-CK3除頻產(chǎn)生起始 零相位對應(yīng)至時點TO的輸出時鐘脈沖信號CK1_D及其對應(yīng)的輸出時鐘脈沖信號CK2_D及 CK3_D的情形為例做說明，然而，本實施例的除頻電路1并不局限于此。在其它例子中亦可 調(diào)整除頻電路的信號配置，以產(chǎn)生起始零相位對應(yīng)至時點Tl的輸出時鐘脈沖信號CKl' _D 及其對應(yīng)的輸出時鐘脈沖信號CK2_D'及CK3_D'，如圖3及圖4所示。相似地，亦可調(diào)整除頻電路的信號配置，以產(chǎn)生起始零相位對應(yīng)至時點T2的輸出 時鐘脈沖信號CK1_D"及其對應(yīng)的時鐘脈沖信號CK2_D"及CK3_D"，如圖5及圖6所示。在本實施例中雖僅以除頻電路1的包括觸發(fā)器12a、14_l及14_2以根據(jù)輸入時鐘 脈沖信號CK1-CK3除頻產(chǎn)生時鐘脈沖信號CK1_D-CK3_D的情形為例做說明，然而，本實施 例的除頻電路1并不局限于此。在另一個例子中，除頻電路1'包括16個觸發(fā)器12a'、 14_1' -14_15'，用以根據(jù)輸入時鐘脈沖信號CKO' XKl'、CK2'、…、CK15'中的偶數(shù)序 輸入時鐘脈沖信號取樣產(chǎn)生輸出時鐘脈沖信號CK0_D'、CK1_D'、CK2_D'、-XK15_D'， 如圖7所示。舉例來說，圖7的除頻電路1'的相關(guān)信號時序圖如圖8所示。輸入時鐘脈沖信號 CKO' -CK15'的周期為TPO'，而其中任兩相鄰的信號間的相位差為JI/8。除頻得到的輸 出時鐘脈沖信號CK0_d-CK15_dm周期為TPl'，其例如等于周期TPO'的兩倍，輸出時鐘脈 沖信號CK0_d-CK15_d中任兩相鄰的信號間的相位差亦為π/8。輸入時鐘脈沖信號CKO' 與輸出時鐘脈沖信號CK0_d的零相位例如對應(yīng)至相同的時點。在前述例子中，雖僅以除頻電路Γ根據(jù)輸入時鐘脈沖信號CKO' -CK15'中的 偶數(shù)序輸入時鐘脈沖信號取樣產(chǎn)生輸出時鐘脈沖信號CK0_d-CK15_d的情形為例做說明， 然而，本實施例的除頻電路并不局限于此。在其它例子中，除頻電路1'亦可使用輸入時 鐘脈沖信號CKO' -CK15'中的奇數(shù)序輸入時鐘脈沖信號取樣產(chǎn)生對應(yīng)的輸出時鐘脈沖 信號，惟相對于圖8中對應(yīng)的輸出時鐘脈沖信號CK0_d-CK15_d，根據(jù)輸入時鐘脈沖信號 CKO' -CK15'中的奇數(shù)序輸入時鐘脈沖信號取樣產(chǎn)生的輸出時鐘脈沖信號還延遲相位差 π /16。在圖7的例子中是利用觸發(fā)器14_1'來根據(jù)輸入時鐘脈沖信號CK14'對輸出時 鐘脈沖信號CK0_d進行取樣。參考圖8可知，在這個情形下，觸發(fā)器14_1'的輸入信號(即 是輸出時鐘脈沖信號CK0_D')維持為高信號電平的時間T滿足
<formula>formula see original document page 6</formula>這樣一來，可避免觸發(fā)器14_1'的操作因其的輸入信號的電平維持時間過短導致 觸發(fā)器14_1'的取樣結(jié)果發(fā)生錯誤的問題。根據(jù)相同的設(shè)計理念，我們利用觸發(fā)器14_2' -14_7'來分別根據(jù)時鐘脈沖信號 CK12' -CK2'來對輸出時鐘脈沖信號 CK7_D'、CK14_D'、CK5_D'、CK12_D'、CK3_D'及 CK10_D進行取樣，并利用觸發(fā)器14_8' -14_15'來分別根據(jù)時鐘脈沖信號CKO ‘ -CK2'來 對輸出時鐘脈沖信號 CK5_1'、CK8_D'、CK15_D'、CK6_D'、CK13_D'、CK4_D'、CK11_D' 及CK2_D'進行取樣，以避免觸發(fā)器14_2' -14_15'因其的輸入信號的電平維持時間過短 導致觸發(fā)器14_2' -14_15'的取樣結(jié)果發(fā)生錯誤的問題。在其它例子中，只要各觸發(fā)器12a'、14_1' _14_15'的輸入信號的電平保持時 間滿足各觸發(fā)器12a'、14_Γ -14_15'的設(shè)置時間(Setup Time)，我們亦可調(diào)整觸發(fā)器 12al'、14_1' -14_15'間的耦接關(guān)系，而并不局限于如圖7所示的耦接關(guān)系。本實施例的除頻電路通過多級觸發(fā)器的串聯(lián)來控制各級觸發(fā)器的輸入信號的電 平，以避免除頻產(chǎn)生的除頻時鐘脈沖信號的相位發(fā)生錯誤。如此，相較于傳統(tǒng)除頻電路，本 發(fā)明相關(guān)的除頻電路可避免除頻產(chǎn)生的除頻時鐘脈沖信號具有錯誤相位及可產(chǎn)生相位準 確的除頻時鐘脈沖信號的優(yōu)點。綜上所述，雖然本發(fā)明已以較佳實施例揭露如上，然而其并非用以限定本發(fā)明。本 發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種等同 的改變或替換。因此，本發(fā)明的保護范圍當視后附的本申請權(quán)利要求范圍所界定的為準。
權(quán)利要求
一種除頻電路，用以對N個輸入時鐘脈沖信號進行除頻操作，以得到N個輸出時鐘脈沖信號，N為大于1的自然數(shù)，該除頻電路包括一除頻器，根據(jù)該N個輸入時鐘脈沖信號中的一第一輸入時鐘脈沖信號對一起始信號進行取樣，以產(chǎn)生該N個輸出時鐘脈沖信號中的一第一輸出時鐘脈沖信號，該起始信號與該第一輸出時鐘脈沖信號的反相信號對應(yīng)；以及一第一觸發(fā)器，根據(jù)該N個輸入時鐘脈沖信號中的一第二輸入時鐘脈沖信號對該第一輸出時鐘脈沖信號進行取樣，以產(chǎn)生該N個輸出時鐘脈沖信號中的一第二輸出時鐘脈沖信號。
2.根據(jù)權(quán)利要求1所述的除頻電路，其特征在于，還包括一第二觸發(fā)器，根據(jù)該N個輸入時鐘脈沖信號中的一第三輸入時鐘脈沖信號對該第二 輸出時鐘脈沖信號進行取樣，以產(chǎn)生該N個輸出時鐘脈沖信號中的一第三輸出時鐘脈沖信號。
3.根據(jù)權(quán)利要求2所述的除頻電路，其特征在于，還包括一負載匹配電路，作為一平衡負載串接于該第二觸發(fā)器之后，用以使該第一至該第三 輸出時鐘脈沖信號具有相近的的輸出負載。
4.根據(jù)權(quán)利要求1所述的除頻電路，其特征在于，該第一及該第二輸入時鐘脈沖信號 為該N個輸入時鐘脈沖信號的奇數(shù)序時鐘脈沖信號。
5.根據(jù)權(quán)利要求1所述的除頻電路，其特征在于，該第一及該第二輸入時鐘脈沖信號 為該N個輸入時鐘脈沖信號的偶數(shù)序時鐘脈沖信號。
6.根據(jù)權(quán)利要求1所述的除頻電路，其特征在于，還包括一負載匹配電路，作為一平衡負載串接于該第一觸發(fā)器之后，用以使該第一及該第二 輸出時鐘脈沖信號具有相近的的輸出負載。
全文摘要
本發(fā)明是一種除頻電路，用以對N個輸入時鐘脈沖信號進行除頻操作，以得到N個輸出時鐘脈沖信號，N為大于1的自然數(shù)。除頻電路包括除頻器與觸發(fā)器(Flip-flop)。除頻器根據(jù)N個輸入時鐘脈沖信號中的第一輸入時鐘脈沖信號對起始信號進行取樣，以產(chǎn)生N個輸出時鐘脈沖信號中的第一輸出時鐘脈沖信號。起始信號與第一輸出時鐘脈沖信號的反相信號對應(yīng)。觸發(fā)器根據(jù)N個輸入時鐘脈沖信號中的第二輸入時鐘脈沖信號對第一輸出時鐘脈沖信號進行取樣，以產(chǎn)生N個輸出時鐘脈沖信號中的第二輸出時鐘脈沖信號。
文檔編號H03K23/42GK101814913SQ20091000473
公開日2010年8月25日 申請日期2009年2月23日 優(yōu)先權(quán)日2009年2月23日
發(fā)明者林仲威, 蕭喬蔚 申請人:聯(lián)詠科技股份有限公司