專(zhuān)利名稱(chēng)：一種低功耗的多模可編程分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種分頻器的設(shè)計(jì)，特別涉及低功耗的多?？删幊谭诸l器設(shè)計(jì)的技 術(shù)領(lǐng)域。
背景技術(shù)：
由于大規(guī)模集成電路的飛速發(fā)展，無(wú)線通信技術(shù)得到了廣泛應(yīng)用，因此高性能 無(wú)線收發(fā)機(jī)成為了近些年來(lái)的研究熱點(diǎn)。其中，頻率合成器在保證收發(fā)機(jī)性能方面 起著至關(guān)重要的作用，而分頻器則是頻率合成器中重要模塊之一。
目前，隨著IC工藝尺寸的逐步減小，個(gè)人終端的普及，低功耗、全集成的產(chǎn)品
成為了設(shè)計(jì)的主流。更低的功耗可以延緩電池的壽命，保持更久的待機(jī)時(shí)長(zhǎng)。所以 低功耗的產(chǎn)品，無(wú)論從節(jié)能環(huán)保，還是從用戶的方便性考慮都是大有裨益的。
在一般的電子產(chǎn)品中，高頻的模塊消耗了系統(tǒng)的大部分功耗。分頻器和壓控振 蕩器是頻率合成器唯有的兩個(gè)工作在高頻的模塊，壓控振蕩器的功耗主要受振蕩頻 率決定，而分頻器的功耗不僅受最高工作頻率限制，還與具體的設(shè)計(jì)方法有關(guān)。
根據(jù)現(xiàn)有所公開(kāi)的分頻器設(shè)計(jì)技術(shù)中，主要有雙模前置、相位切換、級(jí)聯(lián)式三 種分頻器結(jié)構(gòu)。雙模前置分頻器功耗最大，相位切換技術(shù)的功耗最低，級(jí)聯(lián)式分頻 器介于兩者之間。但是低功耗的相位切換技術(shù)需要精細(xì)的版圖匹配，方能減小信號(hào) 雜散，對(duì)后期設(shè)計(jì)要求高。級(jí)聯(lián)式分頻器由于其便利的版圖設(shè)計(jì)，以及方便的分頻 比控制端等優(yōu)點(diǎn)，使其在頻率合成器的設(shè)計(jì)中被廣泛采用，但是該結(jié)構(gòu)主要采用的
是雙DFF組成的2/3單元，而產(chǎn)生吞脈沖信號(hào)的DFF單元在特定的分頻比下是不產(chǎn) 生功用的，所以此時(shí)有相當(dāng)一部分的功耗被浪費(fèi)了。

發(fā)明內(nèi)容
技術(shù)問(wèn)題本發(fā)明的目的是提供一種低功耗的多?？删幊谭诸l器，解決現(xiàn)有的 級(jí)聯(lián)式多?？删幊谭诸l器，在某些分頻比下，浪費(fèi)了相當(dāng)一部分的功耗的問(wèn)題。
技術(shù)方案本發(fā)明的低功耗的多?？删幊谭诸l器，包括相互級(jí)聯(lián)的2/3分頻單 元和一或門(mén)網(wǎng)絡(luò)，其中第一級(jí)2/3分頻單元的低功耗控制端LPo連接當(dāng)前級(jí)的分 頻比控制端PQ，其余2/3分頻單元的低功耗控制端LP, LPn—,連接或門(mén)網(wǎng)絡(luò)的對(duì)應(yīng)輸出端；分頻比大小由各級(jí)2/3分頻單元的分頻比控制端Po Pn-,實(shí)現(xiàn)；分頻器的 輸入fin為壓控振蕩器的高頻輸出信號(hào)，分頻器的輸出信號(hào)從最后一級(jí)的輸出端f。ut 引出。
所述2/3分頻單元內(nèi)的第三鎖存器和第四鎖存器帶有低功耗開(kāi)關(guān)控制端LP，第 三鎖存器的低功耗開(kāi)關(guān)控制端直接連接當(dāng)前單元的分頻比控制端P，第四鎖存器的 低功耗開(kāi)關(guān)控制端LP作為2/3分頻單元的一輸入端，連接或門(mén)網(wǎng)絡(luò)的對(duì)應(yīng)輸出端。
所述的第三鎖存器，采用的是帶低功耗開(kāi)關(guān)控制端LP的源耦合邏輯結(jié)構(gòu)；其中 LP非接一對(duì)作負(fù)載的第一 PMOS管、第二 PMOS管的柵極控制該對(duì)作負(fù)載的PMOS管， LP分別控制第三PMOS管和第一陋OS管，用以切斷鎖存單元的工作電流，并使輸出 保持固定高電平。
所述的第四鎖存器采用的是帶低功耗開(kāi)關(guān)控制端LP非的源耦合邏輯結(jié)構(gòu)，其中 LP非接一對(duì)用作負(fù)載的第四PMOS管、第五PMOS管的柵極，控制該對(duì)用作負(fù)載的PMOS 管，以方便切斷其電源電壓來(lái)控制其功耗。
利用分頻比控制位來(lái)適時(shí)切斷相應(yīng)鎖存器的電流。它包括由相互級(jí)聯(lián)的2/3分 頻單元和用于控制第四鎖存器的尾電流的或門(mén)鏈路。
多個(gè)2/3分頻單元級(jí)聯(lián)的分頻器為常見(jiàn)的高速寬范圍可編程結(jié)構(gòu)，此即為級(jí)聯(lián) 式分頻器。每一2/3單元主要由四個(gè)鎖存器和三個(gè)與門(mén)組成，在當(dāng)前分頻比控制位 為低時(shí)，當(dāng)前的2/3單元只工作在除2模式，這樣為分頻單元提供吞脈沖的鎖存器 和另一為前級(jí)分頻單元提供模式控制信號(hào)的鎖存器都沒(méi)有發(fā)揮功用，但是它們卻消 耗同其他鎖存單元相同的功耗。因此對(duì)這兩個(gè)鎖存器的電路結(jié)構(gòu)設(shè)計(jì)將采用帶開(kāi)關(guān) 控制的形式，在不需要其工作的時(shí)候切斷其電流，以達(dá)到節(jié)省功耗的目的。
有益效果本發(fā)明的設(shè)計(jì)主要采用了傳統(tǒng)的源耦合鎖存器和帶開(kāi)關(guān)控制的源耦 合鎖存器結(jié)構(gòu)，為了降低功耗，當(dāng)部分鎖存器沒(méi)有參與整體工作的時(shí)候，關(guān)斷它們 的尾電流。為2/3分頻單元提供吞脈沖信號(hào)的鎖存器直接由當(dāng)前單元的分頻比置數(shù) 信號(hào)控制；另一提供模式控制信號(hào)的鎖存器由各級(jí)2/3單元的分頻比置數(shù)端經(jīng)或門(mén) 網(wǎng)絡(luò)后的對(duì)應(yīng)輸出信號(hào)控制。
本發(fā)明的低功耗的分頻器電路結(jié)構(gòu)簡(jiǎn)潔，平均可節(jié)省功耗21%左右。


圖l為級(jí)聯(lián)式2/3單元的結(jié)構(gòu)圖。
圖2為傳統(tǒng)2/3分頻單元的電路結(jié)構(gòu)圖3為本發(fā)明的2/3分頻單元電路結(jié)構(gòu)。 圖4為常用源耦合結(jié)構(gòu)的鎖存器電路圖。 圖5為鎖存器3所采用的電路結(jié)構(gòu)。 圖6為鎖存器4所采用的電路結(jié)構(gòu)。 圖7為本發(fā)明的分頻器總體結(jié)構(gòu)。
圖8為本發(fā)明的分頻器所降低的功耗百分比與分頻比的關(guān)系圖。
具體實(shí)施例方式
目前整數(shù)步長(zhǎng)的高速寬范圍可編程分頻器采用的是傳統(tǒng)2/3分頻單元級(jí)聯(lián)的方 式來(lái)實(shí)現(xiàn)，如圖l所示。模式控制輸出信號(hào)Mo只需逐級(jí)前饋，因而具有較強(qiáng)的速度 優(yōu)勢(shì)，而且具有非常方便的二進(jìn)制控制位。為了利用該結(jié)構(gòu)的這些優(yōu)勢(shì)，又能實(shí)現(xiàn) 低功耗的特點(diǎn)，我們采用適時(shí)關(guān)斷不參與整體工作的鎖存器尾電流的方法。
圖2為傳統(tǒng)的2/3分頻單元的結(jié)構(gòu)圖。它包含四個(gè)鎖存器和三個(gè)與門(mén)，第一鎖 存器21和第二鎖存器22構(gòu)成了基本的除2分頻模式，由第三鎖存器23和第四鎖存 器24為前兩級(jí)鎖存器提供吞脈沖信號(hào)，這樣整個(gè)分頻單元就可以工作在除3分頻的 模式下。這樣工作的前提條件是當(dāng)前分頻單元的分頻必控制位P為1，所以當(dāng)P^0 時(shí)，第三鎖存器23—直保持固定高電平輸出，以不影響分頻單元的正常工作，也因 此該鎖存器此時(shí)可以被關(guān)斷以節(jié)省功耗。而對(duì)于第四鎖存器24，它是為前級(jí)提供模 式控制信號(hào)，并給第三鎖存器23提供輸入信號(hào)，所以當(dāng)前級(jí)不需要模式控制信號(hào)和 當(dāng)前級(jí)的第三鎖存器23不需要輸入信號(hào)時(shí)，該鎖存器也可以關(guān)斷以節(jié)省功耗。此種 情況只發(fā)生在當(dāng)前級(jí)和之前所有2/3分頻級(jí)的置數(shù)信號(hào)皆為低，為了產(chǎn)生第四鎖存 器24的控制信號(hào)，采用各級(jí)置數(shù)信號(hào)接連相或的方式來(lái)實(shí)現(xiàn)，如圖7所示。
圖3為本發(fā)明所采用的2/3分頻單元結(jié)構(gòu)示意圖。它與傳統(tǒng)結(jié)構(gòu)相比，只是對(duì) 第三鎖存器33和第四鎖存器34各增加了一控制端，以方便控制對(duì)應(yīng)鎖存器電流的 通斷。其中第三鎖存器33的所增加控制端直接連接當(dāng)前級(jí)的置數(shù)端P，而第四鎖存 器34的所增加控制端外接控制信號(hào)LP。這樣在特定的情況下，對(duì)應(yīng)的鎖存器的電 流會(huì)被切斷以節(jié)省功耗。
圖4為傳統(tǒng)的源耦合鎖存器電路結(jié)構(gòu)。采用一對(duì)工作在線性區(qū)的PMOS管作為負(fù) 載電阻，與尾電流源一起決定鎖存器的輸出邏輯擺幅?？梢酝ㄟ^(guò)調(diào)整電流源的大小 和PMOS管的尺寸來(lái)適應(yīng)不同的工作頻率和實(shí)現(xiàn)功耗的優(yōu)化。
圖5為本發(fā)明的用于第三鎖存器的源耦合結(jié)構(gòu)。該電路結(jié)構(gòu)與傳統(tǒng)結(jié)構(gòu)的區(qū)別在于，增加了一隨OS控制管控制尾電流源的通斷，并且用作負(fù)載電阻的PMOS管采 用與所增加NMOS管的反向控制信號(hào)控制。此外而外旁路了一PMOS管，并采用與所 增加NM0S管相同的控制信號(hào)控制。此舉是為了保證該鎖存器的電流被關(guān)斷后，仍然 能夠保持正確的邏輯電平輸出。
圖6是本發(fā)明的用于第四鎖存器的源耦合結(jié)構(gòu)。該電路結(jié)構(gòu)與傳統(tǒng)結(jié)構(gòu)的區(qū)別 在于，用作負(fù)載電阻的PMOS管采用一控制信號(hào)控制，以適時(shí)切斷其電源電壓，達(dá)到 同樣的消除功耗的目的。由于當(dāng)該鎖存器滿足被關(guān)斷的時(shí)候，其所連接的電路皆被 關(guān)閉，因此其邏輯電平不影響電路工作。
圖7為本發(fā)明的低功耗多?？删幊谭诸l器。系統(tǒng)結(jié)構(gòu)上，在傳統(tǒng)的級(jí)聯(lián)方式上 增加了或門(mén)網(wǎng)絡(luò)，該或門(mén)網(wǎng)絡(luò)的輸出連接對(duì)應(yīng)2/3單元的所增加的控制端。對(duì)于第 一級(jí)2/3單元，其模式控制信號(hào)無(wú)需輸出，因此當(dāng)其置數(shù)信號(hào)為低時(shí)，內(nèi)部第三鎖 存器和第四鎖存器都可以關(guān)閉，所以所增加的控制端直接連接其分頻比置數(shù)端。
圖8為本發(fā)明的分頻器所降低的功耗百分比與分頻比的關(guān)系圖。分頻比的不同 決定了被關(guān)斷單元的多寡，及各單元所在的位置，此二者共同決定了所節(jié)省功耗的 大小。利用MATLAB可以仿真出對(duì)應(yīng)于不同分頻比下的所節(jié)約功耗的百分比大小。從 圖中可以看出，可節(jié)約的功耗在0到50%之間。對(duì)應(yīng)于不同的分頻比，所能節(jié)省功 耗的平均值在21%左右。
綜上所述，本發(fā)明有如下技術(shù)效果(1)電路結(jié)構(gòu)簡(jiǎn)潔只需增加少量或門(mén)， 并部分采用帶開(kāi)關(guān)控制的鎖存器電路結(jié)構(gòu)；(2)低功耗采用本發(fā)明的分頻器最多 可節(jié)約功耗50%，對(duì)應(yīng)于不同的分頻比，其平均節(jié)省功耗21%左右。
以上所述僅為本發(fā)明的一較佳實(shí)施例，凡根據(jù)本發(fā)明權(quán)利要求所做的均等變化與 修飾，皆應(yīng)屬于本發(fā)明專(zhuān)利的涵蓋范圍。
權(quán)利要求
1、一種低功耗的多?？删幊谭诸l器，包括相互級(jí)聯(lián)的2/3分頻單元(11)和一或門(mén)(12)網(wǎng)絡(luò)，其特征是第一級(jí)2/3分頻單元的低功耗控制端LP0連接當(dāng)前級(jí)的分頻比控制端P0，其余2/3分頻單元的低功耗控制端LP1～LPn-1連接或門(mén)(12)網(wǎng)絡(luò)的對(duì)應(yīng)輸出端；分頻比大小由各級(jí)2/3分頻單元的分頻比控制端P0～Pn-1實(shí)現(xiàn)；分頻器的輸入fin為壓控振蕩器的高頻輸出信號(hào)，分頻器的輸出信號(hào)從最后一級(jí)的輸出端fout引出。
2、 根據(jù)權(quán)利要求1所述的一種低功耗的多模可編程分頻器，其特征還在于所述 2/3分頻單元內(nèi)的第三鎖存器(33)和第四鎖存器(34)帶有低功耗開(kāi)關(guān)控制端LP， 第三鎖存器(33)的低功耗開(kāi)關(guān)控制端(35)直接連接當(dāng)前單元的分頻比控制端P， 第四鎖存器(34)的低功耗開(kāi)關(guān)控制端LP作為2/3分頻單元的一輸入端，連接或門(mén)(12)網(wǎng)絡(luò)的對(duì)應(yīng)輸出端。
3、 根據(jù)權(quán)利要求1所述的一種低功耗的多模可編程分頻器，其特征還在于所述 的第三鎖存器(33)，采用的是帶低功耗開(kāi)關(guān)控制端LP的源耦合邏輯結(jié)構(gòu)(40);其 中LP非(41)連接一對(duì)作負(fù)載的第一 PMOS管(44)、第二 PMOS管(45)的柵極控 制該對(duì)作負(fù)載的PMOS管，LP分別控制第三PMOS管(42)和第一 畫(huà)OS管(43)，用 以切斷鎖存單元的工作電流，并使輸出保持固定高電平。
4、 根據(jù)權(quán)利要求2所述的一種低功耗的多?？删幊谭诸l器，其特征還在于所述 的第四鎖存器(34)采用的是帶低功耗開(kāi)關(guān)控制端LP非(51)的源耦合邏輯結(jié)構(gòu)(50)， 其中LP非(51)接一對(duì)用作負(fù)載的第四PMOS管(52)、第五PMOS管(53)的柵極， 控制該對(duì)用作負(fù)載的PMOS管，以方便切斷其電源電壓來(lái)控制功耗。
全文摘要
一種低功耗的多?？删幊谭诸l器，它包括相互級(jí)聯(lián)的2/3分頻單元和一或門(mén)網(wǎng)絡(luò)。該或門(mén)網(wǎng)絡(luò)的各級(jí)輸出與2/3單元的分頻比置位端一同控制各2/3單元內(nèi)部相應(yīng)鎖存器尾電流源的開(kāi)斷，以節(jié)省功耗。2/3單元內(nèi)部的鎖存器單元采用傳統(tǒng)的源耦合結(jié)構(gòu)和在此基礎(chǔ)上改進(jìn)的帶開(kāi)關(guān)控制的源耦合結(jié)構(gòu)。本發(fā)明的分頻器電路結(jié)構(gòu)簡(jiǎn)潔，在偶數(shù)分頻時(shí)，可節(jié)省25％以上的功耗，最大可節(jié)省功耗50％。在不同的分頻比下，平均節(jié)省功耗大約為21％。
文檔編號(hào)H03K23/00GK101515801SQ20091002926
公開(kāi)日2009年8月26日 申請(qǐng)日期2009年4月3日 優(yōu)先權(quán)日2009年4月3日
發(fā)明者劉萬(wàn)福, 吉新村, 吳建輝, 萌 張, 紅 李, 李東明, 王聲揚(yáng) 申請(qǐng)人:東南大學(xué)