專利名稱：一種差分時(shí)域比較器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種低功耗的差分時(shí)域比較器電路，屬于逐次逼近模數(shù)轉(zhuǎn)換器技術(shù)領(lǐng) 域。
背景技術(shù)：
模數(shù)轉(zhuǎn)換器是混合信號系統(tǒng)中的重要組成部分，有多種結(jié)構(gòu)類型。逐次逼近模數(shù) 轉(zhuǎn)換器由于具有低的功耗和小的芯片面積，在許多對模數(shù)轉(zhuǎn)換器速度要求不高的領(lǐng)域中得 到廣泛應(yīng)用，例如，微控制器的接口電路、便攜式設(shè)備以及植入式生物傳感器等等。逐次逼近模數(shù)轉(zhuǎn)換器由一個(gè)數(shù)模轉(zhuǎn)換器、一個(gè)比較器和一些數(shù)字邏輯電路組成。 其功耗主要由數(shù)模轉(zhuǎn)換器的功耗和比較器的功耗來決定。降低比較器的功耗可以大大降低 逐次逼近模數(shù)轉(zhuǎn)換器的功耗。比較器的實(shí)現(xiàn)方式有很多種，有靜態(tài)比較器和動態(tài)比較器。靜態(tài)比較器通常會有 較大的靜態(tài)電流，因而在低功耗的逐次逼近模數(shù)轉(zhuǎn)換器中不被使用。在模數(shù)轉(zhuǎn)換器的精度 要求不高時(shí)，通常采用動態(tài)比較器來實(shí)現(xiàn)低功耗設(shè)計(jì)，這是因?yàn)閯討B(tài)比較器沒有靜態(tài)電流。 在模數(shù)轉(zhuǎn)換器的精度要求高時(shí)，為了實(shí)現(xiàn)高分辨率的比較器，通常采用靜態(tài)比較器和動態(tài) 比較器相結(jié)合的結(jié)構(gòu)。但這種結(jié)構(gòu)從低功耗設(shè)計(jì)的角度上來說，并不是最優(yōu)的。采用兩個(gè) 單端輸入的電壓時(shí)間轉(zhuǎn)換器實(shí)現(xiàn)的時(shí)域比較器具用極低功耗的優(yōu)點(diǎn)，它們的輸入分別是模 擬輸入信號和參考電壓信號。但是由于該時(shí)域比較器是單端輸入的，使得使用它的模數(shù)轉(zhuǎn) 換器只能采用單端結(jié)構(gòu)，導(dǎo)致偶次諧波得不到抑制，成為影響模數(shù)轉(zhuǎn)換器性能的主要因素。 另一方面，單端輸入結(jié)構(gòu)具有較差的抗干擾能力。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種差分時(shí)域比較器電路，當(dāng)它用于逐次逼近模數(shù)轉(zhuǎn) 換器時(shí)，可以降低電路的功耗，提高模數(shù)轉(zhuǎn)換器的性能。為了達(dá)到上述目的，本發(fā)明的技術(shù)方案是一種差分時(shí)域比較器電路(如圖1所 示)，由差分電壓時(shí)間轉(zhuǎn)換電路(1)、鑒相電路⑵和輸出產(chǎn)生電路⑶組成。其中所述差分電壓時(shí)間轉(zhuǎn)換電路⑴的Vinp輸入端、Virm輸入端和Clk信號端分別與 外部的模擬輸入信號Vinp、Virm和輸入時(shí)鐘信號Clk相連；其D_p輸出端、D_n輸出端和控 制信號ctrl2輸入端分別與所述鑒相電路(2)的D_p輸入端、D_n輸入端和控制信號ctrl2 輸出端相連；其Clkn信號輸出端與所述輸出產(chǎn)生電路(3)的Clkn信號輸入端相連。所述鑒相電路(2)的Clk信號端與輸入時(shí)鐘信號Clk相連；其Op O2和O3三個(gè)輸 出端分別與所述輸出產(chǎn)生電路(3)的OpO2和O3三個(gè)輸入端相連。所述輸出產(chǎn)生電路(3)的Comp_oUt輸出端輸出一個(gè)比較結(jié)果信號。差分電壓時(shí)間轉(zhuǎn)換電路為一個(gè)左右對稱的差分電路(如圖2所示)，由11個(gè)MOS 管、5個(gè)反相器、一個(gè)與門、2個(gè)電容器和一個(gè)電阻器構(gòu)成；用于對輸入信號Clk，差分模擬輸 入信號Vinp和Virm進(jìn)行處理，產(chǎn)生三個(gè)輸出信號，分別從D_p端，D_n端和Clkn端輸出；
4其中時(shí)鐘信號Clk通過反相器I5與Clkn信號輸出端相連；時(shí)鐘信號Clk和控制信號 ctrl2通過與門I6相與，產(chǎn)生控制信號ctrll。所述Vinp輸入端與NMOS管M1的柵極相連；NMOS管M2的柵極與ctrll信號相連， 其源極與NMOS管M1的漏極相連，其漏極和PMOS管M3的漏極、PMOS管M4的柵極共點(diǎn)并通過 電容器C1與地GND相連；PMOS管M3的柵極與所述Clk信號端相連，其源極和PMOS管M4的 源極共點(diǎn)并與電源電壓VDD相連；PMOS管M4的漏極和NMOS管M5的漏極共點(diǎn)并通過反相器 I1和反相器I2與所述D_p輸出端相連；NMOS管M5的源極與地GND相連，其柵極與Clkn信 號端相連。所述Virm輸入端與NMOS管M6的柵極相連；NMOS管M7的柵極與ctrll信號端相 連，其源極與NMOS管M6的漏極相連，其漏極和PMOS管M8的漏極、PMOS管M9的柵極共點(diǎn)并 通過電容器C2與地GND相連；PMOS管M8的柵極與所述Clk信號端相連，其源極和PMOS管 M9的源極共點(diǎn)并與電源電壓VDD相連；PMOS管M9的漏極和NMOS管Mltl的漏極共點(diǎn)并通過 反相器I3和反相器I4與所述D_n輸出端相連；NMOS管Mltl的源極與地GND相連，其柵極與 Clkn信號端相連。匪OS管M11的漏極和匪OS管M1的源極、NMOS管M6的源極共點(diǎn)，其源極與地GND相 連，其柵極與Clkn信號端相連；電阻器Rd與NMOS管M11并聯(lián)。差分電壓時(shí)間轉(zhuǎn)換電路在Clk等于0期間，對輸出D_p和D_n進(jìn)行復(fù)位；在Clk等 于1期間，差分電壓時(shí)間轉(zhuǎn)換電路產(chǎn)生兩路與Vinp和Virm之差成比例的電流，使輸出D_p 和D_n根據(jù)輸入信號的大小先后由0變成1。輸出D_p和D_n的上升沿相對Clk信號的延 時(shí)與輸入信號的大小成一定的比例關(guān)系。當(dāng)Vinp大于Virm時(shí)，輸出D_p的上升沿先于D_ η的上升沿；當(dāng)Vinp小于Virm時(shí)，輸出D_p的上升沿后于D_n的上升沿。鑒相電路由小相位差的鑒相電路(2. 1)和大相位差的鑒相電路(2. 2)組成(如圖 3所示)；用于確定輸入脈沖信號D_p和D_n之間的相位關(guān)系；其中所述小相位差的鑒相電路(2. 1)由2個(gè)D觸發(fā)器組成；D觸發(fā)器I7在輸入信號D_ P的上升沿觸發(fā)，其D端與輸入信號D_n相連，其Rn端與時(shí)鐘信號Clk相連，其輸出端與所 述O1輸出端相連；D觸發(fā)器I8在輸入信號D_n的上升沿觸發(fā)，其D端與輸入信號D_p相連， 其Rn端與時(shí)鐘信號Clk相連，其輸出端與所述O2輸出端相連。當(dāng)Clk等于0時(shí)，2個(gè)D觸發(fā)器被復(fù)位，輸出為0 ；當(dāng)Clk等于1時(shí)，檢測輸入脈沖 信號D_p的上升沿到來時(shí)D_n的值，產(chǎn)生輸出信號O1 ；檢測輸入脈沖信號D_n的上升沿到來 時(shí)D_p的值，產(chǎn)生輸出信號02。所述大相位差的鑒相電路(2.2)由4個(gè)D觸發(fā)器、2個(gè)或非門和一個(gè)與門組成；D 觸發(fā)器I9在輸入信號D_p的上升沿觸發(fā)，其D端與電源電壓VDD相連；D觸發(fā)器Iltl在輸入 信號D_n的上升沿觸發(fā)，其D端與電源電壓VDD相連；D觸發(fā)器I11在D觸發(fā)器I9的輸出的 上升沿觸發(fā)，其D端與電源電壓VDD相連，其Rn端與時(shí)鐘信號Clk相連，其輸出端與所述O3 輸出端相連；D觸發(fā)器I12在D觸發(fā)器Iltl的輸出的上升沿觸發(fā)，其D端與電源電壓VDD相 連，其Rn端與時(shí)鐘信號Clk相連；D觸發(fā)器I9和D觸發(fā)器Iltl的輸出通過或非門I13進(jìn)行或 非運(yùn)算，D觸發(fā)器I11和D觸發(fā)器I12的輸出通過或非門I14進(jìn)行或非運(yùn)算；或非門I13和或 非門I14的輸出通過與門I15相與，其輸出端與所述控制信號ctrl2輸出端相連；同時(shí)，控制信號ctrl2輸出端與D觸發(fā)器I9和D觸發(fā)器Iltl的Rn端相連。大相位差的鑒相電路中的2個(gè)D觸發(fā)器I9和Iltl用于檢測輸入脈沖信號D_p和D_ η的上升沿到來的先后順序，其輸出結(jié)果再分別與D觸發(fā)器I11和I12相連。只要輸入脈沖 信號D_p和D_n中有上升沿出現(xiàn)，相應(yīng)的D觸發(fā)器的輸出就會由0變成1，觸發(fā)其后所接的 D觸發(fā)器，將其狀態(tài)置為1，同時(shí)ctrl2信號由1變成0，對與輸入脈沖信號D_p和D_n相連 的兩個(gè)D觸發(fā)器進(jìn)行復(fù)位，并關(guān)斷差分電壓時(shí)間轉(zhuǎn)換電路，從而有效地降低差分時(shí)域比較 器的功耗。這個(gè)復(fù)位信號將保持到Clk的下降沿到來時(shí)。大相位差的鑒相電路產(chǎn)生輸出信 號03。輸出產(chǎn)生電路由3個(gè)D觸發(fā)器、4個(gè)反相器、一個(gè)與門和一個(gè)二選一數(shù)據(jù)選擇器構(gòu) 成(如圖4所示)；它根據(jù)輸入信號OnC^O3和Clkn產(chǎn)生比較結(jié)果，從輸出端Comp_oUt輸 出；其中D觸發(fā)器116、D觸發(fā)器I17和D觸發(fā)器I18在輸入信號Clkn的上升沿進(jìn)行觸發(fā)；D 觸發(fā)器I16的D端接輸入信號O1,其輸出端通過反相器I19與O4信號端相連；D觸發(fā)器I17的 D端接輸入信號02，其輸出端通過反相器I2tl與O5信號端相連；D觸發(fā)器I18的D端接輸入信 號03，其輸出端通過反相器I22和反相器I23與O6信號端相連；與門I21的兩個(gè)輸入端分別與 O4信號端和O5信號端相連，其輸出端是控制信號Ctrl3輸出端；二選一數(shù)據(jù)選擇器I24的兩 個(gè)數(shù)據(jù)輸入端分別與O4信號端和O6信號端相連，其選擇端與控制信號ctrl3輸出端相連。輸出產(chǎn)生電路對輸入信號OpO2和O3進(jìn)行鎖存，使它們保持一個(gè)時(shí)鐘周期；當(dāng)O1和 O2都等于0時(shí)，比較器的輸出等于O3 ；否則比較器的輸出為O1的非。本發(fā)明差分時(shí)域比較器電路可以對差分輸入模擬信號進(jìn)行比較，可用于差分結(jié)構(gòu) 的低速高精度的逐次逼近模數(shù)轉(zhuǎn)換器中，具有以下有益效果1、利用本發(fā)明，采用差分時(shí)域比較器，可降低電路功耗，同時(shí)具有較強(qiáng)的抗干擾能 力。2、利用本發(fā)明，采用差分時(shí)域比較器實(shí)現(xiàn)的逐次逼近模數(shù)轉(zhuǎn)換器可以抑制偶次諧 波，提高模數(shù)轉(zhuǎn)換器的精度。


圖1為本發(fā)明差分時(shí)域比較器電路的體系結(jié)構(gòu)2為本發(fā)明差分電壓時(shí)間轉(zhuǎn)換電路的電路3為本發(fā)明鑒相電路的電路4為本發(fā)明輸出產(chǎn)生電路的電路圖
具體實(shí)施例方式下面結(jié)合附圖對本發(fā)明進(jìn)一步詳細(xì)說明。圖1所示為本發(fā)明提供的差分時(shí)域比較器電路的體系結(jié)構(gòu)圖，包括差分電壓時(shí)間 轉(zhuǎn)換電路(1)、鑒相電路⑵和輸出產(chǎn)生電路(3)。圖2為本發(fā)明差分電壓時(shí)間轉(zhuǎn)換電路的電路圖。NMOS管MpM6和電阻Rd構(gòu)成一個(gè) NMOS管差分對，其中電阻Rd用于提供差分對的尾電流。差分電壓時(shí)間轉(zhuǎn)換電路是在時(shí)鐘信號Clk控制下工作的。在Clk等于0期間，電源VDD分別通過PMOS管M3和M8對電容器C1和C2充電，充到VDD,同時(shí)NMOS管M2和M7截 止，NMOS管M11導(dǎo)通，使電阻Rd兩端電壓差為0，從而使整個(gè)電路沒有靜態(tài)電流流過。同時(shí) NMOS管M5和Mltl導(dǎo)通，對輸出信號D_p和D_n進(jìn)行復(fù)位，輸出為0。在Clk 等于 1 期間，PMOS 管 M3 和 M8 截止，NMOS 管 M2、M7 導(dǎo)通，NMOS 管 M5、M10 和 M11 截止，電容器C1上的電荷通過M2, M1和Rd進(jìn)行放電，電容器C2上的電荷通過M7, M6和Rd進(jìn)行 放電，放電的速度取決于流過NMOS差分對管M1和M6的電流。當(dāng)輸入模擬信號Vinp和Virm 不相等時(shí)，流過NMOS管M1和M6的電流也不相等，使得電容器C1和C2上的電荷放電的速度 也不一樣，導(dǎo)致PMOS管M4和M9的導(dǎo)通有先后，從而使輸出信號D_p和D_n的上升沿(即從 0變到1)有先后。NMOS差分對管M1和M6的輸入差值電壓Vid為Vid = Vinp-Vinn (1)NMOS差分對管M1和M6的輸出差值電流Δ Id為
(2)式(2)中，Itl為差分對的尾電流，β為β = μ nC0Xff/L (3)式(3)中，μη為電子的遷移率，C。x*單位面積的柵電容，W和L分別為差分對管 M1和M6的寬度和長度。由式⑵可知，當(dāng)輸入差值電壓Vid等于零時(shí)，輸出差值電流AI1^零；當(dāng)Vid很小 時(shí)，ΔΙΒ近似與Vid成正比。當(dāng)IVidI大于等于V^T萬時(shí)，輸出差值電流ι AIdI等于Iq。由式⑵可知，當(dāng)輸入模擬信號Vinp大于Virm時(shí)，電容器C1上的電荷的放電電流 大于電容器C2上的電荷放電電流，因此PMOS管M4先于PMOS管M9導(dǎo)通，使得輸出信號D_p 的上升沿先于輸出信號D_n的上升沿；當(dāng)輸入模擬信號Vinp小于Virm時(shí)，電容器C1上的 電荷的放電電流小于電容器C2上的電荷放電電流，因此PMOS管M4后于PMOS管M9導(dǎo)通，使 得輸出信號D_p的上升沿后于輸出信號D_n的上升沿。當(dāng)NMOS管差分對工作在線性區(qū)時(shí)， 輸出信號D_p和D_n的上升沿相對時(shí)鐘信號Clk的延時(shí)之差與輸入電壓差值Vid成一定的 比例關(guān)系。NMOS差分對管M1和M6的共模輸入電壓V。。m為
(4)當(dāng)NMOS管差分對工作在線性區(qū)時(shí)，差分對的尾電流Itl可寫成 式(5)中，Vth為NMOS管M1和M6的閾值電壓。由式(5)可知，通過增大電阻Rd的 阻值，降低共模輸入電壓可以減小差分對的尾電流Itl,降低差分電壓時(shí)間轉(zhuǎn)換電路的功耗。當(dāng)輸出信號D_p和D_n中有一個(gè)信號出現(xiàn)上升沿后，ctrl 1信號將由1變成0，NMOS 管禮和M7將在ctrll信號的控制下被關(guān)斷，使差分電壓時(shí)間轉(zhuǎn)換電路的靜態(tài)電流變?yōu)榱悖?從而有效地降低差分時(shí)域比較器的功耗。在選擇電容器C1和C2的大小時(shí)，要考慮它們的kT/C噪聲對差分時(shí)域比較器電路的分辨率的影響。同樣，在確定PMOS管M4和M9的尺寸和NMOS管M1和M6的尺寸時(shí)，也需要 考慮它們的噪聲對差分時(shí)域比較器電路的分辨率的影響。在選擇電阻Rd的大小時(shí)，在考慮 電路功耗的同時(shí)，還需要考慮它對差分時(shí)域比較器電路的分辨率的影響。圖3為本發(fā)明鑒相電路的電路圖。鑒相電路用于確定輸入脈沖信號D_p和D_n之 間的相位關(guān)系。它由兩個(gè)部分組成，第一部分是小相位差的鑒相電路(2.1)，第二部分是大 相位差的鑒相電路(2. 2)，以提高差分時(shí)域比較器的分辨率。小相位差的鑒相電路(2. 1)由兩個(gè)D觸發(fā)器I7和I8組成。在Clk等于0時(shí)，它們 被復(fù)位，輸出信號O1和O2均為0。在Clk等于1時(shí)，D觸發(fā)器I7用于檢測輸入脈沖信號D_ P的上升沿到來時(shí)D_n的值，產(chǎn)生輸出信號O1 ；D觸發(fā)器I8用于檢測輸入脈沖信號D_n的上 升沿到來時(shí)D_p的值，產(chǎn)生輸出信號02。如果在時(shí)鐘信號Clk等于1時(shí)，輸入脈沖信號D_p 和D_n中只有一個(gè)信號有上升沿的話，輸出信號O1和O2均為0。如果在時(shí)鐘信號Clk等于 1時(shí)，輸入脈沖信號D_p和D_n都有上升沿的話，小相位差的鑒相電路(2. 1)所能檢測的最 小相位差取決于D觸發(fā)器I7和I8的建立時(shí)間。大相位差的鑒相電路(2. 2)由4個(gè)D觸發(fā)器組成。其中兩個(gè)D觸發(fā)器I9和Iltl用 于檢測輸入脈沖信號D_p和D_n的上升沿到來的先后順序。當(dāng)輸入信號D_p的上升沿先于 D_n的上升沿到來時(shí)，D觸發(fā)器I9輸出將由0變?yōu)?，使其后所接的D觸發(fā)器I11觸發(fā)，輸出 O3由0變成1。同時(shí)，D觸發(fā)器I9和I11的輸出通過或非門113、114和與門Uictrl2信號 由1變成0，使D觸發(fā)器I9和Iltl復(fù)位，輸出由1變成0，并將復(fù)位狀態(tài)一直保持到下一個(gè)比 較周期開始(即時(shí)鐘信號Clk的下降沿到來時(shí))。當(dāng)輸入信號D_n的上升沿先于D_p的上 升沿到來時(shí)，D觸發(fā)器Iltl輸出將由0變?yōu)?，使其后所接的D觸發(fā)器I12觸發(fā)，輸出由0變 成1。同時(shí)，D觸發(fā)器Iltl和I12的輸出通過或非門113、114和與門I15Hctrl2信號由1變成 0，使D觸發(fā)器I9和Iltl復(fù)位，輸出由1變成0，并將復(fù)位狀態(tài)一直保持到下一個(gè)比較周期開 始。大相位差的鑒相電路(2.2)所能檢測的最小相位差滿足式(6)Δ > tpd lu + tpdJ、5 + treset h(6)式(6)中，Δ tJpdJn、tpd,li5和treset，/9分別為輸入脈沖信號D_p和D_n的上升
沿之間的時(shí)間差、或非門I13的傳輸延遲、與門I15的傳輸延遲和D觸發(fā)器I9(或Iltl)正確復(fù) 位所需的時(shí)間。當(dāng)輸入脈沖信號D_p和D_n的上升沿之間的時(shí)間差滿足式(6)時(shí)，大相位差的鑒 相電路(2. 2)能夠正確地確定他們之間的相位關(guān)系。當(dāng)時(shí)鐘信號Clk為零時(shí)，D觸發(fā)器I11和I12復(fù)位，使ctrl2信號由0變成1，D觸發(fā) 器I9和Iltl不再處于復(fù)位狀態(tài)，可以被輸入脈沖信號D_P和D_n觸發(fā)。鑒相電路所能識別的輸入脈沖信號D_p和D_n之間的最小相位差會影響差分時(shí)域 比較器的分辨率。圖4為本發(fā)明輸出產(chǎn)生電路的電路圖。輸出產(chǎn)生電路用于根據(jù)輸入信號O1, O2和03，產(chǎn)生比較結(jié)果Comp_oUt。輸入信號 O1, O2和O3通過3個(gè)D觸發(fā)器(116、117和I18)，四個(gè)非門(119，120，I22禾口 I23)，一個(gè)與門(I21) 和一個(gè)二選一的數(shù)據(jù)選擇器(I24)，產(chǎn)生差分時(shí)域比較器的輸出結(jié)果Comp_oUt。D觸發(fā)器116、 I17和I18在一個(gè)比較周期結(jié)束后(即時(shí)鐘信號Clk的下降沿)對輸入信號CVO2和O3進(jìn)行 鎖存，使它們保持一個(gè)時(shí)鐘周期。當(dāng)O1和O2都等于0時(shí)，Ctrl3信號為1，比較器的輸出等于O3 ；否則比較器的輸出為O1的非。 綜上所述，本發(fā)明提供的差分時(shí)域比較器電路具有低功耗、抗干擾能力強(qiáng)的優(yōu)點(diǎn)。 仿真結(jié)果表明，在時(shí)鐘信號Clk頻率為3MHz時(shí)，差分輸入信號范圍為2V時(shí)，可以達(dá)到12位 的分辨率。當(dāng)時(shí)鐘頻率降低時(shí)或者輸入信號范圍增大時(shí)，可以實(shí)現(xiàn)更高的分辨率。當(dāng)其用 于實(shí)現(xiàn)低功耗低速逐次逼近模數(shù)轉(zhuǎn)換器時(shí)，可以抑制偶次諧波，提高模數(shù)轉(zhuǎn)換器的性能。
權(quán)利要求
一種差分時(shí)域比較器電路，其特征在于該電路由差分電壓時(shí)間轉(zhuǎn)換電路(1)、鑒相電路(2)和輸出產(chǎn)生電路(3)組成；所述差分電壓時(shí)間轉(zhuǎn)換電路(1)的Vinp輸入端、Vinn輸入端和Clk信號端分別與外部的模擬輸入信號Vinp、Vinn和輸入時(shí)鐘信號Clk相連；其D_p輸出端、D_n輸出端和控制信號ctrl2輸入端分別與所述鑒相電路(2)的D_p輸入端、D_n輸入端和控制信號ctrl2輸出端相連；其Clkn信號輸出端與所述輸出產(chǎn)生電路(3)的Clkn信號輸入端相連；所述鑒相電路(2)的Clk信號端與輸入時(shí)鐘信號Clk相連；其O1、O2和O3三個(gè)輸出端分別與所述輸出產(chǎn)生電路(3)的O1、O2和O3三個(gè)輸入端相連；所述輸出產(chǎn)生電路(3)的Comp_out輸出端輸出一個(gè)比較結(jié)果信號。
2.根據(jù)權(quán)利要求1所述的差分時(shí)域比較器電路，其特征在于所述差分電壓時(shí)間轉(zhuǎn)換 電路(1)為一個(gè)左右對稱的差分電路，由11個(gè)MOS管、5個(gè)反相器、一個(gè)與門、2個(gè)電容器和 一個(gè)電阻器構(gòu)成；用于對輸入時(shí)鐘信號Clk、差分模擬輸入信號Vinp和Virm進(jìn)行處理，產(chǎn) 生三個(gè)輸出信號，分別從D_p端，D_n端和Clkn端輸出；其中時(shí)鐘信號Clk通過反相器I5與Clkn信號輸出端相連；時(shí)鐘信號Clk和控制信號ctrl2 通過與門I6相與，產(chǎn)生控制信號ctrll ；所述Vinp輸入端與NMOS管M1的柵極相連；NMOS管M2的柵極與ctrl 1信號相連，其源 極與NMOS管M1的漏極相連，其漏極和PMOS管M3的漏極、PMOS管M4的柵極共點(diǎn)并通過電 容器C1與地GND相連；PMOS管M3的柵極與所述Clk信號端相連，其源極和PMOS管M4的源 極共點(diǎn)并與電源電壓VDD相連；PMOS管M4的漏極和NMOS管M5的漏極共點(diǎn)并通過反相器I1 和反相器I2與所述D_p輸出端相連；NMOS管M5的源極與地GND相連，其柵極與Clkn信號 端相連；所述Virm輸入端與NMOS管M6的柵極相連；NMOS管M7的柵極與ctrl 1信號相連，其源 極與NMOS管M6的漏極相連，其漏極和PMOS管M8的漏極、PMOS管M9的柵極共點(diǎn)并通過電容 器C2與地GND相連；PMOS管M8的柵極與所述Clk信號端相連，其源極和PMOS管M9的源極 共點(diǎn)并與電源電壓VDD相連；PMOS管M9的漏極和NMOS管Mltl的漏極共點(diǎn)并通過反相器I3 和反相器I4與所述D_n輸出端相連；NMOS管Mltl的源極與地GND相連，其柵極與Clkn信號 端相連；NMOS管M11的漏極和NMOS管M1的源極、NMOS管M6的源極共點(diǎn)，其源極與地GND相連， 其柵極與Clkn信號端相連；電阻器Rd與NMOS管M11并聯(lián)。
3.根據(jù)權(quán)利要求1所述的差分時(shí)域比較器電路，其特征在于所述鑒相電路(2)由小 相位差的鑒相電路(2. 1)和大相位差的鑒相電路(2. 2)組成；用于確定輸入脈沖信號D_p 和D_n之間的相位關(guān)系；其中所述小相位差的鑒相電路(2. 1)由2個(gè)D觸發(fā)器組成；D觸發(fā)器I7在輸入信號D_p的 上升沿觸發(fā)，其D端與輸入信號D_n相連，其Rn端與時(shí)鐘信號Clk相連，其輸出端與所述O1 輸出端相連；D觸發(fā)器I8在輸入信號D_n的上升沿觸發(fā)，其D端與輸入信號D_p相連，其Rn 端與時(shí)鐘信號Clk相連，其輸出端與所述O2輸出端相連；所述大相位差的鑒相電路(2.2)由4個(gè)D觸發(fā)器、2個(gè)或非門和一個(gè)與門組成；D觸發(fā) 器I9在輸入信號D_p的上升沿觸發(fā)，其D端與電源電壓VDD相連；D觸發(fā)器Iltl在輸入信號 D_n的上升沿觸發(fā)，其D端與電源電壓VDD相連；D觸發(fā)器I11在D觸發(fā)器I9的輸出的上升沿觸發(fā)，其D端與電源電壓VDD相連，其Rn端與時(shí)鐘信號Clk相連，其輸出端與所述O3輸 出端相連；D觸發(fā)器I12在D觸發(fā)器Iltl的輸出的上升沿觸發(fā)，其D端與電源電壓VDD相連， 其Rn端與時(shí)鐘信號Clk相連；D觸發(fā)器I9和D觸發(fā)器Iltl的輸出通過或非門I13進(jìn)行或非 運(yùn)算，D觸發(fā)器I11和D觸發(fā)器I12的輸出通過或非門I14進(jìn)行或非運(yùn)算；或非門I13和或非 門I14的輸出通過與門I15相與，其輸出端與所述控制信號ctrl2輸出端相連；同時(shí)，控制信 號ctrl2輸出端與D觸發(fā)器I9和D觸發(fā)器Iltl的Rn端相連。
4.根據(jù)權(quán)利要求1所述的差分時(shí)域比較器電路，其特征在于所述輸出產(chǎn)生電路(3) 由3個(gè)D觸發(fā)器、4個(gè)反相器、一個(gè)與門和一個(gè)二選一數(shù)據(jù)選擇器構(gòu)成；它根據(jù)輸入信號O1, 02、O3和Clkn產(chǎn)生比較結(jié)果，從輸出端Comp_out輸出；其中D觸發(fā)器116、D觸發(fā)器I17和D觸發(fā)器I18在輸入信號Clkn的上升沿進(jìn)行觸發(fā)；D觸發(fā) 器I16的D端接輸入信號O1,其輸出端通過反相器I19與O4信號端相連；D觸發(fā)器I17的D端 接輸入信號02，其輸出端通過反相器I2tl與O5信號端相連；D觸發(fā)器I18的D端接輸入信號 03，其輸出端通過反相器I22和反相器I23與O6信號端相連；與門I21的兩個(gè)輸入端分別與O4 信號端和O5信號端相連，其輸出端是控制信號ctrl3輸出端；二選一數(shù)據(jù)選擇器I24的兩個(gè) 數(shù)據(jù)輸入端分別與O4信號端和O6信號端相連，其選擇端與控制信號ctrl3輸出端相連。
全文摘要
本發(fā)明涉及一種差分時(shí)域比較器電路，包括差分電壓時(shí)間轉(zhuǎn)換電路、鑒相電路和輸出產(chǎn)生電路。其中，差分電壓時(shí)間轉(zhuǎn)換電路用于將兩個(gè)待比較的模擬差分輸入信號轉(zhuǎn)換成兩個(gè)脈沖信號，它們相對時(shí)鐘信號的延時(shí)與輸入信號大小成比例，并且在比較結(jié)果出來后電路可關(guān)斷，以降低功耗；鑒相電路用于確定這兩個(gè)脈沖信號之間的相位關(guān)系；輸出產(chǎn)生電路根據(jù)鑒相電路的輸出產(chǎn)生比較結(jié)果。本發(fā)明具有低功耗、較強(qiáng)的抗干擾能力等優(yōu)點(diǎn)。將本發(fā)明用于逐次逼近模數(shù)轉(zhuǎn)換器中時(shí)，可降低電路功耗、抑制偶次諧波、提高模數(shù)轉(zhuǎn)換器的精度。
文檔編號H03K19/0175GK101924540SQ200910053028
公開日2010年12月22日 申請日期2009年6月12日 優(yōu)先權(quán)日2009年6月12日
發(fā)明者易婷, 楊思宇, 洪志良 申請人:復(fù)旦大學(xué)