專利名稱：：基于延時鎖定環(huán)的可配置頻率合成電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種頻率合成電路，尤其涉及一種基于延時鎖定環(huán)的可配置頻率合成電路，主要用于現(xiàn)場可編程邏輯陣列(FPGA)中，可以根據(jù)用戶需求配置成各種不同的工作才莫式，實(shí)現(xiàn)不同的分頻倍頻需求。
背景技術(shù)：
：隨著集成電路不斷向大規(guī)模、高集成度發(fā)展，集成電路中的時鐘質(zhì)量變得越來越重要，尤其是對時鐘的穩(wěn)定性和精確性的要求越來越高?，F(xiàn)代電子技術(shù)中，一般采用晶體振蕩器獲取高精確度、高穩(wěn)定性的時鐘。但由于其產(chǎn)生的時鐘頻率單一，只能在極小范圍內(nèi)微調(diào)，為產(chǎn)生多種與晶體振蕩器相同的頻率準(zhǔn)確性和穩(wěn)定度的其他頻率時鐘信號，需要采用頻率合成技術(shù)。頻率合成發(fā)展過程中主要經(jīng)歷了三種方法，直接頻率合成技術(shù)、利用鎖相環(huán)的間接頻率合成技術(shù)、直接數(shù)字頻率合成技術(shù)。直接頻率合成利用混頻器、倍頻器、分頻器和帶通濾波器來完成對頻率的四則運(yùn)算，由于該方法使用的設(shè)備多、造價高，且輸出信號會有無用的寄生頻率出現(xiàn)，已逐漸不被使用。鎖相頻率合成利用一個或多個鎖相環(huán)完成頻率變換，該方法由于其制作體積小、造價低、性能好而得到廣泛的使用。直接數(shù)字頻率合成利用計(jì)算機(jī)查閱表格上所存儲的正弦波取樣值，或利用計(jì)算機(jī)求解數(shù)字遞推關(guān)系式等方法產(chǎn)生信號，但受目前計(jì)算機(jī)及A/D轉(zhuǎn)換速度的限制，其工作頻率較低，因而一般較少使用。鎖相頻率合成可以利用相位鎖定環(huán)(phaselocked-loop)或延時鎖定環(huán)，由于相位鎖定環(huán)成熟的理論基礎(chǔ)和分頻倍頻實(shí)現(xiàn)方式簡單，模擬電路中主要使用相位鎖定環(huán)頻率合成，其缺點(diǎn)在于壓控振蕩器的使用使得這種頻率合成方法會有相位積累問題并且對于噪聲及外界條件的敏感性使其用數(shù)字方法實(shí)現(xiàn)變得困難。在數(shù)字電路中較廣泛使用的是延時鎖定環(huán)頻率合成，該方法有絕對的穩(wěn)5定性和良好的時鐘抖動性能，并且實(shí)現(xiàn)也相對較簡單。以前的研究都沒有解決的問題是延時鎖定環(huán)頻率合成電路不能使用相位鎖定環(huán)頻率合成的原理-在反饋回路上增加一個可編程分頻器，以靈活改變分活改變頻率合成系數(shù)。
發(fā)明內(nèi)容本發(fā)明的技術(shù)解決問題是克服現(xiàn)有技術(shù)的不足，提供了一種基于延時鎖定環(huán)的可配置頻率合成電路，本發(fā)明電路結(jié)構(gòu)簡單，通過改變配置SRAM中的碼流值，可以靈活改變頻率合成系數(shù)從而得到所需的分頻倍頻系數(shù)，可應(yīng)用于現(xiàn)場可編程邏輯陣列中。本發(fā)明的技術(shù)解決方案是基于延時鎖定環(huán)的可配置頻率合成電路，包括由鑒相器、控制器和可變延時鏈組成的延時鎖定環(huán)、由倍頻合成器和分頻合成器組成的頻率合成器、配置SRAM，參考時鐘和反饋時鐘經(jīng)過鑒相器鑒相比較后輸出比較信號和鎖定信號，其中反饋時鐘由可變延時鏈對參考時鐘延時產(chǎn)生，比較信號和鎖定信號經(jīng)過控制器處理后輸出控制電壓控制可變延時鏈產(chǎn)生N個相位時鐘輸出至頻率合成器，倍頻合成器在配置SRAM的控制下從N個相位時鐘中選擇M個相位時鐘控制倍頻合成器產(chǎn)生倍頻時鐘信號，其中M<N，同時分頻合成器在配置SRAM的控制下從N個相位時鐘中選擇K個相位時鐘，K個相位時鐘經(jīng)過窗口選擇控制分頻合成器產(chǎn)生分頻時鐘信號，其中K<N。所述的可變延時鏈由N個緩沖器串聯(lián)組成，每個緩沖器包括兩個由NMOS管和PMOS管組成的CMOS反相器和一個受控制電壓控制的可變電阻陣列，其中第一個CMOS反相器的NMOS管和PMOS管的漏極相連，柵極接輸入時鐘，NMOS管的源核」接可變電阻陣列，PMOS管的源4及接電源，第二個CMOS反相器的NMOS管和PMOS管的漏極相連，柵極接第一CMOS反相器的輸出，NMOS管的源極接地，PMOS管的源極接電源。所述的鑒相器由兩個D觸發(fā)器、邏輯或非門、邏輯與非門、兩個緩沖器、NMOS管組成，反饋時鐘經(jīng)緩沖器緩沖后輸入至兩個D觸發(fā)器的D端，參考時鐘一路經(jīng)緩沖器緩沖后輸入至D觸發(fā)器的CLK端，另一路直接輸入至D觸發(fā)器的CLK端，D觸發(fā)器的Q端與D觸發(fā)器的Q非端接在邏輯或非門的輸入端，經(jīng)邏輯運(yùn)算后產(chǎn)生比較信號，D觸發(fā)器的Q非端與D觸發(fā)器的Q端接在邏輯與非門的輸入端，經(jīng)邏輯運(yùn)算后控制NMOS管產(chǎn)生鎖定信號。所述的倍頻合成器包括兩個N選M多路選擇器、兩個多脈沖產(chǎn)生電路和RS觸發(fā)器，配置SRAM控制N選M多路選擇器對N個相位時鐘進(jìn)行選擇，N選M多路選擇器選擇的M個相位時鐘輸入至多脈沖產(chǎn)生電路，多脈沖產(chǎn)生電路在外部SET信號的控制下產(chǎn)生M個脈沖輸出至RS觸發(fā)器的R端，N選M多路選擇器選擇的M個相位時鐘輸入至多脈沖產(chǎn)生電路，多脈沖產(chǎn)生電路在外部SET信號的控制下產(chǎn)生M個脈沖輸出至RS觸發(fā)器的S端,RS觸發(fā)器通過在不同時刻將Q端置零或置1產(chǎn)生倍頻信號，其中M<N。所述的分頻合成器包括K個N選1多路選擇器、K個與N選1多路選擇器對應(yīng)的單脈沖產(chǎn)生電路、K位移位寄存器和一個RS觸發(fā)器，配置SRAM控制K個N選1多路選擇器對N個相位時鐘進(jìn)行選擇，每個N選1多路選擇器選擇1個相位時鐘輸入至對應(yīng)的單脈沖產(chǎn)生電路，K個單脈沖產(chǎn)生電路在K位移位寄存器的控制下產(chǎn)生K個單脈沖，K個單脈沖的一部分輸出至RS觸發(fā)器的R端，另一部分輸出至RS觸發(fā)器的S端，RS觸發(fā)器通過在不同時刻將Q端置零或置1產(chǎn)生分頻信號,其中K<N。K位移位寄存器由K個D觸發(fā)器和K個K選1多路選擇器組成，K個D觸發(fā)器的CLK端接參考時鐘，第一個D觸發(fā)器的S端通過反相器接外部置位/復(fù)位信號，其余K-1個D觸發(fā)器的R端直接接外部置位/復(fù)位信號，第一個D觸發(fā)器的Q端連接到第二個D觸發(fā)器的D端，第二D觸泉器的Q端連接第三個D觸發(fā)器的D端，依此類推，第K-1個D觸發(fā)器的Q端連接第K個D觸發(fā)器的D端，K個K選1多路選擇器的輸入端接K個D觸發(fā)器的Q端，控制端接配置SRAM,任一K選1多路選擇器的輸出連接第一個D觸發(fā)器的D端，7其余K-1個K選1多路選擇器的輸出和第一個D觸發(fā)器的Q端輸出作為K個單脈沖產(chǎn)生電路的控制信號。本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是(1)本發(fā)明的可配置頻率合成電路實(shí)現(xiàn)了硬件資源的可復(fù)用性，由于嵌入配置SRAM控制多路選擇器選擇不同的相位時鐘，使用過程中無需改變硬件結(jié)構(gòu)，就可以通過改變SRAM中的碼流改變輸出時鐘的頻率合成系數(shù)。(2)本發(fā)明采用可變延時鏈結(jié)構(gòu)的延時鎖定環(huán)，具有絕對的穩(wěn)定性，在輸入時鐘質(zhì)量較高時抗抖動性能較優(yōu)，更適合在當(dāng)前數(shù)字系統(tǒng)高精度芯片上應(yīng)用。(3)本發(fā)明采用觸發(fā)器結(jié)構(gòu)超前滯后鑒相器，輸出兩種狀態(tài)，避免了一般鑒相器會出現(xiàn)的死區(qū)問題，在參考時鐘和反饋時鐘之后加入緩沖器有效隔離參考時鐘引入的抖動，從而可以改善整個系統(tǒng)的抖動性能。(4)本發(fā)明采用基于RS觸發(fā)器結(jié)構(gòu)的倍頻合成器和分頻合成器，實(shí)現(xiàn)原理簡單，引入脈沖產(chǎn)生電路，有效避免了由于信號竟?fàn)幃a(chǎn)生的輸出錯誤。圖1為本發(fā)明的組成結(jié)構(gòu)圖；圖2為本發(fā)明相位時鐘產(chǎn)生的原理圖；圖3為本發(fā)明可變延時鏈中采用的可編程緩沖器的原理圖；圖4為本發(fā)明采用的鑒相器結(jié)構(gòu)圖；圖5為本發(fā)明倍頻合成器的組成結(jié)構(gòu)圖；圖6為圖5中多脈沖產(chǎn)生電路中的一個脈沖產(chǎn)生電路的原理圖；圖7為本發(fā)明分頻合成器的組成結(jié)構(gòu)圖；圖8為圖7中移位寄存器的組成結(jié)構(gòu)圖；圖9為利用本發(fā)明的分頻電路實(shí)現(xiàn)3.5分頻電路的波形圖。具體實(shí)施例方式如圖1所示，本發(fā)明可配置延時鎖定環(huán)頻率合成電路包括由鑒相器、控制器和可變延時鏈組成的延時鎖定環(huán)、由倍頻合成器和分頻合成器組成的頻率合成器、配置SRAM。鑒相器接收參考時鐘和反饋時鐘，經(jīng)過鑒相比較后輸出比較信號和鎖定信號，比較信號和鎖定信號經(jīng)過控制器處理后輸出控制電壓控制可變延時鏈產(chǎn)生N個相位時鐘輸出至頻率合成器。頻率合成器處理N個相位時鐘，在配置SRAM的控制下通過選擇適當(dāng)?shù)南辔粫r鐘控制倍頻合成器和分頻合成器中的RS觸發(fā)器置位/復(fù)位時間，產(chǎn)生倍頻時鐘信號和分頻時鐘信號。配置SRAM用于事先存儲多路選擇器控制端值，不同的配置碼流對應(yīng)不同的分頻倍頻系數(shù)，可以根據(jù)所需的分頻倍頻進(jìn)行事先存儲。延時鎖定環(huán)由鑒相器、控制器以及可變延時鏈組成，用于產(chǎn)生N個相位時鐘ClkJ.....CLK_n。反饋時鐘是參考時鐘經(jīng)可變延時鏈后的復(fù)制品，鑒相器接收參考時鐘和反饋時鐘，并對比二者的時鐘沿，輸出反饋時鐘是超前還是滯后于參考時鐘的信號，超前滯后信號經(jīng)控制器處理，產(chǎn)生控制電壓信號調(diào)整壓控可變延時《連的延時時間長，從而達(dá)到調(diào)整反饋時鐘和參考時鐘之間相位差的目的，直到兩時鐘信號達(dá)到同步時，鑒相器輸出表示二者同步的信號，二者達(dá)到同步時，可變延時鏈的總延時量應(yīng)為一個時鐘周期，這樣每級子延時鏈輸出的時鐘信號即為相應(yīng)的相位時鐘，這N個相位時鐘作為頻率合成器的輸入，是產(chǎn)生最終分頻倍頻信號的基礎(chǔ)，N個相位時鐘通過多路器選擇合適的時鐘輸出，用于控制一個RS觸發(fā)器的置位或復(fù)位端，從而產(chǎn)生分頻倍頻信號。圖2是相位時鐘產(chǎn)生的一種簡單的具體實(shí)現(xiàn)方式，鑒相器接收參考時鐘和參考時鐘經(jīng)由一系列緩沖器組成的可變延時鏈延時后的反饋時鐘，并比較二者之間的相位差，將相位差信息提供給控制器中的電荷泵，控制電荷泵的充放電時間，再經(jīng)控制器中低通濾波器濾除高頻分量后，產(chǎn)生調(diào)整可變延時線鏈的延時時間長的控制電壓V一ctr，控制緩沖器的延時時間長，當(dāng)參考時鐘和反饋時鐘達(dá)到同步時，從各級緩沖器輸出所需的N個相位時鐘?？刂破饔呻姾杀煤偷屯V波器組成，通過對電荷泵充放電實(shí)現(xiàn)將相位信號轉(zhuǎn)換成電壓信號，低通濾波器主要用于對電荷泵轉(zhuǎn)換的電壓信號進(jìn)行低通濾波處理。圖3是可變延時鏈中一個可編程緩沖器的一種實(shí)現(xiàn)方式。可變延時鏈由N個相同的緩沖器串聯(lián)組成，每個緩沖器包括兩個由NMOS管和PMOS管組成的CMOS反相器31、32和一個受控制電壓控制的可變電阻陣列33，其中第一個CMOS反相器31的NMOS管和PMOS管的漏極相連，柵極接輸入時鐘，NMOS管的源極接可變電阻陣列33,PMOS管的源極接電源，第二個CMOS反相器32的NMOS管和PMOS管的漏極相連，柵極接第一CMOS反相器31的輸出，NMOS管的源極接地，PMOS管的源極接電源。其中可變電阻陣列33由M*N個NMOS管組成，連接到CMOS反相器31的NMOS管的源級，可變電阻陣列33的每個NMOS管的柵極由控制電壓控制，決定其導(dǎo)通或關(guān)閉，即可改變可變電阻陣列33的電阻值。圖4是本發(fā)明推薦采用的一種鑒相器結(jié)構(gòu)圖，該鑒相器可以避免鑒相器工作中的死區(qū)問題。所述的鑒相器由兩個D觸發(fā)器43、44、邏輯或非門45、邏輯與非門46、兩個緩沖器41、42、NMOS管47組成，反饋時鐘經(jīng)緩沖器41緩沖后輸入至兩個D觸發(fā)器43、44的D端，參考時鐘一路經(jīng)緩沖器42緩沖后輸入至D觸發(fā)器44的CLK端，另一路直接輸入至D觸發(fā)器43的CLK端，D觸發(fā)器43的Q端與D觸發(fā)器44的Q非端接在邏輯或非門45的輸入端，經(jīng)邏輯運(yùn)算后產(chǎn)生比較信號，D觸發(fā)器43的Q非端與D觸發(fā)器44的Q端接在邏輯與非門46的輸入端，經(jīng)邏輯運(yùn)算后控制NMOS管47產(chǎn)生鎖定信號。主要由兩個D觸發(fā)器43、44組成，用于參考時鐘及參考時鐘的延時時鐘采樣反饋時鐘的時鐘沿，邏輯或非門45、邏輯與非門46處理這兩個D觸發(fā)器的輸出信號或反相輸出信號，產(chǎn)生兩個輸出信號比較信號和鎖定信號，其中比較信號表明二者的關(guān)系是超前還是滯后，鎖定信號表明二者是否達(dá)到同步。圖中時鐘輸入之后的緩沖器41、42有兩個作用一方面用于對參考時鐘進(jìn)行延時，另一方面將參考時鐘與后級負(fù)載隔離，降低參考時鐘自身的偏斜。下表說明了兩個D觸發(fā)器的輸出Q與兩個輸出指示信號之間的關(guān)系。<table>tableseeoriginaldocumentpage10</column></row><table><table>tableseeoriginaldocumentpage11</column></row><table>時鐘的延時時鐘也采樣到反饋時鐘的0電平，說明反饋時鐘滯后于參考時鐘；當(dāng)D觸發(fā)器43采樣到反饋時鐘的1電平，而D觸發(fā)器44采樣到反饋時鐘的0電平，說明反饋時鐘超前于參考時鐘；當(dāng)D觸發(fā)器43采樣到反饋時鐘的1電平，D觸發(fā)器44也采樣到反饋時鐘的1電平，說明反饋時鐘超前于參考時鐘；當(dāng)D觸發(fā)器43采樣到反饋時鐘的0電平，D觸發(fā)器44采樣到反饋時鐘的1電平，說明反饋時鐘與參考時鐘的沿之間最大相差緩沖器42的延時，只要該延時足夠小，就可以認(rèn)為兩個時鐘達(dá)到同步，鎖定信號指示為1。圖5是倍頻合成器的結(jié)構(gòu)圖，倍頻合成器包括兩個N選M多路選擇器53、54、兩個多脈沖產(chǎn)生電路51、52和RS觸發(fā)器55,配置SRAM控制N選M多路選擇器53、54對N個相位時鐘進(jìn)行選擇，配置SRAM內(nèi)存儲的碼流控制選擇一個或多個相位時鐘信號來產(chǎn)生倍頻時鐘，N選M多路選擇器53選擇的M個相位時鐘輸入至多脈沖產(chǎn)生電路51，多脈沖產(chǎn)生電路51在外部SET信號的控制下產(chǎn)生M個脈沖輸出至RS觸發(fā)器55的R端，N選M多路選擇器54選擇的M個相位時鐘輸入至多脈沖產(chǎn)生電路52，多脈沖產(chǎn)生電路52在外部SET信號的控制下產(chǎn)生M個脈沖輸出至RS觸發(fā)器55的S端，RS觸發(fā)器55通過在不同時刻將Q端置零或置1產(chǎn)生倍頻信號，其中M<N。例如采用四相位時鐘產(chǎn)生二倍頻信號，多路器53選擇四相時鐘中的兩個0、180,多路器54選擇四相時鐘中的另外兩個90、270,經(jīng)脈沖產(chǎn)生電路后，輸出信號在O相位時為0電平，90相位時輸出為1，180相位時輸出為0，270相位時輸出為1,即在一個時鐘周期內(nèi)，輸出信號翻轉(zhuǎn)4次，所以輸出時鐘信號為輸入時鐘信號的二倍頻信號。圖6是圖5中多脈沖產(chǎn)生電路中一個脈沖產(chǎn)生電路的具體實(shí)現(xiàn)方法。多脈沖產(chǎn)生電路由多個圖6所示的脈沖產(chǎn)生電路組成，每個脈沖產(chǎn)生電路包括一個反相器61和一個三輸入與門62構(gòu)成，三輸入與門62的一端連接外部set信號，用于控制脈沖產(chǎn)生電路的工作與否，當(dāng)外部set信號有效(為1)時，電路對輸入信號與其延時信號做與運(yùn)算，產(chǎn)生一個窄脈沖。其中反相器61可采用圖3中給出的可編程反相器結(jié)構(gòu)，實(shí)現(xiàn)其延時時間的可編程，可以在不改變電路結(jié)構(gòu)的前提下，調(diào)整所產(chǎn)生脈沖的寬度。圖7是分頻合成器結(jié)構(gòu)圖，其組成與倍頻電路相似，所述的分頻合成器包括K個N選1多路選擇器71、K個與N選1多路選擇器對應(yīng)的單脈沖產(chǎn)生電路72、K位移位寄存器73和一個RS觸發(fā)器74，配置SRAM控制K個N選1多路選擇器71對N個相位時鐘進(jìn)行選擇，每個N選1多路選擇器71選擇1個相位時鐘輸入至對應(yīng)的單脈沖產(chǎn)生電路72,K個單脈沖產(chǎn)生電路72在K位移位寄存器73的控制下產(chǎn)生K個單脈沖，K個單脈沖的一部分輸出至RS觸發(fā)器74的R端，另一部分輸出至RS觸發(fā)器74的S端，RS觸發(fā)器74通過在不同時刻將Q端置零或置1產(chǎn)生分頻信號,其中K<N。K個N選1多路選擇器71連接N個相位時鐘，選出其中之一并經(jīng)單脈沖產(chǎn)生電路72產(chǎn)生單一脈沖，每個N選1多路選擇器71選擇不同的時鐘，至于選擇哪個時鐘，由配置SRAM中的值控制，單脈沖產(chǎn)生電路72輸出的脈沖分為兩組，一組控制RS觸發(fā)器的置位端，一組控制RS觸發(fā)器的復(fù)位端，脈沖的產(chǎn)生時間受移位寄存器73輸出的控制。與倍頻合成器不同的是脈沖產(chǎn)生電路的控制端連接不同的控制信號，而在倍頻電路中，脈沖產(chǎn)生電路的控制端始終連接恒定電平0或1。另外，分頻合成器中增加了一個M位移位寄存器，用于產(chǎn)生脈沖產(chǎn)生電路的控制信號。如圖8是K位移位寄存器的一種具體實(shí)現(xiàn)方式。K位移位寄存器由K個D觸發(fā)器81和K個K選1多路選擇器82組成，K個D觸發(fā)器81的CLK端接參考時鐘，第一個D觸發(fā)器83的S端通過反相器84接外部置位/復(fù)位信號，其余K-1個D觸發(fā)器的R端直接接外部置位/復(fù)位信號，第一個D觸發(fā)器83的Q端連接到第二個D觸發(fā)器85的D端，第二D觸發(fā)器85的Q端連接第三個D觸發(fā)器86的D端，依此類推，第K-1個D觸發(fā)器的Q端連接第K個D觸發(fā)器87的D端，K個K選1多路選擇器82的輸入端接K個D觸發(fā)器8112的Q端，控制端接配置SRAM，任一K選1多路選擇器82的輸出連接第一個D觸發(fā)器83的D端，其余K-1個K選1多路選擇器82的輸出和第一個D觸發(fā)器83的Q端輸出作為K個單脈沖產(chǎn)生電路的控制信號。當(dāng)全局置位/復(fù)位信號有效時，第一個D觸發(fā)器的輸出被初始化為1,其余D觸發(fā)器的輸出被初始化為O,經(jīng)過1個時鐘周期后，該1電平將出現(xiàn)在第二個D觸發(fā)器的輸出端，依此類推，經(jīng)過K-1個周期后，該1電平出現(xiàn)在第K個觸發(fā)器的輸出端。如果第p個K選1多路器選擇第q個D觸發(fā)器的輸出作為多路器的輸出，那么第p個多路器對應(yīng)的set信號將在第(q-1)個時鐘周期為高電平，使其對應(yīng)的脈沖產(chǎn)生電路可以輸出脈沖信號，由于第一個D觸發(fā)器的輸入連接到某一個D觸發(fā)器的輸出端，因此構(gòu)成一個循環(huán)，采用K位移位寄存器最大可以實(shí)現(xiàn)K分頻。圖9是利用本發(fā)明的分頻電路實(shí)現(xiàn)3.5分頻電路的波形圖，舉例說明3.5分頻的具體實(shí)現(xiàn)過程。在該實(shí)例中，采用四相時鐘產(chǎn)生分頻信號，移位寄存器采用16位。工作過程如下首先圖7中的四個多5^器選^t奪四相時鐘之一，并通過四個脈沖產(chǎn)生器產(chǎn)生各自的脈沖信號，如圖中所示的elk—1、elk—2、elk—3、elk—4,即0°、90°、180°、270。相位時鐘。接著移位寄存器產(chǎn)生脈沖產(chǎn)生電路的set信號。由于本實(shí)例中只需要四個脈沖控制信號，所以只需要4個16選1多路器即可，set_2對應(yīng)的多路選擇器選擇移位寄存器中第7個D觸發(fā)器的輸出作為輸出,set_3對應(yīng)的多路器選擇移位寄存器中第5個D觸發(fā)器的輸出作為輸出，set一3對應(yīng)的多路器選擇移位寄存器中第3個D觸發(fā)器的輸出作為輸出，移位寄存器中第1個D觸發(fā)器的輸入對應(yīng)的多路選擇器選擇移位寄存器中第7個D觸發(fā)器的輸出作為輸出，即反饋第7個D觸發(fā)器的輸出，使set一1的循環(huán)周期為7。所有輸出的脈沖如圖中P—n所示，將0°和180。相位時鐘連接到RS觸發(fā)器的置位端或復(fù)位端，90°和270。相位時鐘連接到RS觸發(fā)器的復(fù)位端或置位端，這樣在7個周期內(nèi)，輸出時鐘翻轉(zhuǎn)4次，即輸出時鐘的2個周期長是輸入時鐘的7個周期長，因此，輸出時鐘是輸入時鐘的3.5分頻信號。本發(fā)明未詳細(xì)描述內(nèi)容為本領(lǐng)域技術(shù)人員公知技術(shù)。權(quán)利要求1、基于延時鎖定環(huán)的可配置頻率合成電路，其特征在于包括由鑒相器、控制器和可變延時鏈組成的延時鎖定環(huán)、由倍頻合成器和分頻合成器組成的頻率合成器、配置SRAM，參考時鐘和反饋時鐘經(jīng)過鑒相器鑒相比較后輸出比較信號和鎖定信號，其中反饋時鐘由可變延時鏈對參考時鐘延時產(chǎn)生，比較信號和鎖定信號經(jīng)過控制器處理后輸出控制電壓控制可變延時鏈產(chǎn)生N個相位時鐘輸出至頻率合成器，倍頻合成器在配置SRAM的控制下從N個相位時鐘中選擇M個相位時鐘控制倍頻合成器產(chǎn)生倍頻時鐘信號，，同時分頻合成器在配置SRAM的控制下從N個相位時鐘中選擇K個相位時鐘，K個相位時鐘經(jīng)過窗口選擇控制分頻合成器產(chǎn)生分頻時鐘信號，其中M<N，K<N，N、M、K均為自然數(shù)。2、根據(jù)權(quán)利要求1所述的基于延時鎖定環(huán)的可配置頻率合成的電路，其特征在于所述的可變延時鏈由N個緩沖器串聯(lián)組成，每個緩沖器包括兩個由NMOS管和PMOS管組成的CMOS反相器(31、32)和一個受控制電壓控制的可變電阻陣列(33)，其中第一個CMOS反相器(31)的NMOS管和PMOS管的漏極相連，柵極4妄輸入時鐘，NMOS管的源極接可變電阻陣列(33),PMOS管的源極接電源，第二個CMOS反相器(32)的NMOS管和PMOS管的漏極相連，柵極接第一CMOS反相器(31)的輸出，NMOS管的源極接地，PMOS管的源極接電源。3、根據(jù)權(quán)利要求1所述的基于延時鎖定環(huán)的可配置頻率合成的電路，其特征在于所述的鑒相器由兩個D觸發(fā)器(43、44)、邏輯或非門(45)、邏輯與非門(46)、兩個緩沖器(41、42)、NMOS管(47)組成，反饋時鐘經(jīng)緩沖器(41)緩沖后輸入至兩個D觸發(fā)器(43、44)的D端，參考時鐘一路經(jīng)緩沖器(42)緩沖后輸入至D觸發(fā)器(44)的CLK端，另一路直接輸入至D觸發(fā)器(43)的CLK端，D觸發(fā)器(43)的Q端與D觸發(fā)器(44)的Q非端接在邏輯或非門(45)的輸入端，經(jīng)邏輯運(yùn)算后產(chǎn)生比較信號，D觸發(fā)器(43)的Q非端與D觸發(fā)器(44)的Q端接在邏輯與非門(46)的輸入端，經(jīng)邏輯運(yùn)算后控制NMOS管(47)產(chǎn)生鎖定信號。4、根據(jù)權(quán)利要求1所述的基于延時鎖定環(huán)的可配置頻率合成的電路，其特征在于所述的倍頻合成器包括兩個N選M多路選擇器(53、54)、兩個多脈沖產(chǎn)生電路(51、52)和RS觸發(fā)器(55),配置SRAM控制N選M多路選擇器(53、54)對N個相位時鐘進(jìn)行選擇，N選M多路選擇器(53)選擇的M個相位時鐘輸入至多脈沖產(chǎn)生電路(51)，多脈沖產(chǎn)生電路(51)在外部SET信號的控制下產(chǎn)生M個脈沖輸出至RS觸發(fā)器(55)的R端，N選M多路選擇器(54)選擇的M個相位時鐘輸入至多脈沖產(chǎn)生電路(52),多脈沖產(chǎn)生電路(52)在外部SET信號的控制下產(chǎn)生M個脈沖輸出至RS觸發(fā)器(55)的S端,RS觸發(fā)器(55)通過在不同時刻將Q端置零或置1產(chǎn)生倍頻信號，其中M<N,M、N為自然數(shù)。5、根據(jù)權(quán)利要求1所述的基于延時鎖定環(huán)的可配置頻率合成的電路，其特征在于所述的分頻合成器包括K個N選1多路選擇器(71)、K個與N選1多路選擇器對應(yīng)的單脈沖產(chǎn)生電路(72)、K位移位寄存器(73)和一個RS觸發(fā)器(74),配置SRAM控制K個N選1多路選擇器(71)對N個相位時鐘進(jìn)行選擇，每個N選1多路選擇器(71)選擇1個相位時鐘輸入至對應(yīng)的單脈沖產(chǎn)生電路(72),K個單脈沖產(chǎn)生電路(72)在K位移位寄存器(73)的控制下產(chǎn)生K個單脈沖，K個單脈沖的一部分輸出至RS觸發(fā)器(74)的R端，另一部分輸出至RS觸發(fā)器(74)的S端，RS觸發(fā)器(74)通過在不同時刻將Q端置零或置1產(chǎn)生分頻信號,其中K<N,K、N為自然數(shù)。6、根據(jù)權(quán)利要求5所述的基于延時鎖定環(huán)的可配置頻率合成的電路，其特征在于K位移位寄存器由K個D觸發(fā)器(81)和K個K選1多路選擇器(82)組成，K個D觸發(fā)器(81)的CLK端接參考時鐘，第一個D觸發(fā)器(83)的S端通過反相器(84)接外部置位/復(fù)位信號，其余K-1個D觸發(fā)器的R端直接接外部置位/復(fù)位信號，第一個D觸發(fā)器(83)的Q端連接到第二個D觸發(fā)器(85)的D端，第二D觸發(fā)器(85)的Q端連接第三個D觸發(fā)器(86)的D端，依此類推，第K-1個D觸發(fā)器的Q端連接第K個D觸發(fā)器(87)的D端，K個K選1多路選擇器(82)的輸入端接K個D觸發(fā)器(81)的Q端，控制端接配置SRAM,任一K選1多路選擇器(82)的輸出連接第一個D觸發(fā)器(83)的D端，其余K-1個K選1多路選擇器(82)的輸出和第一個D觸發(fā)器(83)的Q端輸出作為K個單脈沖產(chǎn)生電路的控制信號。全文摘要基于延時鎖定環(huán)的可配置頻率合成電路，包括由鑒相器、控制器、可變延時鏈組成的延時鎖定環(huán)、由倍頻合成器和分頻合成器組成的頻率合成器、配置SRAM，鑒相器接收參考時鐘和反饋時鐘，經(jīng)鑒相比較后輸出比較信號和鎖定信號，比較信號和鎖定信號經(jīng)過控制器處理后輸出控制電壓控制可變延時鏈產(chǎn)生N個相位時鐘輸出至頻率合成器，倍頻合成器和分頻合成器在配置SRAM的控制下控制倍頻合成器中R/S觸發(fā)器的置位/復(fù)位時間產(chǎn)生倍頻時鐘信號，控制分頻合成器中R/S觸發(fā)器的置位/復(fù)位時間產(chǎn)生分頻時鐘信號。本發(fā)明電路結(jié)構(gòu)簡單，通過改變內(nèi)嵌配置SRAM中的碼流值，可以靈活改變頻率合成系數(shù)從而得到所需的分頻倍頻系數(shù)，可應(yīng)用于現(xiàn)場可編程邏輯陣列中。文檔編號H03L7/16GK101478308SQ200910076330公開日2009年7月8日申請日期2009年1月13日優(yōu)先權(quán)日2009年1月13日發(fā)明者張彥龍,張志權(quán),文治平,慜王,雷陳申請人:北京時代民芯科技有限公司;中國航天時代電子公司第七七二研究所