專利名稱：一種參數(shù)可變的bch碼編碼器及譯碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種BCH碼編譯碼器，具體涉及了一種參數(shù)可變的BCH碼編碼、譯碼器，屬于通信技術(shù)領(lǐng)域的糾錯碼技術(shù)。

背景技術(shù)：
在數(shù)字通信系統(tǒng)中，實際信道傳輸信號時，由于信道傳輸特性的不理想和加性噪聲的干擾，使得收到的數(shù)字信號不可避免地會發(fā)生錯誤。信道糾錯碼正是為保證信息傳輸?shù)目煽啃裕岣邆鬏斮|(zhì)量而設(shè)計的一種編碼方式。BCH碼是信道糾錯碼中應(yīng)用比較普遍的一類線性分組碼。
為了提高通信系統(tǒng)對信道條件的自適應(yīng)能力，可根據(jù)信道狀況選擇糾錯能力不同的BCH碼。在碼字長度一定的情況下，當(dāng)信道條件較好時，可以選擇糾錯數(shù)目較少的BCH碼，以提高碼率；當(dāng)信道條件較差時，可以選擇糾錯數(shù)目多的碼，以提高系統(tǒng)的抗干擾性能。
但是，不同參數(shù)的BCH碼具有不同的編碼器和譯碼器結(jié)構(gòu)。通常情況下，系統(tǒng)若采用參數(shù)可變的BCH碼，則需要針對各種參數(shù)的BCH碼設(shè)計多套BCH碼編譯碼器，從而消耗大量的硬件資源。
本發(fā)明針對碼字長度一定、碼字中信息位長度可變的BCH碼，設(shè)計了一種編碼、譯碼器結(jié)構(gòu)，使得參數(shù)不同的BCH碼可以復(fù)用一套編碼、譯碼器結(jié)構(gòu)，從而節(jié)省了參數(shù)可變的BCH碼編碼、譯碼器所消耗的硬件資源。


發(fā)明內(nèi)容
本發(fā)明的目的是提出一種碼字長度一定、碼字中信息位長度可變的BCH系統(tǒng)碼編碼、譯碼器結(jié)構(gòu)。設(shè)參數(shù)可變的BCH碼的碼字長度為n，n＝2m-1。信息位長度k共有L種不同的取值，則該BCH碼包含L組不同的參數(shù)，分別為(n，k1)，(n，k2)，…，(n，kl)，…，(n，kL)，其中1≤l≤L，且k1＜k2＜…＜kL。每種參數(shù)的BCH碼的生成多項式為碼字中校驗位長度為rl＝n-kl，糾錯比特數(shù)為 本發(fā)明提出的BCH系統(tǒng)碼編碼、譯碼器結(jié)構(gòu)，以校驗位長度最長的BCH碼(即參數(shù)為(n，k1)的BCH碼)的編碼、譯碼器結(jié)構(gòu)作為基本結(jié)構(gòu)。
本發(fā)明的技術(shù)方案為 一種參數(shù)可變的BCH碼編碼器，其特征在于BCH碼編碼器中的每個乘法器的生成多項式系數(shù)輸入端分別與一選擇器的輸出端連接，且每一所述選擇器的選擇控制輸入端分別連接至BCH碼參數(shù)控制端、每一所述選擇器的L個數(shù)據(jù)輸入端分別與一BCH碼生成多項式的系數(shù)輸出端連接；其中L為BCH碼參數(shù)可選數(shù)目。
所述L組參數(shù)的BCH碼中校驗位長度的最大值確定編碼器中的寄存器單元數(shù)目。
所述寄存器單元為1比特的寄存器。
所述乘法器為具有2個1比特輸入的乘法器；所述編碼器中的加法器為具有2個1比特輸入的模2加法器。
一種參數(shù)可變的BCH碼譯碼器，包括計算伴隨多項式模塊、求錯誤位置多項式模塊、Chien搜索模塊、緩存模塊和糾錯譯碼模塊；所述計算伴隨多項式模塊、求錯誤位置多項式模塊、Chien搜索模塊和糾錯譯碼模塊依次連接；所述緩存模塊的輸入端、所述計算伴隨多項式模塊的輸入端分別與接收碼字端連接，所述緩存模塊的輸出端與糾錯譯碼模塊輸入端連接；所述求錯誤位置多項式模塊包括錯誤值多項式迭代電路和錯誤位置多項式迭代電路，所述錯誤值多項式迭代電路包括δ值選擇電路和γ值選擇電路；其特征在于所述δ值選擇電路中輸出每種參數(shù)BCH碼的δl值的寄存器輸出端分別與一選擇器1的一數(shù)據(jù)輸入端連接，所述選擇器1的輸出值為δ值；所述γ值選擇電路中輸出每種參數(shù)BCH碼的γl值的寄存器輸出端分別與一選擇器2的一數(shù)據(jù)輸入端連接，所述選擇器2的輸出值為γ值；所述選擇器1的選擇控制輸入端和選擇器2的選擇控制輸入端分別與BCH碼參數(shù)控制端連接；其中1≤l≤L，L為BCH碼參數(shù)可選數(shù)目。
所述錯誤值多項式迭代電路和錯誤位置多項式迭代電路中寄存器數(shù)目N根據(jù)L組參數(shù)的BCH碼中校驗位長度最大值對應(yīng)的糾錯比特數(shù)tmax確定；其中N＝4tmax+1。
所述錯誤值多項式迭代電路中，當(dāng)BCH碼參數(shù)為第l種碼時，輸出第l種參數(shù)BCH碼的γl值的寄存器初始化值為1，輸出其它參數(shù)BCH碼的γ值的寄存器初始化為0。
所述計算伴隨多項式模塊中，除了用于計算校驗位長度最小的BCH碼的伴隨多項式的寄存器外，其它每個寄存器的輸出端分別與一選擇器的數(shù)據(jù)輸入端連接，且每個選擇器的另一個數(shù)據(jù)輸入端為0，選擇控制輸入端分別連接至BCH碼參數(shù)控制端。
所述Chien搜索模塊中寄存器

初始化為所述錯誤位置多項式迭代電路中對應(yīng)于用于計算第l種參數(shù)BCH碼的錯誤位置寄存器

的輸出值，所述Chien搜索模塊中其余寄存器初始化為0；其中所述寄存器

為用于搜索所述第l種參數(shù)BCH碼中接收碼字的錯誤位置，所述Chien搜索模塊中寄存器數(shù)目為tmax+1。
所述錯誤值多項式迭代電路中的乘法器為具有2個m比特輸入的伽羅華域GF(2m)上的乘法器；所述錯誤值多項式迭代電路中的加法器為具有2個m比特輸入的伽羅華域GF(2m)上的加法器；根據(jù)公式n＝2m-1確定所述m值，其中n為BCH碼的碼字長度。
參數(shù)可變的BCH碼編碼器的基本結(jié)構(gòu)及其工作過程如下 參數(shù)可變的BCH碼編碼器結(jié)構(gòu)如圖2所示，其中，‘×’表示2個1比特輸入的乘法器、‘+’表示2個1比特輸入的模2加法器、‘D’表示1比特的寄存器、‘門’表示開關(guān)、‘MUX’表示選擇器；在現(xiàn)有的編碼器結(jié)構(gòu)(如圖1所示)中的每個乘法器前添加一個選擇器，根據(jù)BCH碼參數(shù)，選擇相應(yīng)的生成多項式系數(shù)。對于(n，kl)碼，結(jié)構(gòu)中乘法器的乘數(shù)分別為
參數(shù)可變的BCH碼編碼器的工作過程為 1)所有寄存器初始化為0； 2)門1開，輸入信息位數(shù)據(jù)，門2輸出信息位數(shù)據(jù)； 3)當(dāng)信息位數(shù)據(jù)輸入完畢后，門1關(guān)閉，門2輸出移位寄存器中的校驗位數(shù)據(jù)。
參數(shù)可變的BCH碼譯碼器的譯碼步驟、基本結(jié)構(gòu)及其工作過程如下 參數(shù)可變的BCH碼譯碼器的譯碼步驟為 a)根據(jù)接收碼字計算伴隨多項式S(x)； b)根據(jù)接收碼字的伴隨多項式S(x)，利用Euclid算法，解關(guān)鍵方程S(x)σ(x)＝ω(x)modx2t，其中deg(σ(x))≤t，deg(ω(x))≤t-1，求出錯誤位置多項式σ(x)，ω(x)為錯誤值多項式； c)根據(jù)錯誤位置多項式σ(x)，利用Chien搜索算法，求出錯誤位置； d)根據(jù)錯誤位置對接收碼字進(jìn)行糾錯譯碼。
BCH碼譯碼器的結(jié)構(gòu)框圖如圖3所示，包括計算伴隨多項式模塊、求錯誤位置多項式模塊、Chien搜索模塊、緩存模塊和糾錯譯碼模塊。其中，緩存模塊用于對接收的碼字進(jìn)行存儲，等待Chien搜索模塊計算出錯誤位置后，糾錯譯碼模塊讀取存儲的碼字進(jìn)行糾錯譯碼。
進(jìn)一步，步驟a)中所述的計算伴隨多項式的具體結(jié)構(gòu)及其工作過程如下 參數(shù)可變的BCH碼的計算伴隨多項式的結(jié)構(gòu)如圖5所示，其中，‘×’表示2個m比特輸入的伽羅華域GF(2m)上的乘法器、‘+’表示2個m比特輸入的伽羅華域GF(2m)上的加法器、‘D’表示m比特的寄存器、‘MUX’表示選擇器；在現(xiàn)有的計算伴隨多項式結(jié)構(gòu)(如圖4所示)中，在

輸出端前添加選擇器，根據(jù)BCH碼參數(shù)，在接收碼字輸入完畢后，選擇寄存器中的值或0作為輸出；其工作過程為 1)所有寄存器初始化為0； 2)輸入接收碼字； 3)當(dāng)接收碼字輸入完畢后，對于(n，kl)碼，

的值為寄存器

中的數(shù)據(jù)，即伴隨多項式的系數(shù)


的值為0。
進(jìn)一步，步驟b)中所述的求錯誤位置多項式的Euclid算法的步驟為 1)初始化，迭代次數(shù)i＝0； ω(a)(x)＝x2t，σ(a)(x)＝0；ω(b)(x)＝S(x)，σ(b)(x)＝1； 2)如果i＝2t，則停止迭代；否則就進(jìn)行以下運(yùn)算 a)ω(b)(x)←ω(b)(x)·x，σ(b)(x)←σ(b)(x)·x； b) c)ω(c)(x)＝δ·ω(a)(x)+γ·ω(b)(x)，σ(c)(x)＝δ·σ(a)(x)+γ·σ(b)(x)； d)如果δ＝0，ω(a)(x)←ω(a)(x)，σ(a)(x)←σ(a)(x)； 否則ω(a)(x)←ω(b)(x)，σ(a)(x)←σ(b)(x)； e)ω(b)(x)←ω(c)(x)，σ(b)(x)←σ(c)(x)。
3)迭代次數(shù)i＝i+1，返回2)。
當(dāng)進(jìn)行完2t次迭代計算后，σ(b)(x)的2t+1個系數(shù)中的高t+1個為錯誤位置多項式σ(x)的t+1個系數(shù)。
進(jìn)一步，步驟b)中所述的求錯誤位置多項式的基本結(jié)構(gòu)及其工作過程如下 現(xiàn)有的求錯誤位置多項式的基本結(jié)構(gòu)如圖6所示，其中‘×’表示2個m比特輸入的伽羅華域GF(2m)上的乘法器、‘+’表示2個m比特輸入的伽羅華域GF(2m)上的加法器；‘ω’和‘σ’表示m比特的寄存器、‘MUX’表示選擇器。
其中圖6(a)是錯誤值迭代的基本結(jié)構(gòu)，圖6(b)是錯誤位置迭代的基本結(jié)構(gòu)。寄存器

初始化為計算伴隨多項式模塊的輸出

寄存器

初始化為0，寄存器

初始化為0，…，0，1，寄存器

初始化為1，0，…，0，寄存器σ(a)全部初始化為0。迭代完成后，寄存器

中的數(shù)據(jù)為錯誤位置多項式σ1(x)的系數(shù)
對于不同的BCH碼可以復(fù)用此求錯誤位置多項式的結(jié)構(gòu)。參數(shù)可變的BCH碼的錯誤值迭代的基本結(jié)構(gòu)如圖7所示，其中‘×’表示2個m比特輸入的伽羅華域GF(2m)上的乘法器、‘+’表示2個m比特輸入的伽羅華域GF(2m)上的加法器、‘ω’和‘σ’表示m比特的寄存器、‘MUX’表示選擇器；δ和γ分別通過一個選擇器，根據(jù)BCH碼參數(shù)，選擇相應(yīng)寄存器中的輸出。對于(n，kl)碼，δ取自寄存器

γ取自寄存器

錯誤位置迭代的基本結(jié)構(gòu)與現(xiàn)有的結(jié)構(gòu)相同，但工作過程有所不同。
參數(shù)可變的BCH碼的求錯誤位置多項式基本結(jié)構(gòu)的工作過程為 1)寄存器

初始化為計算伴隨多項式模塊的輸出

寄存器

初始化為0；寄存器

初始化為1，0，…，0；寄存器σ(a)全部初始化為0； 對于(n，kl)碼，寄存器

初始化為0，…，0，1，0，…0； 2)對于(n，kl)碼，進(jìn)行2tl次迭代運(yùn)算； 3)迭代完畢后，對于(n，kl)碼，寄存器

中的數(shù)據(jù)為錯誤位置多項式σl(x)的系數(shù)
進(jìn)一步，步驟c)中所述的Chien搜索的基本結(jié)構(gòu)及其工作過程如下 參數(shù)可變的BCH碼的Chien搜索的基本結(jié)構(gòu)如圖8所示，其中‘×’表示2個m比特輸入的伽羅華域GF(2m)上的乘法器、‘+’表示2個m比特輸入的伽羅華域GF(2m)上的加法器、‘D’表示m比特的寄存器；其與現(xiàn)有的Chien搜索結(jié)構(gòu)相同，但工作過程有所不同。其工作過程為 1)對于(n，kl)碼，寄存器

初始化為錯誤位置多項式系數(shù)

寄存器

初始化為0。
2)進(jìn)行迭代運(yùn)算，對于(n，kl)碼，每次迭代后加法器的輸出結(jié)果σl(αi)(1≤i≤n)為0， 則表示第i比特接收碼字有錯誤。
本發(fā)明的優(yōu)點和技術(shù)效果在于 1.采用本發(fā)明提出的參數(shù)可變的BCH碼編碼、譯碼器，可以增強(qiáng)系統(tǒng)對信道條件的自適應(yīng)能力。
2.本發(fā)明提出的參數(shù)可變的BCH碼編碼、譯碼器結(jié)構(gòu)通過復(fù)用的方式，節(jié)省了硬件資源。



圖1參數(shù)不變的BCH碼編碼器結(jié)構(gòu)圖； 圖2參數(shù)可變的BCH碼編碼器結(jié)構(gòu)圖； 圖3BCH碼譯碼器結(jié)構(gòu)框圖； 圖4參數(shù)不變的BCH碼的計算伴隨多項式結(jié)構(gòu)圖； 圖5參數(shù)可變的BCH碼的計算伴隨多項式結(jié)構(gòu)圖； 圖6參數(shù)不變的BCH碼的求錯誤位置多項式結(jié)構(gòu)圖； (a)錯誤值多項式迭代電路，(b)錯誤位置多項式迭代電路， 圖7參數(shù)可變的BCH碼的錯誤值多項式迭代電路結(jié)構(gòu)圖； 圖8參數(shù)可變的Chien搜索結(jié)構(gòu)圖； 圖9兩種碼時參數(shù)可變的BCH碼編碼器結(jié)構(gòu)圖； 圖10兩種碼時參數(shù)可變的BCH碼的計算伴隨多項式結(jié)構(gòu)圖； 圖11兩種碼時參數(shù)可變的BCH碼的求錯誤位置多項式結(jié)構(gòu)圖； (a)錯誤值多項式迭代電路，(b)錯誤位置多項式迭代電路， 圖12兩種碼時參數(shù)可變的BCH碼的Chien搜索結(jié)構(gòu)圖。

具體實施例方式 下面分別列舉本發(fā)明的2個具體實施例，但不構(gòu)成對本發(fā)明的限制。
例1參數(shù)可變的BCH碼選取兩種碼，分別為(511，475)系統(tǒng)碼和(511，439)系統(tǒng)碼。伽羅華域GF(29)，即m＝9。(511，439)碼的校驗位長度r1＝72，糾錯比特數(shù)為t1＝8，生成多項式為(511，475)碼的校驗位長度r2＝36，糾錯比特數(shù)為t2＝4，生成多項式為 參數(shù)可變的BCH碼編碼器結(jié)構(gòu)如圖9所示，選取(511，439)碼的結(jié)構(gòu)為基本結(jié)構(gòu)，當(dāng)BCH碼為(511，439)碼時，乘法器的乘數(shù)為g1，0，g1，1，…，g1，36，…，g1，71；當(dāng)BCH碼為(511，475)碼時，乘法器的乘數(shù)為

其工作過程為 1)所有寄存器初始化為0； 2)門1開，輸入信息位數(shù)據(jù)，門2輸出信息位數(shù)據(jù)； 3)當(dāng)信息位數(shù)據(jù)輸入完畢后，門1關(guān)閉，門2輸出移位寄存器中的校驗位數(shù)據(jù)。
例2參數(shù)可變的BCH碼選取兩種碼，分別為(511，475)系統(tǒng)碼和(511，439)系統(tǒng)碼。伽羅華域GF(29)，即m＝9。(511，439)碼的校驗位長度r1＝72，糾錯比特數(shù)為t1＝8，生成多項式為(511，475)碼的校驗位長度r2＝36，糾錯比特數(shù)為t2＝4，生成多項式為 選取(511，439)碼的譯碼器結(jié)構(gòu)為基本結(jié)構(gòu)。按以下步驟進(jìn)行譯碼 a)計算伴隨多項式 兩種碼的計算伴隨多項式結(jié)構(gòu)如圖10所示，其中‘×’表示2個9比特輸入的伽羅華域GF(29)上的乘法器、‘+’表示2個9比特輸入的伽羅華域GF(29)上的加法器、‘D’表示9比特的寄存器、‘MUX’表示選擇器；其工作過程為 1)所有寄存器初始化為0； 2)輸入接收碼字； 3)接收碼字輸入完畢后，當(dāng)BCH碼為(511，439)碼時，S1，…，S16的值為寄存器D1，…，D16中的數(shù)據(jù)，即伴隨多項式的系數(shù)D1，1，S1，2，…，S1，16；當(dāng)BCH碼為(511，475)碼時，S1，…，S8的值為寄存器D1，…，D8中的數(shù)據(jù)，即伴隨多項式的系數(shù)S2，1，S2，2，…，S2，8，S9，…，S16的值為0。
b)求錯誤位置多項式 兩種碼的求錯誤位置多項式結(jié)構(gòu)如圖11所示，其中‘×’表示2個9比特輸入的伽羅華域GF(29)上的乘法器、‘+’表示2個9比特輸入的伽羅華域GF(29)上的加法器、‘ω’和‘σ’表示9比特的寄存器、‘MUX’表示選擇器，其中圖10(a)是錯誤值迭代的結(jié)構(gòu)，圖10(b)是錯誤位置迭代的結(jié)構(gòu)。當(dāng)BCH碼為(511，439)碼時，δ取自ω16(b)，γ取自ω16(a)；當(dāng)BCH碼為(511，475)碼時，δ取自ω8(b)，γ取自ω8(a)。
兩種碼的求錯誤位置多項式結(jié)構(gòu)的工作過程為 1)寄存器ω1(b)，…，ω16(b)初始化為計算伴隨多項式模塊的輸出S1，…，S16，寄存器ω17(b)初始化為0，寄存器σ1(b)，σ2(b)，…，σ17(b)初始化為1，0，…，0，寄存器σ(a)全部初始化為0；當(dāng)BHC碼為(511，439)碼時，寄存器ω1(a)，…，ω15(a)，ω16(a)初始化為0，…，0，1；當(dāng)BCH碼為(511，475)碼時，寄存器ω1(a)，…，ω7(a)，ω8(a)，ω9(a)，…，ω16(a)初始化為0，…，0，1，0，…0； 2)當(dāng)BHC碼為(511，439)碼時，進(jìn)行16次迭代運(yùn)算；當(dāng)BCH碼為(511，475)碼時，進(jìn)行8次迭代運(yùn)算； 3)迭代完畢后，當(dāng)BHC碼為(511，439)碼時，寄存器σ9(b)，…，σ17(b)中的數(shù)據(jù)為錯誤位置多項式σ1(x)的系數(shù)σ1，0，…，σ1，8；當(dāng)BCH碼為(511，475)碼時，寄存器σ5(b)，…，σ9(b)中的數(shù)據(jù)為錯誤位置多項式σ2(x)的系數(shù)σ2，0，…，σ2，4。
c)Chien搜索 兩種碼時的Chien搜索結(jié)構(gòu)如圖12所示，其中‘×’表示2個9比特輸入的伽羅華域GF(29)上的乘法器、‘+’表示2個9比特輸入的伽羅華域GF(29)上的加法器、‘D’表示9比特的寄存器，其工作過程為 1)當(dāng)BCH碼為(511，439)碼時，寄存器D0，…，D8初始化為錯誤位置多項式的系數(shù)σ1，0，…，σ1，8；當(dāng)BCH碼為(511，475)碼時，寄存器D0，…，D4初始化為錯誤位置多項式系數(shù)σ2，0，…，σ2，4，寄存器D5，…，D8初始化為0。
2)進(jìn)行迭代運(yùn)算，當(dāng)BCH碼為(511，439)碼時，如果加法器的輸出結(jié)果σ1(αi)(1≤i≤511)為0，則表示第i比特接收碼字有錯誤；當(dāng)BCH碼為(511，475)碼時，如果加法器的輸出結(jié)果σ2(αi)(1≤i≤511)為0，則表示第i比特接收碼字有錯誤。
權(quán)利要求
1.一種參數(shù)可變的BCH碼編碼器，其特征在于BCH碼編碼器中的每個乘法器的生成多項式系數(shù)輸入端分別與一選擇器的輸出端連接，且每一所述選擇器的選擇控制輸入端分別連接至BCH碼參數(shù)控制端、每一所述選擇器的L個數(shù)據(jù)輸入端分別與一BCH碼生成多項式的系數(shù)輸出端連接；其中L為BCH碼參數(shù)可選數(shù)目。
2.如權(quán)利要求1所述的編碼器，其特征在于根據(jù)所述L組參數(shù)的BCH碼中校驗位長度的最大值確定編碼器中的寄存器單元數(shù)目。
3.如權(quán)利要求2所述的編碼器，其特征在于所述寄存器單元為1比特的寄存器。
4.如權(quán)利要求1所述的編碼器，其特征在于所述乘法器為具有2個1比特輸入的乘法器；所述編碼器中的加法器為具有2個1比特輸入的模2加法器。
5.一種參數(shù)可變的BCH碼譯碼器，包括計算伴隨多項式模塊、求錯誤位置多項式模塊、Chien搜索模塊、緩存模塊和糾錯譯碼模塊；所述計算伴隨多項式模塊、求錯誤位置多項式模塊、Chien搜索模塊和糾錯譯碼模塊依次連接；所述緩存模塊的輸入端、所述計算伴隨多項式模塊的輸入端分別與接收碼字端連接，所述緩存模塊的輸出端與糾錯譯碼模塊輸入端連接；所述求錯誤位置多項式模塊包括錯誤值多項式迭代電路和錯誤位置多項式迭代電路，所述錯誤值多項式迭代電路包含δ值選擇電路和γ值選擇電路；其特征在于所述δ值選擇電路中輸出每種參數(shù)BCH碼的δl值的寄存器輸出端分別與一選擇器1的一數(shù)據(jù)輸入端連接，所述選擇器1的輸出值為δ值；所述γ值選擇電路中輸出每種參數(shù)BCH碼的γl值的寄存器輸出端分別與一選擇器2的一數(shù)據(jù)輸入端連接，所述選擇器2的輸出值為γ值；所述選擇器1的選擇控制輸入端和選擇器2的選擇控制輸入端分別與BCH碼參數(shù)控制端連接；其中1≤l≤L，L為BCH碼參數(shù)可選數(shù)目。
6.如權(quán)利要求5所述的譯碼器，其特征在于所述錯誤值多項式迭代電路和錯誤位置多項式迭代電路中寄存器數(shù)目N根據(jù)L組參數(shù)的BCH碼中校驗位長度最大值對應(yīng)的糾錯比特數(shù)tmax確定；其中N＝4tmax+1。
7.如權(quán)利要求6所述的譯碼器，其特征在于所述錯誤值多項式迭代電路中，當(dāng)BCH碼參數(shù)為第l種碼時，輸出第l種參數(shù)BCH碼的γl值的寄存器初始化值為1，輸出其它參數(shù)BCH碼的γ值的寄存器初始化為0。
8.如權(quán)利要求5所述的譯碼器，其特征在于所述計算伴隨多項式模塊中，除了用于計算校驗位長度最小的BCH碼的伴隨多項式的寄存器外，其它每個寄存器的輸出端分別與一選擇器的數(shù)據(jù)輸入端連接，且每個選擇器的另一個數(shù)據(jù)輸入端為0，選擇控制輸入端分別連接至BCH碼參數(shù)控制端。
9.如權(quán)利要求5所述的譯碼器，其特征在于所述Chien搜索模塊中寄存器D0，…，
初始化為所述錯誤位置多項式迭代電路中對應(yīng)于用于計算第l種參數(shù)BCH碼的錯誤位置寄存器
的輸出值，所述Chien搜索模塊中其余寄存器初始化為0；其中所述寄存器D0，…，
為用于搜索所述第l種參數(shù)BCH碼中接收碼字的錯誤位置，所述Chien搜索模塊中寄存器數(shù)目為tmax+1。
10.如權(quán)利要求5所述的譯碼器，其特征在于所述錯誤值多項式迭代電路中的乘法器為具有2個m比特輸入的伽羅華域GF(2m)上的乘法器；所述錯誤值多項式迭代電路中的加法器為具有2個m比特輸入的伽羅華域GF(2m)上的加法器；根據(jù)公式n＝2m-1確定所述m值，其中n為BCH碼的碼字長度。
全文摘要
本發(fā)明公開了一種參數(shù)可變的BCH碼編碼器及譯碼器，屬于通信技術(shù)領(lǐng)域。本發(fā)明碼編碼器中每個乘法器的生成多項式系數(shù)輸入端分別與一選擇器的輸出端連接，且每一所述選擇器的選擇控制端分別連接至BCH碼參數(shù)控制端、每一所述選擇器的L個數(shù)據(jù)輸入端分別與一BCH碼生成多項式的系數(shù)輸出端連接；譯碼器的求錯誤位置多項式模塊中每種參數(shù)BCH碼的δl值的寄存器輸出端分別與一選擇器1的一數(shù)據(jù)輸入端連接，選擇器1的輸出值為δ值；每種參數(shù)BCH碼的γl值的寄存器輸出端分別與一選擇器2的一輸入端連接，選擇器2的輸出值為γ值；選擇器1的選擇控制輸入端和選擇器2的選擇控制輸入端分別與BCH碼參數(shù)控制端連接；本發(fā)明的編譯碼器通過復(fù)用的方式可大大節(jié)省硬件資源。
文檔編號H03M13/00GK101567696SQ20091008543
公開日2009年10月28日 申請日期2009年5月22日 優(yōu)先權(quán)日2009年5月22日
發(fā)明者宇 才, 吳毅凌, 趙玉萍, 斗 李, 李紅濱 申請人:北京大學(xué), 北京三梯通網(wǎng)絡(luò)技術(shù)有限公司