專利名稱：差分輸入信號接收電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種差分輸入信號接收電路，特別涉及一種用于高速D/A轉(zhuǎn)換器的差分輸入 信號接收電路。它直接應(yīng)用的領(lǐng)域是高速D/A轉(zhuǎn)換器。
背景技術(shù)：
近年來，隨著D/A轉(zhuǎn)換器性能的R益提高，對其接口電路的要求越來越高，低壓差分信 號(LVDS)接收技術(shù)因其傳輸速度快、信號擺幅小、功耗低、電磁干擾小、抗千擾能力強等 優(yōu)點，而廣泛應(yīng)用于高速、高性能D/A轉(zhuǎn)換器中。
典型常規(guī)的低壓差分信號接收電路如圖l所示。它通過由P1、 P2、 Nl、 N2、 N8、 N9構(gòu) 成的施密特觸發(fā)器來檢測輸入信號，并確保25mV 50mV的遲滯電壓。在此電路中，共有兩 條反饋路徑，第一條是通過晶體管P1、 P2的共源節(jié)點的串聯(lián)電流反饋，這條反饋通路是負反 饋；第二條是連接N8、 N9源一漏極的并聯(lián)電壓反饋，這條反饋通路是正反饋。當此正反饋 系數(shù)小于負反饋系數(shù)時，整個電路將為負反饋同時失去遲滯效果；當正反饋系數(shù)大于負反饋 系數(shù)時，整個電路表現(xiàn)為正反饋，同時在電壓傳輸曲線中將出現(xiàn)遲滯，即通過局部正反饋實 現(xiàn)低壓差分信號接收電路所需要的遲滯特性。它的缺點是由于正反饋的引入而使電路的工作 速度不高，在標準0.35 nm CMOS工藝條件下，該電路結(jié)構(gòu)的最高傳輸速率為1.6 Gb/s，已不 能滿足現(xiàn)在的高速D/A轉(zhuǎn)換器的要求。

發(fā)明內(nèi)容
為克服常規(guī)差分輸入信號接收電路的最高傳輸速率不高的問題，本發(fā)明提供一種用于高 速D/A轉(zhuǎn)換器的差分輸入信號接收電路，且本發(fā)明電路的遲滯電壓穩(wěn)定，結(jié)構(gòu)簡單、便于使 用。
為實現(xiàn)上述目的，本發(fā)明解決上述技術(shù)問題所采取的技術(shù)方案在于 一種差分輸入信號 接收電路，它含有
一個基本放大電路單元，包括
作第一級放大電路的PM0S管MP1、 PMOS管MP2、 NMOS管MN1 、 NMOS管MN2、 PMOS管MPIO，其中，MP1的柵極接正輸入端IN+， MP2的柵極接負輸入端IN-， MP1、 MP2的源極與MP10的漏極相接，MP10的源極接電源VDD， MP1的漏極與MN1的柵極、漏 極連接在一起，其連接點為第一級放大電路的負輸出端OUTl-， MP2的漏極與MN2的柵極、 漏極連接在一起，其連接點為第一級放大電路的正輸出端OUTl+， MN1、 MN2的源極均接
3地；
作第二級放大電路的NMOS管MN3、 NMOS管MN4、 PMOS管MP7、 PMOS管MP8， 其中，MP3的柵極接第一級放大電路的負輸出端OUTl-， MP4的柵極接第一級放大電路的.m 輸出端OUTl+， MP7的柵極、漏極與MP8的柵極相接，且與MN3的漏極相接，MN3、 MN4 的源極接地，MP7、 MP8的源極接電源VDD, MP8的漏極與MN4的漏極相接；
作偏置電流產(chǎn)生電路的NMOS管MN5、 NMOS管MN6、 PMOS管MP9，其中，MN5 的柵極、漏極與MN6的柵極相接，并共同與偏置電壓Vb^相接，MN5、 MN6的源極接地， MN6、 MP9的漏極與MP9、 MP10的柵極接在 一起；禾口
一個遲滯電壓產(chǎn)生電路單元，包括
PMOS管MP3、 PMOS管MP4、 PMOS管MP5、 PMOS管MP6、 PMOS管MPll、 PMOS 管MP12、 PMOS管MP13、 NMOS管畫7、 NMOS管MN8、 NMOS管MN9，其中，MP5 的柵極接TF.輸入端IN+， MP6的柵極接負輸入端IN-, MP5的漏極接第一級放大電路的負輸 出端OUTl-， MP6的漏極接第一級放大電路的正輸出端OUTl+， MP5的源極與MP3的漏極 相接，MP6的源極與MP4的漏極相接，MP3、 MP4、 MPK MP2的源極與MP10的漏極連接 在一起，MPll、 MN7的柵極與MP8、 MN4的漏極連接在一起，MP3、 MP12、 MN8的柵極 與MPll、 MN7的漏極連接在一起，其連接點為A， MP4、 MP13、 MN9的柵極與MP12、 MN8的漏極連接在一起，其連接點為B， MN7、 MN8、 MN9的源極均接地，MPll、 MP12、 MP13的源極均接電源VDD， MP13的漏極與MN9的漏極相接，作為整個差分輸入信號接收 電路的輸出OUT。
有益效果
本發(fā)明的差分輸入信號接收電路包括一個基本放大電路單元和一個遲滯電壓產(chǎn)生電路單 元，與常規(guī)差分輸入信號接收電路相比，它具有以下特點
1. 本發(fā)明電路在常規(guī)差分輸入信號接收電路的基礎(chǔ)上增加了兩個PMOS管MP5、 MP6， 通過此兩個PMOS管引入輸入失調(diào)的方法來獲得遲滯電壓，不需要引入局部正反饋，在給定 電流Ibias和工藝條件下，電路的遲滯電壓僅由晶體管MP5、 MP6與MP1、 MP2柵的寬長決定， 因而使本發(fā)明電路能獲得穩(wěn)定的遲滯電壓。
2. 由于本發(fā)明電路是通過控制MP5、 MP6引入輸入失調(diào)的方法來獲得的固定遲滯電壓， 因而整個電路不需要局部正反饋。第一級放大電路即差分輸入級電路的正OUTl + 、負輸出端 OUTl-，均為低阻點，并且通過設(shè)計MP5、 MP6為小尺寸晶體管，使得遲滯特性的引入不影 響電路的高速特點。
3. 常規(guī)的差分輸入信號接收電路的輸出波形圖如圖3所示，本發(fā)明的差分輸入信號接收 電路的輸出波形圖如圖4所示。由圖3、 4可得，常規(guī)差分輸入信號接收電路的最高傳輸速率為1.6Gb/s，而本發(fā)明電路的最高傳輸速率達2.4Gb/s。
因此，本發(fā)明電路兼具遲滯電壓穩(wěn)定和傳輸速率高的優(yōu)點，有效地克服了常規(guī)低壓差分 信號接收電路由于局部正反饋的引入而使傳輸速率降低的缺點。


圖1是常規(guī)的差分輸入信號接收電路的電路圖； 圖2是本發(fā)明的差分輸入信號接收電路的電路圖； 圖3是常規(guī)的差分輸入信號接收電路的輸出波形圖； 圖4是本發(fā)明的差分輸入信號接收電路的輸出波形圖。
具體實施例方式
本發(fā)明的具體實施方式
不僅限于下面的描述，現(xiàn)結(jié)合附圖加以進一步說明。 本發(fā)明具體實施的差分輸入信號接收電路如圖2所示。它由一個基本放大電路單元和一 個遲滯電壓產(chǎn)生電路單元組成。基本放大電路單元包括作第一級放大電路的PMOS管MP1 、 PMOS管MP2、 NM0S管MN1、 NMOS管MN2、 PMOS管MPIO，此級電路即為差分輸入 級電路，對輸入的低壓差分信號進行初次放大；和作第二級放大電路的NMOS管MN3、 NMOS管MN4、 PMOS管MP7、 PMOS管MP8，此級電路對信號進一步放大；禾卩作偏置電 流產(chǎn)生電路的NMOS管MN5、 NMOS管MN6、 PMOS管MP9,此級電路通過MP10為差分 輸入級電路提供偏置電流Ibias, Ibias -般在1.5 mA~1.8 mA之間。遲滯電壓產(chǎn)生電路單元包 括由PMOS管MP3、 PMOS管MP4、 PMOS管MPS 、 PMOS管MP6、 PMOS管MP11 、 PMOS 管MP12、 PMOS管MP13和NMOS管MN7、 NMOS管MN8、 NMOS管MN9組成，此遲滯 電壓產(chǎn)生電路單元是為了獲得穩(wěn)定的遲滯電壓^， KH—般225mV。
圖2中的具體連接關(guān)系、作用關(guān)系與本說明書的發(fā)明內(nèi)容部分相同，此處不再重復。它 的工作原理如下
本發(fā)明電路是通過控制PMOS管MP5、 MP6引入輸入失調(diào)的方法來獲得固定遲滯電壓 當輸入信號為高電平時，即Vin+> Vin-，使第一級放大電路的正輸出端電壓大于負輸出端電壓， 即Vouti+>Vout1.，因此，A點為高電平，而B點為低電平，導致MP3導通、MP4斷開，使 得MP5并聯(lián)于MP1的兩端，而MP2維持不變，此時，差分輸入信號接收電路相當于有一個 負輸入失調(diào)電壓V!a ;當輸入信號由高電平逐漸變?yōu)榈碗娖綍r，由于該負輸入失調(diào)電壓的存 在，差分輸入信號接收電路的輸入-輸出電壓傳輸曲線的轉(zhuǎn)折點不會出現(xiàn)在輸入信號為零電平 $pvin+ = vin-)點，而會出現(xiàn)在Vi肝〈V^的某點(這里定義為負向轉(zhuǎn)折點K，)， & 的大小
由負輸入失調(diào)電壓V!o-的大小決定；當輸入信號為低電平時，即Vin+〈Vin-，使第一級放大電路的正輸出端電壓小于負輸出端電壓，即V0UT1+<VOUT1.，因此，A點為低電平，而B點 為高電平，導致MP3斷開、MP4導通，使得MP6并聯(lián)于MP2的兩端，而MP1維持不變， 此時，差分輸入信號接收電路相當于有一個正輸入失調(diào)電壓VIO+;當輸入信號由低電平逐漸 變?yōu)楦唠娖綍r，由于該正輸入失調(diào)電壓的存在，差分輸入信號接收電路的輸入-輸出電壓傳輸
曲線的轉(zhuǎn)折點不會出現(xiàn)在輸入信號為零電平(即Vin+ = Vin-)點，而會出現(xiàn)在Vm^ Vin.的某點
(這里定義為正向轉(zhuǎn)折點P^; ),的大小由正輸入失調(diào)電壓V,o+的大小決定。整個差分輸
入信號接收電路的遲滯電壓VH為VH= —K/p/,。
其中，MP3、 MP4起開關(guān)作用，當MP3、 MP4的柵的寬長比取相同值時，有
f工
i l了
「『
+ | —
'股6
〖
6 ,'os-
2
V丄乂網(wǎng)
卩 丄
(1)
乂,
/0—
5
+
丄
丄

(2)
,W"2 、 \ l 乂W/)2
本發(fā)明電路采用對稱設(shè)計，MP1、 MP2的柵的寬長比取相同值，MP5、 MP6的柵的寬長
比取相同值，即 f^、
M尸l
匸 丄
〖

iff 5
C,
ox
工
I,
結(jié)合公式(1)、 (2)可得
(3)
網(wǎng)
從(3)式可見，在給定電流Ibias和工藝條件下，電路的遲滯電壓VH僅由MP5和MP1
的柵的寬長比的值決定，因此，本發(fā)明電路具有穩(wěn)定的遲滯電壓。
另夕卜，在設(shè)計中，要求MP1、 MP2、 MP5、 MP6的柵長取相同值(0.35jmi)， MP1、 MP2 的柵寬的值為MP5、 MP6的柵寬的值的整數(shù)倍(4~6倍)，版圖布局時要注意它們之間的相 互匹配，以便獲得穩(wěn)定的遲滯電壓。
本發(fā)明電路是通過控制PMOS管MP5 、MP6弓I入輸入失調(diào)的方法來獲得固定的遲滯電壓， 整個電路不需要局部正反饋。第一級放大電路即差分輸入級電路的正輸出端OUTl+、負輸出 端OUTl-均為低阻點，晶體管MP1、MP2、MP3、MP4、MP5、MP6的柵長都取相同值(0.35,)， 并且取MP5、 MP6的柵寬的值為MP1、 MP2的柵寬的值的1/4~1/6，使得遲滯特性的引入不 影響電路的高速特點。
6常規(guī)的差分輸入信號接收電路的輸出波形圖如圖3所示。這是在標準0.35 nm CMOS工 藝、3.3V工作電壓、8mW靜態(tài)功耗、30mV遲滯電壓的條件下的模擬情況。由圖3可知， 此常規(guī)電路的最高傳輸速率為1.6Gb/s。
本發(fā)明的差分輸入信號接收電路的輸出波形圖如圖4所示。這是在標準0.35pm CMOS 工藝、3.3V工作電壓，8mW靜態(tài)功耗、30mV遲滯電壓的條件下的模擬情況。由圖4可知， 本發(fā)明電路的最高傳輸速率為2.4Gb/s。
本發(fā)明的制造工藝為通用的硅柵N阱0.35pmCMOS工藝。 本發(fā)明電路中的PMOS、 NMOS管的基本參數(shù)為 NMOS管的閾值電壓VT: 0.5 0.7V; PMOS管的閾值電壓VT: -0.65 -0.85 V; NMOS管、PMOS管的柵氧厚度7.2nm 7.7nm; MP1、 MP2的柵的寬長比180 4m/0.35 Wn~250|im/0.35|im; MP3、 MP4的柵的寬長比30 Mm/0.35 Wn ~50 Mm/0.35 MP1、 MP2、 MP3、 MP4、 MP5、 MP6的柵長0.35pm; MP5、 MP6的柵寬為MP1、 MP2的柵寬的1Z4， 1/5或1/6; PMOS管MP10的支路電流Ibias設(shè)計為1.5~1,8 mA。
權(quán)利要求
1.一種差分輸入信號接收電路，其特征在于，它含有一個基本放大電路單元，包括作第一級放大電路的PMOS管MP1、PMOS管MP2、NMOS管MN1、NMOS管MN2、PMOS管MP10，其中，MP1的柵極接正輸入端IN+，MP2的柵極接負輸入端IN-，MP1、MP2的源極與MP10的漏極相接，MP10的源極接電源VDD，MP1的漏極與MN1的柵極、漏極連接在一起，其連接點為第一級放大電路的負輸出端OUT1-，MP2的漏極與MN2的柵極、漏極連接在一起，其連接點為第一級放大電路的正輸出端OUT1+，MN1、MN2的源極均接地；作第二級放大電路的NMOS管MN3、NMOS管MN4、PMOS管MP7、PMOS管MP8，其中，MP3的柵極接第一級放大電路的負輸出端OUT1-，MP4的柵極接第一級放大電路的正輸出端OUT1+，MP7的柵極、漏極與MP8的柵極相接，且與MN3的漏極相接，MN3、MN4的源極接地，MP7、MP8的源極接電源VDD，MP8的漏極與MN4的漏極相接；作偏置電流產(chǎn)生電路的NMOS管MN5、NMOS管MN6、PMOS管MP9，其中，MN5的柵極、漏極與MN6的柵極相接，并共同與偏置電壓Vbias相接，MN5、MN6的源極接地，MN6、MP9的漏極與MP9、MP10的柵極接在一起；和一個遲滯電壓產(chǎn)生電路單元，包括PMOS管MP3、PMOS管MP4、PMOS管MP5、PMOS管MP6、PMOS管MP11、PMOS管MP12、PMOS管MP13、NMOS管MN7、NMOS管MN8、NMOS管MN9，其中，MP5的柵極接正輸入端IN+，MP6的柵極接負輸入端IN-，MP5的漏極接第一級放大電路的負輸出端OUT1-，MP6的漏極接第一級放大電路的正輸出端OUT1+，MP5的源極與MP3的漏極相接，MP6的源極與MP4的漏極相接，MP3、MP4、MP1、MP2的源極與MP10的漏極連接在一起，MP11、MN7的柵極與MP8、MN4的漏極連接在一起，MP3、MP12、MN8的柵極與MP11、MN7的漏極連接在一起，其連接點為A，MP4、MP13、MN9的柵極與MP12、MN8的漏極連接在一起，其連接點為B，MN7、MN8、MN9的源極均接地，MP11、MP12、MP13的源極均接電源VDD，MP13的漏極與MN9的漏極相接，作為整個差分輸入信號接收電路的輸出OUT。
全文摘要
本發(fā)明涉及一種差分輸入信號接收電路，它包括一個基本放大電路單元和一個遲滯電壓產(chǎn)生電路單元。本發(fā)明電路在常規(guī)電路的基礎(chǔ)上增加了兩個PMOS管MP5、MP6，通過此兩個PMOS管引入輸入失調(diào)的方法來獲得遲滯電壓，不需要引入局部正反饋，就能獲得穩(wěn)定的遲滯電壓。本發(fā)明電路兼具遲滯電壓穩(wěn)定和傳輸速率高的優(yōu)點，可將差分輸入信號接收電路的傳輸速率從常規(guī)電路的1.6Gb/s提高到2.4Gb/s。本發(fā)明電路可廣泛應(yīng)用于高速D/A轉(zhuǎn)換器領(lǐng)域。
文檔編號H03K19/0185GK101562430SQ20091010388
公開日2009年10月21日 申請日期2009年5月19日 優(yōu)先權(quán)日2009年5月19日
發(fā)明者何開全, 梁 李, 李儒章, 沈曉峰, 晨 蘇, 黃興發(fā) 申請人:中國電子科技集團公司第二十四研究所