專利名稱：：時間至數(shù)字轉(zhuǎn)換器與其方法
技術(shù)領(lǐng)域：
：本發(fā)明是關(guān)于一種電子電路，特別是關(guān)于一種時間至數(shù)字轉(zhuǎn)換器。
背景技術(shù)：
：時間至數(shù)字轉(zhuǎn)換器是廣泛應用于測量兩信號間時間差的場合。例如，一時間至數(shù)字轉(zhuǎn)換器可接收第一信號，再接收第二信號，接著輸出數(shù)字信號。其中，數(shù)字信號表示第一信號與第二信號的時間差值。時間至數(shù)字轉(zhuǎn)換器的特性可包括有檢測范圍(detectionrange)、時間分辨率(timingresolution)、以及非線性(non-linearity)。檢測范圍是指時間至數(shù)字轉(zhuǎn)換器可以測量的最大時間差值，當檢測范圍增加時，一般環(huán)型時間至數(shù)字轉(zhuǎn)換器可利用其重復循環(huán)特性的優(yōu)點減少延遲單元的使用量。然而，時間至數(shù)字轉(zhuǎn)換器所能檢測的最小時間差(即時間分辨率)，仍易受到其延遲單元的延遲時間影響。
發(fā)明內(nèi)容本發(fā)明的目的之一在提供一種時間至數(shù)字轉(zhuǎn)換器，以解決上述的問題。本發(fā)明一實施例提供了一種時間至數(shù)字轉(zhuǎn)換器，包含有第一多相位時鐘產(chǎn)生器，用以接收第一輸入時鐘，且產(chǎn)生第一組多相位時鐘。第二多相位時鐘產(chǎn)生器，用以接收第二輸入時鐘，且產(chǎn)生第二組多相位時鐘；以及時間至數(shù)字轉(zhuǎn)換核心器，用以接收第一組多相位時鐘與第二組多相位時鐘，以產(chǎn)生數(shù)字輸出數(shù)值，且數(shù)字輸出數(shù)值對應于為第一輸入時鐘與第二輸入時鐘的時間差值。本發(fā)明的另一實施例提供了一種時間至數(shù)字轉(zhuǎn)換器，包含有多個延遲單元，用以接收第一輸入時鐘，產(chǎn)生第一組多相位時鐘。相位內(nèi)插器，將第二輸入時鐘與一預設時鐘進行相位內(nèi)插，以產(chǎn)生第二組多相位時鐘。以及邏輯電路，依據(jù)第一組多相位時鐘與第二組多相位時鐘產(chǎn)生一數(shù)字值，其中數(shù)字值表示第一輸入時鐘與第二輸入時鐘間的時間差值。一種用以決定第一輸入時鐘與第二輸入時鐘間的延遲時間的方法，包含有下列步驟首先，接收第一輸入時鐘，以產(chǎn)生第一組多相位時鐘；接收第二輸入時鐘，以產(chǎn)生第二組多相位時鐘；之后，利用時間至數(shù)字轉(zhuǎn)換核心器(Time-to-digitalconvertercore)依據(jù)第一組多相位時鐘與第二組多相位時鐘產(chǎn)生一數(shù)字值；其中數(shù)字值是表示第一輸入時鐘與第二輸入時鐘間的時間差值。圖1顯示本發(fā)明一實施例的時間至數(shù)字轉(zhuǎn)換器的示意圖。圖2顯示圖1所示時間至數(shù)字轉(zhuǎn)換器的一時序圖。圖3顯示本發(fā)明一實施例的環(huán)型延遲鏈的示意圖。圖4顯示本發(fā)明一實施例的一相位內(nèi)插器的示意圖。圖5顯示圖4相位內(nèi)插器的一時序圖。圖6顯示本發(fā)明一實施例時間至數(shù)字核心的示意圖。圖7顯示本發(fā)明一實施例的一時間至數(shù)字轉(zhuǎn)換器校準固定延遲誤差的方法。100時間至凄t字轉(zhuǎn)換器110第一多相位時鐘產(chǎn)生器120時間至數(shù)字轉(zhuǎn)換核心器130第二多相位時鐘產(chǎn)生器205延遲鏈205-1-205-9、405-1~405-2延遲單元201、604多工器202邊緣觸發(fā)閂鎖裝置203單穩(wěn)態(tài)多振動器410內(nèi)插電路605-1、605-2.....605-32觸發(fā)器605觸發(fā)器陣列620正緣檢測邏輯器621窄脈沖檢測邏輯器601增量計數(shù)器602電平感測透通閂鎖器603、606加法器Mx乘法器607、609延遲元件608保持觸發(fā)器具體實施例方式本發(fā)明中，揭露了數(shù)個特定的詳細說明的實施例，如電路、元件、方法，以令讀者充分了解整個發(fā)明的實施方式。然而，本領(lǐng)域技術(shù)人員應了解本發(fā)6明并不限制于此些實施例，只要不脫離本發(fā)明的要旨，該行業(yè)者可進行各種變形或變更。而關(guān)于眾所皆知的技術(shù)部分將不再詳細說明，以避免模糊本發(fā)明的焦點。圖1顯示本發(fā)明一實施例的時間至^t字轉(zhuǎn)換器(Time-to-digitalconverter,TDC)100的示意圖。該時間至數(shù)字轉(zhuǎn)換器100包含有第一多相位時鐘產(chǎn)生器110，時間至數(shù)字轉(zhuǎn)換核心器(TDCcore)120,以及第二多相位時鐘產(chǎn)生器130。一實施例，該時間至數(shù)字轉(zhuǎn)換核心器(TDCcore)120是由邏輯電路所形成。其中，該第一多相位時鐘產(chǎn)生器與該第二多相位時鐘產(chǎn)生器可由多種多相位時鐘產(chǎn)生器來實現(xiàn)，例如是延遲鎖定回路(Delay-lockedloop,DLL)、環(huán)型延遲鏈(Circulardelaychain)、相位內(nèi)插器(Phaseinterpolator)、…等。一實施例，第一多相位時鐘產(chǎn)生器110包括有一環(huán)型延遲鏈(Circulardelaychain)。一實施例，第二多相位時鐘產(chǎn)生器130包括有一相位內(nèi)插器(Phaseinterpolator)。一實施例中，時間至數(shù)字轉(zhuǎn)換器IOO的第一多相位時鐘產(chǎn)生器(例如是環(huán)型延遲鏈)110接收一第一輸入時鐘Start,依據(jù)第一輸入時鐘Start產(chǎn)生一第一組多相位時鐘；且其第二多相位時鐘產(chǎn)生器(例如是相位內(nèi)插器)130接收一第二輸入時鐘Stop,依據(jù)第二輸入時鐘Stop產(chǎn)生一第二組多相位時鐘；并由時間至數(shù)字轉(zhuǎn)換核心器120接收第一組多相位時鐘與第二組多相位時鐘，來產(chǎn)生一對應于第一輸入時鐘Start與第二輸入時鐘St叩的時間差值的數(shù)字輸出信號S0UT(以下簡稱數(shù)字輸出S0UT)。其中，數(shù)字輸出信號S0UT可表示第一輸入時鐘Start與第二輸入時鐘Stop信號正緣(risingedge)間的時間差值，如圖2所示。圖2顯示時間至數(shù)字轉(zhuǎn)換器100測量第一輸入信號Start與第二輸入信號Stop信號間的時間差值產(chǎn)生的數(shù)字輸出SOUT的波形圖。數(shù)字輸出SOUT為信號Start與Stop間信號正緣的時間差值的數(shù)字表示，且可為一多位的數(shù)字數(shù)值。其中，其位的寬度可依所需求的檢測范圍而定。一實施例，環(huán)型延遲鏈110接收第一輸入時鐘Start,并接收來自相位內(nèi)插器130的第二組多相位時鐘P(l)-P(4)的最后一個相位時鐘P(4)，且通過第一輸入時鐘Start通過其延遲鏈來產(chǎn)生一第一組多相位時鐘C(l)~C(9)。之后，將其延遲鏈中最后一相位時鐘重新循環(huán)(Re-circulating)送回至延遲鏈的第一延遲單元的輸入。其中，該第一組多相位時鐘與該第二組多相位時鐘的數(shù)量，可依據(jù)實際的電路設計而有所改變，非本發(fā)明的限制。圖1的示例中，環(huán)型延遲鏈110接收第一輸入時鐘Start,且傳輸?shù)谝惠斎霑r鐘通過其延遲鏈的多數(shù)個延遲單元(參考圖3延遲單元205)，以產(chǎn)生多相位時鐘C(l)~C(9)。其中，連續(xù)的時鐘C(n)以及C(n+l)間(即每兩相鄰時鐘間)系設有一時間差值的間隔，該時間差值為該些延遲單元所產(chǎn)生的時間延遲。一實施例，相位內(nèi)插器130接收第二輸入時鐘Stop,產(chǎn)生上述第二組多相位時鐘。其中，相位內(nèi)插器130通過傳輸?shù)诙斎霑r鐘Stop通過其內(nèi)的一延遲單元(如環(huán)型延遲鏈110使用的延遲單元)來產(chǎn)生一延遲時鐘，且再將第二輸入時鐘Stop與該延遲時鐘進行相位內(nèi)插來產(chǎn)生該第二組多相位時鐘。圖1的示例中，相位內(nèi)插器130傳輸?shù)诙斎霑r鐘Stop通過一延遲單元(如圖4的延遲單元405)來產(chǎn)生延遲時鐘，而該延遲時鐘即為第二輸入時鐘Stop的延遲版本。相位內(nèi)插器130再利用第二輸入時鐘Stop與延遲版本的時鐘進行相位內(nèi)插，來產(chǎn)生多相位時鐘P(l)~P(4)。一實施例，時間至數(shù)字轉(zhuǎn)換核心器120接收來自環(huán)型延遲鏈110的第一組多相位時鐘，并接收來自相位內(nèi)插器130的第二組多相位時鐘，且產(chǎn)生數(shù)字輸出S0UT。其中，數(shù)字輸出S0UT表示第一輸入時鐘Start與第二輸入時鐘Stop的信號正緣間的時間差值。圖3是顯示本發(fā)明一實施例的環(huán)型延遲鏈110的示意圖。一實施例，環(huán)型延遲鏈110接收第一輸入時鐘Start及由相位內(nèi)插器130產(chǎn)生的第二組多相位時鐘中的最后一個相位時鐘，并且產(chǎn)生第一組多相位時鐘。圖3的示例中，環(huán)型延遲鏈110包含一延遲鏈205(該延遲鏈包含有延遲單元205-1~205-9)、多工器201、邊緣觸發(fā)閂鎖裝置(edge-triggedlatchingdevice)202，以及單穩(wěn)態(tài)多振動器(Mono—stablemulti-vibrator)203。環(huán)型延遲鏈110接收第一輸入時鐘Start,且產(chǎn)生包含九個相位時鐘的第一組多相位時鐘C(l)~C(9)。其中，前八個相位時鐘C(l)~C(8),是均勻地分布，該些時鐘的時間差值都等于一延遲單元205的一延遲時間△。而倒數(shù)第二個時鐘，即第8個時鐘C(8),可用來循環(huán)回到第一延遲單元205-1的輸入，以作為第一輸入時鐘的信號正緣，達成信號重復循環(huán)的運作。另外，第九個延遲單元205-9是一用來匹配的延遲單元，即其用來讓前八個延遲單元205-1-205-8具有等量的負載。而時鐘C(9)還用于驅(qū)動時間至數(shù)字轉(zhuǎn)換核心器120的增量計算器(incrementalcounter),關(guān)于此點將在之后的內(nèi)容中詳細說明。環(huán)型延遲鏈110具有兩種狀態(tài)，該狀態(tài)可由信號SEL所決定。信號SEL是由邊緣觸發(fā)閂鎖裝置202的輸出耦接至多工器201的選擇輸入。信號SEL是用以控制環(huán)型延遲鏈110的再循環(huán)回路的開路(open)及閉路(close)。再循環(huán)回路的路徑是先由延遲單元205-1通至205-8,接著由延遲單元205-8回到多工器20H請參考線路204)，之后再回到延遲單元205-1。當信號SEL為二進制0時，多工器201將再循環(huán)回路開路(open)。當信號SEL為二進制1時，多工器201將再循環(huán)回路閉路(close),藉此允許時鐘C(8)重新循環(huán)回到第一延遲單元205-1的輸入。須注意，信號SEL的值可由邊緣觸發(fā)閂鎖裝置202接收的中介時鐘(Intermediateclock)SP與最后一相位時鐘P(4)所決定。其中，中介時鐘SP是由單穩(wěn)態(tài)多振動器203所產(chǎn)生。單穩(wěn)態(tài)多振動器203可確保不論第一輸入時鐘Start的脈沖寬度如何變化，由每一第一輸入時鐘Start信號正緣觸發(fā)產(chǎn)生的中介時鐘SP的脈沖皆具有固定的脈沖寬度。邊緣觸發(fā)閂鎖裝置202具有兩個輸入接腳R與S，與一輸出接腳Q。其中，R是一正緣觸發(fā)的接腳，S是一負緣觸發(fā)的接腳。當輸入接腳R接收到信號正緣，則不管輸入接腳S信號數(shù)值為何，輸出接腳Q的信號SEL將被設為二進制的0。而當輸入接腳S接收到信號負緣，且輸入接腳R的信號數(shù)值是二進制的0時，輸出接腳Q的信號SEL將被設定為二進制的1;反之，當輸入接腳R的信號數(shù)值是二進制的1時，輸出接腳Q的信號SEL數(shù)值將被設定為二進制的0。初始狀態(tài)時，由于先前周期中，時鐘P(4)為正緣的關(guān)系，所以再循環(huán)回路為開路(open)。而當?shù)谝惠斎霑r鐘Start施加至單穩(wěn)態(tài)多振動器203時，一中介時鐘SP的正緣隨著回路的開路(open)而傳輸并通過延遲鏈。單穩(wěn)態(tài)多振動器203可設定為使中介時鐘SP具有一約等于延遲鏈(包含全部延遲單元205)的總延遲時間脈沖寬度的一半。假若時鐘P(4)未變?yōu)槎M制的1、且大約為延遲鏈的總延遲時間的一半時，將時鐘SP變?yōu)槎M制的0，則會使輸出接腳Q的信號SEL設定為二進制的1,而將再循環(huán)回路閉路(close)。接著，于時鐘P(4)變?yōu)槎M制1后，再循環(huán)回路被開路(open)，且通過延遲鏈傳輸?shù)男盘枌⒉粫貍髦恋谝谎舆t單元205-1的輸入。每一次通過延遲鏈的傳輸(即一信號通過延遲單元205-1~205-8)代表一單位時間值。舉例而言，假設延遲鏈的總延遲時間為lns，則信號通過延遲單元205-l205-8—次，所測量出的時間值即為lns。因此，當?shù)谝慌c第二輸入時鐘間Start、Stop的時間差值大于3ns時，至少需要讓信號通過延遲至數(shù)字轉(zhuǎn)換核心器120來得知。在時間至數(shù)字轉(zhuǎn)換核心器120中，設有計數(shù)器計數(shù)時鐘C(9)的增量，而追蹤信號通過延遲^T連的次數(shù)。圖4是顯示本發(fā)明一實施例的相位內(nèi)插器130的示意圖。一實施例，相位內(nèi)插器130用以接收第二輸入時鐘Stop,且產(chǎn)生一第二組多相位時鐘。于圖4的示例中，相位內(nèi)插器130包含有延遲單元405(即405-1與405-2)及一個四相位內(nèi)插電路410。每一延遲單元405和環(huán)型延遲鏈110中的延遲單元205定義上(nominally)相同，也因此可具有相同的延遲時間△。第二輸入時鐘Stop通過延遲單元405-1及405-2。延遲單元405-1產(chǎn)生一延遲時鐘Stop_d，而延遲單元405-2為一匹配用的延遲單元。在此請注意時鐘Stop一d為Stop信號的一延遲版本。信號Stop與Stop-d耦接到四相位內(nèi)插電路410,且四相位內(nèi)插電路410通過對Stop與Stop—d近進行內(nèi)插，來產(chǎn)生包含有四個相位時鐘的第二組多相位時鐘P(l)~PH)。四相位內(nèi)插電路"0產(chǎn)生的四個相位時鐘P(l)~P(4)，其相位時鐘之間具有均等分配的時間差值，即四分之一的延遲時間A。并且四個相位時鐘P(l)P(4)耦接至時間至數(shù)字轉(zhuǎn)換核心器120的輸入(如圖l所示)。而其最后一相位時鐘P(4)耦接至環(huán)型延遲鏈110，如前所述。圖5是顯示本發(fā)明一實施例的相位內(nèi)插器130的一時序圖。信號Stop與Stop-d的時間差值為△(即通過延遲單元405-1的延遲時間)，且四相位內(nèi)插電^各410利用Stop與Stop—d進行內(nèi)插后產(chǎn)生四個相位，因此每一連續(xù)時鐘P(n)及P(n+l)之間(每兩相鄰時鐘間)是以△/4所間隔，如圖5所示。圖6是顯示本發(fā)明一實施例的時間至數(shù)字轉(zhuǎn)換核心器120的示意圖。一實施例，時間至數(shù)字轉(zhuǎn)換核心器120接收來自環(huán)型延遲鏈110的第一組多相位時鐘，且接收來自相位內(nèi)插器130的第二組多相位時鐘，并產(chǎn)生一數(shù)字輸出SOUT,該數(shù)字輸出SOUT表示第一與第二輸入時鐘正緣間的時間差值。圖610的示例中，時間至數(shù)字轉(zhuǎn)換核心器120包含有一觸發(fā)器陣列605(即605-1、605-2.....605-32)、一正緣檢測邏輯器620，一窄脈沖檢測邏輯器621、一增量計數(shù)器601、一電平感測透通閂鎖器(Level-sensitivetransparentlatch)602、一多工器604、加法器603與606、一乘法器Mx、延遲元件607與609、以及保持觸發(fā)器(Holdingfilp-flops)608。圖6的示例中，時間至數(shù)字轉(zhuǎn)換核心器120接收來自環(huán)型延遲鏈110的九個相位時鐘C(1)C(9)，且接收來自相位內(nèi)插器130的四個相位時鐘P(l)~P(4),并產(chǎn)生數(shù)字輸出S0UT，該數(shù)字輸出SOUT表示信號Start與Stop正緣間的時間差值(如圖1所示)。由環(huán)型延遲鏈110所產(chǎn)生的八個相位時鐘C(l)-C(8)具有分辨率A,而由相位內(nèi)插器130所產(chǎn)生的四個相位時鐘P(l)P(4)具有分辨率A/4(請參照圖5)。利用相位內(nèi)插器130所產(chǎn)生的四個相位時鐘P(1)P(4)來取樣由環(huán)型延遲鏈110所產(chǎn)生的八個相位時鐘C(1)~C(8)，即可擷取出延遲鏈中信號的四組快照(Snapshot)。圖6的示例中，可由時鐘P(l)、P(2)、P(3)、P(4)中取樣出一時鐘快照C(l);可由時鐘P(l)、P(2)、P(3)、P(4)中取樣出一時鐘快照C(2);…依此類推。如此，每一組快照可具有8個樣本，每一樣本儲存于一對應的觸發(fā)器605中。舉例而言，由時鐘P(1)所擷取的時鐘C(1)樣本是由觸發(fā)器605-4的輸出Q(4)來表示；由時鐘P(l)所擷取的時鐘CG)樣本是由觸發(fā)器605-8的輸出Q(8)來表示，……依此類推。如此，四組快照的總合共有32個樣本Q(l)~Q(32),并會輸入至正緣檢測邏輯器620。接著，正緣檢測邏輯器620檢查Q(l)~Q(32)，并依此決定延遲鏈中信號Start的正緣位置。延遲鏈中信號Start的正緣位置表示直到最后一輪的循環(huán)中信號所通過的延遲單元605的數(shù)目，此數(shù)目即代表信號Start與Stop正緣間的時間差的余數(shù)(Remainder),并且等于總時間差減去先前循環(huán)已運行的時間。此余數(shù)是由正緣檢測邏輯器620產(chǎn)生，作為一第二數(shù)字值0ut2。延遲鏈中信號Start的一范例通過快照的方式擷取出，其分辨率等于一延遲單元的延遲時間A。然而，信號傳輸通過每一延遲單元的輸入與輸出節(jié)點間的瞬時波形卻無法得知。須注意，瞬時波形是可由更多連續(xù)快照來擷取出。如圖6的示例中，擷取了共四組具有延遲時間△/4的快照，因此時間至數(shù)字轉(zhuǎn)換器100的時間分辨率是為A/4。而正緣檢測邏輯器620用以;險測延遲鏈中信號Start正緣的位置，并產(chǎn)生一第二數(shù)字值0ut2。當相位內(nèi)插器130所產(chǎn)生的四相位時鐘的正緣發(fā)生時，可利用觸發(fā)器605的向量(Vector)來擷取延遲鏈中信號的快照。依此方式，共擷取了四組快照，也就是說運用了具有四個向量的觸發(fā)器陣列605。正緣檢測邏輯器620可使用以下算法來決定正緣的位置if(Q(1H&Q(2)==0)0ut2=1，elseif(Q(2)==l&Q(3)==0)0ut2=2，elseif(Q(3)==l&Q(4)==0)0ut2=3，elseif(Q(N)==1&Q(N+1)==0)0ut2=N,elseif(Q(31)==l&Q(32)==0)0ut2=31，elseif(Q(32)==l&Q(1)==0)0ut2=32，elseOuU=0;每當信號Start信號的正緣傳輸通過延遲^1一次，增量計數(shù)器601將其計數(shù)值0ut0加l。信號Start傳輸通過全部延遲鏈則由時鐘C(9)表示，且時鐘C(9)由閂鎖器602所接收。在時鐘P(4)(第二組多相位時鐘的最后一個相位)到達后，再循環(huán)回路即開路(open)，且延遲鏈中第一組多相位時鐘的多個快照即被擷取。一計數(shù)值OutO產(chǎn)生，且顯示出信號Start正緣通過延遲鏈的次數(shù)。計數(shù)值OutO可包含或可不包含最后一次循環(huán)。若窄脈沖檢測邏輯器621判定由下一個離開最后一延遲單元(即延遲單元205-8)、并重新循環(huán)至延遲鏈中第一延遲單元(即延遲單元205-l)的脈沖太狹窄的話，則計數(shù)值OutO將不包含最后一輪循環(huán)。反之，計數(shù)值OutO將包含最后一輪循環(huán)。增量計算器601用以計數(shù)信號Start正緣(即第一輸入時鐘)循環(huán)的次數(shù)。增量計算器601的時鐘接腳是由通透閂鎖器602傳輸?shù)臅r鐘C(9)所驅(qū)動。當其時鐘接腳的數(shù)位數(shù)值是二進制的1，通透閂鎖器602可讓信號通過(Transparent);當其時鐘接腳的數(shù)位數(shù)值是二進制的Q時，通透閂鎖器602不讓信號通過(Opaque)。通透閂鎖器602的時鐘輸入接腳是通過窄脈沖檢測邏輯器621的輸出信號Enable所驅(qū)動。每當時鐘P(4)的正緣出現(xiàn)時，一窄脈沖可能由于一突然斷路的(broken)再循環(huán)回^^而存在。若檢測出一窄脈沖，則通透閂鎖器602將被禁能，且通過延遲鏈的最后一輪循環(huán)的信號正緣不會被增量計數(shù)器601計數(shù)出。圖6的示例中，若以下的滿足狀況時，將視為存在一窄脈沖(Q(4)==1)&(Q(8)==0)&(P(1)1)。按照Enable信號的方式來表示，if(Q(4)==l&Q(8)==0&P(1)==1)Enable=0,elseEnable==1;由此可了解，也可以選擇許多不同組的信號來檢測窄脈沖。信號的選擇是依據(jù)可否由延遲鏈中過濾出窄脈沖的狀況而定。另一可讓窄脈沖;f全測邏輯器621;險測一窄樂jc沖的算法如下if((Q(4)==l&Q(8)==0&P(1)==1)or(Q(3)==l&Q(7)==0&P(2)==1)or(Q(2)==l&Q(6)==0&P(3)==1)or(Q(l)==l&Q(5)==0&P(4)l))Enable=0，elseEnable==1;若窄脈沖檢測邏輯器621維持(Assert)其輸出信號致能Enable,則多工器604會將增量計數(shù)器601最后的計數(shù)值0ut0減1。如圖6所示，即當輸出信號Enable為二進制的1時，多工器604輸出一個數(shù)字值-1。而若輸出信號EnaMe未被維持(如不輸出、或沒有致能)，則增量計數(shù)器601最后計數(shù)值不會減l。如圖6所示，當輸出信號Enable為二進制的0時，多工器604輸出0。接著，由加法器603輸出的結(jié)果將利用乘法器Mx乘以一常數(shù)32,以獲得第一數(shù)位數(shù)值0utl。其中，常數(shù)32代表全部四組快照所擷取的樣本總數(shù)。圖6的示例中，正緣檢測邏輯器620用以產(chǎn)生第二數(shù)字數(shù)值Out2。加法器606將第一數(shù)位數(shù)值0utl與第二數(shù)字數(shù)值Out2相加，以產(chǎn)生數(shù)字輸出S0UT。請注意，保持觸發(fā)器608包含有多個觸發(fā)器，且每一觸發(fā)器儲存一多位數(shù)字輸出S0UT的一位。在此處，為了清楚地表達觸發(fā)器608，于圖例中僅以單一區(qū)塊來繪示。延遲元件607用以將時鐘P(4)延遲一預設數(shù)值，如此數(shù)字輸出SOUT在進入觸發(fā)器608由觸發(fā)器608取樣時可事先準備好。接著，由另一延遲元件609延遲后，增量計數(shù)器601與陣列觸發(fā)器605將重置(Reset)為0。13時間至數(shù)字轉(zhuǎn)換器100可適用于各種的時間測量應用。例如，時間至數(shù)字轉(zhuǎn)換器100可適用于一相鎖回路(Phaselockloop)，其第一輸入時鐘可來自一反饋回路(Feedbackloop),而第二輸入時鐘可為一接收進來的輸入時鐘(Incomingclock)。時間至數(shù)字轉(zhuǎn)換器100可用來決定反饋時鐘與輸入時鐘間的時間差值，并最小化該時間差值以讓反饋時鐘鎖定輸入時鐘。由信號Start至中介時鐘SP之間，以及信號Stop至最后相位時鐘P(4)之間均可能存在著某些固定延遲(constantdelay)。大部分的情況下，每當時間至數(shù)字轉(zhuǎn)換器100設于一閉回路系統(tǒng)時(Closedloopsystem),固定延遲的誤差(0ffset)是不需被修正，因為閉回路系統(tǒng)會自動補償此固定延遲。若固定延遲的誤差必須被修正，則可分別驅(qū)動一時鐘波形至第一與第二輸入時鐘(在本實施例中，即為信號Start與Stop)來進行校準。此校準技術(shù)說明如下，并請參考圖7的流程圖。圖7是顯示本發(fā)明一實施例的校正時間至數(shù)字轉(zhuǎn)換器的固定延遲的方法流程圖。校正時間至數(shù)字轉(zhuǎn)換器的固定延遲的方法700包含有下列步驟步驟701:變數(shù)SUM與N兩者皆初始化為0。步驟702:以相同的時鐘波形驅(qū)動信號Start及Stop信號。步驟703:總合變量SUM被設定為總合變量S固+時間至數(shù)字轉(zhuǎn)換核心器120的數(shù)字輸出S0UT，且變量N以1為增加的數(shù)值。步驟704:若N小于MAX，重復步驟702與703,且以MAX作為總測量量。步驟705:當滿足步驟704的條件時(satisfied),校正誤差值OFFSET是由變量SUM除以變量N來決定。接著，時間至數(shù)字轉(zhuǎn)換核心器120的數(shù)字輸出S0UT可減掉校正偏移，而補償此固定的延遲。須注意，上述說明均是以信號的波形正緣(Raisingedge)來作處理，本發(fā)明不限于此。本領(lǐng)域技術(shù)人員當可依據(jù)本發(fā)明的要旨，輕易實作出變形，例如可采用信號波形的各種參考點(非波形正緣(Raisingedge))來作變形，例如一實施例中，可采用信號的波形負緣(Fallingedge)來作處理。本發(fā)明中，揭露了數(shù)個特定的詳細說明的方法與裝置，以令讀者充分了解整個發(fā)明的實施例。然而，本領(lǐng)域技術(shù)人員將了解本發(fā)明并不限制于該些實施例，只要不脫離本發(fā)明的要旨，該行業(yè)者可進行各種變形或變更。權(quán)利要求1.一種時間至數(shù)字轉(zhuǎn)換器，包含有第一多相位時鐘產(chǎn)生器，用以接收第一輸入時鐘，且用以依據(jù)該第一輸入時鐘以產(chǎn)生第一組多相位時鐘；第二多相位時鐘產(chǎn)生器，用以接收第二輸入時鐘，且用以依據(jù)該第二輸入時鐘以產(chǎn)生第二組多相位時鐘；以及時間至數(shù)字轉(zhuǎn)換核心器，用以接收該第一組多相位時鐘與該第二組多相位時鐘，以產(chǎn)生數(shù)字輸出數(shù)值，且該數(shù)字輸出數(shù)值對應于該第一輸入時鐘與第二輸入時鐘的時間差值。2.根據(jù)權(quán)利要求1所述的時間至數(shù)字轉(zhuǎn)換器，其中，該第一多相位時鐘產(chǎn)生器為環(huán)型延遲鏈。3.根據(jù)權(quán)利要求2所述的時間至數(shù)字轉(zhuǎn)換器，其中，該環(huán)型延遲鏈包含有多個延遲單元，且每一延遲單元具有一延遲時間A。4.根據(jù)權(quán)利要求3所述的時間至數(shù)字轉(zhuǎn)換器，其中，該第二多相位時鐘產(chǎn)生器包括有相位內(nèi)插器，其中該第二組多相位時鐘是由該相位內(nèi)插器將該第二輸入時鐘與一預設時鐘進行內(nèi)插而產(chǎn)生。5.根據(jù)權(quán)利要求4所述的時間至數(shù)字轉(zhuǎn)換器，其中該預設時鐘為該第二輸入時鐘延遲該延遲時間A的延遲版本。6.根據(jù)權(quán)利要求1所述的時間至數(shù)字轉(zhuǎn)換器，其中該時間至數(shù)字轉(zhuǎn)換核心器利用該第二組多相位時鐘取樣該第一組多相位時鐘的每一時鐘。7.根據(jù)權(quán)利要求2所述的時間至數(shù)字轉(zhuǎn)換器，其中該環(huán)型延遲鏈包含有多個延遲單元，其中該多個延遲單元中的第一延遲單元用以接收由另一個延遲單元循環(huán)反饋的時鐘輸出。8.根據(jù)權(quán)利要求7所述的時間至數(shù)字轉(zhuǎn)換器，其中該時間至數(shù)字轉(zhuǎn)換核心器包含計數(shù)器，用以計數(shù)第一輸入時鐘的脈沖通過的延遲鏈的的次數(shù)，其中該延遲鏈包含有多個延遲單元。9.根據(jù)權(quán)利要求7所述的時間至數(shù)字轉(zhuǎn)換器，其中時間至數(shù)字轉(zhuǎn)換核心器還包含窄脈沖檢測邏輯器，用以決定該第一輸入時鐘與該第二輸入時鐘的時間差值的計數(shù)中是否包括最后一次循環(huán)的時鐘輸出。10.根據(jù)權(quán)利要求9所述的時間至數(shù)字轉(zhuǎn)換器，是用以產(chǎn)生第一輸入時鐘的多數(shù)個樣本，其中，該些樣本的取樣次數(shù)等于該第一組多相位時鐘的時鐘數(shù)目乘以該第二組多相位時鐘的時鐘數(shù)目。11.根據(jù)權(quán)利要求1所述的時間至數(shù)字轉(zhuǎn)換器，其中該第一組多相位時鐘中連續(xù)時鐘的每兩相鄰時鐘間隔為一延遲時間△。12.根據(jù)權(quán)利要求11所述的時間至數(shù)字轉(zhuǎn)換器，其中該第二組多相位時鐘中連續(xù)時鐘的每兩相鄰時鐘間隔為一延遲時間，該延遲時間等于該延遲時間A除以該第二組多相位時鐘的時鐘lt目。13.根據(jù)權(quán)利要求1所述的時間至數(shù)字轉(zhuǎn)換器，其中，該第二多相位時鐘產(chǎn)生器為相位內(nèi)插器，該第二組多相位時鐘是由該相位內(nèi)插器將該第二輸入時鐘與一預設時鐘進行內(nèi)插而產(chǎn)生。14.根據(jù)權(quán)利要求13所述的時間至數(shù)字轉(zhuǎn)換器，其中該預設時鐘為該第二輸入時鐘延遲一延遲時間△的延遲版本。15.—種用以決定第一輸入時鐘與第二輸入時鐘間的時間差的方法，包含有接收第一輸入時鐘，以產(chǎn)生第一組多相位時鐘；接收第二輸入時鐘，以產(chǎn)生第二組多相位時鐘；以及利用時間至數(shù)字轉(zhuǎn)換核心器依據(jù)該第一組多相位時鐘與該第二組多相位時鐘以產(chǎn)生數(shù)字值；其中該數(shù)字值表示該第一輸入時鐘與該第二輸入時鐘間的時間差值。16.根據(jù)權(quán)利要求15所述的方法，其中產(chǎn)生該第二組多相位時鐘的步驟包括有將該第二輸入時鐘與一預設時鐘進行相位內(nèi)插，以產(chǎn)生該第二組多相位時鐘。17.根據(jù)權(quán)利要求16所述的方法，其中該預設時鐘為該第二輸入時鐘的延遲版本。18.根據(jù)權(quán)利要求15所述的方法，其中該第一組多相位時鐘是利用該第一輸入時鐘通過包含多個延遲單元的一延遲鏈而產(chǎn)生。19.根據(jù)權(quán)利要求18所述的方法，其中該多個延遲單元中的每一該延遲單元具有一延遲時間A，且該預設時鐘是利用延遲該第二輸入時鐘延遲時間A而產(chǎn)生。20.根據(jù)權(quán)利要求15所述的方法，其中該數(shù)字值是利用該第二組多相位時鐘取樣該第一組多相位時鐘而產(chǎn)生。21.根據(jù)權(quán)利要求15所述的方法，其中該第一組多相位中連續(xù)時鐘的每兩相鄰時鐘間隔為一延遲時間△。22.根據(jù)權(quán)利要求21所述的方法，其中該第二組多位時鐘中連續(xù)時鐘的每兩相鄰時鐘間隔為一延遲時間，該延遲時間等于該延遲時間△除以該第二組多相位時鐘的時鐘數(shù)目。23.—種時間至數(shù)字轉(zhuǎn)換器，包含有多個延遲單元，用以接收第一輸入時鐘，產(chǎn)生第一組多相位時鐘；相位內(nèi)插器，將第二輸入時鐘與預設時鐘進行相位內(nèi)插，以產(chǎn)生第二組多相位時鐘；以及邏輯電路，依據(jù)該第一組多相位時鐘與該第二組多相位時鐘產(chǎn)生一數(shù)字值，其中該數(shù)字值表示該第一輸入時鐘與與該第二輸入時鐘間的時間差值。24.根據(jù)權(quán)利要求23所述的時間至數(shù)字轉(zhuǎn)換器，其中該預設時鐘是延遲該第二輸入時鐘一延遲時間而產(chǎn)生。25.根據(jù)權(quán)利要求24所述的時間至數(shù)字轉(zhuǎn)換器，其中該第一組多相位時鐘中連續(xù)時鐘的每兩相鄰時鐘是由一延遲時間所間隔。26.根據(jù)權(quán)利要求23所述的時間至數(shù)字轉(zhuǎn)換器，其中該邏輯電路利用該第二組多相位時鐘取樣該第一組多相位時鐘的每一時鐘。27.根據(jù)權(quán)利要求23所述的時間至數(shù)字轉(zhuǎn)換器，其中該邏輯電路包含計數(shù)器，用以計數(shù)第一輸入時鐘的脈沖通過該多個延遲單元的次數(shù)。28.根據(jù)權(quán)利要求23所述的時間至數(shù)字轉(zhuǎn)換器，其中該邏輯電路還包含窄脈沖檢測邏輯器，用以決定該第一輸入時鐘與該第二輸入時鐘的時間差值的計數(shù)中是否包括最后一次循環(huán)的時鐘輸出。29.根據(jù)權(quán)利要求23所述的時間至數(shù)字轉(zhuǎn)換器，是用以產(chǎn)生第一輸入時鐘的多數(shù)個樣本，其中，該些樣本的取樣次數(shù)等于該第一組多相位時鐘的時鐘數(shù)目乘以該第二組多相位時鐘的時鐘數(shù)目。30.根據(jù)權(quán)利要求23所述的時間至數(shù)字轉(zhuǎn)換器，其中該第一組多相位時鐘中連續(xù)時鐘的每兩相鄰時鐘間隔為一延遲時間△。31.根據(jù)權(quán)利要求30所述的時間至數(shù)字轉(zhuǎn)換器，其中該第二組多相位時鐘中連續(xù)時鐘的每兩相鄰時鐘間隔為一延遲時間，該延遲時間等于該延遲時間A除以該第二組多相位時鐘的時鐘^:目。全文摘要本發(fā)明揭露了一種時間至數(shù)字轉(zhuǎn)換器與其相關(guān)方法。時間至數(shù)字轉(zhuǎn)換器包含有第一多相位時鐘產(chǎn)生器、第二多相位時鐘產(chǎn)生器，以及時間至數(shù)字轉(zhuǎn)換核心器。第一多相位時鐘產(chǎn)生器接收第一輸入時鐘，且產(chǎn)生第一組的多相位時鐘。第二多相位時鐘產(chǎn)生器接收第二輸入時鐘，且產(chǎn)生第二組多相位時鐘。時間至數(shù)字轉(zhuǎn)換核心器依據(jù)第一組與第二組多相位時鐘來決定第一輸入時鐘與第二輸入時鐘的時間差值。文檔編號H03M1/50GK101594149SQ20091014200公開日2009年12月2日申請日期2009年5月27日優(yōu)先權(quán)日2008年5月29日發(fā)明者謝鴻元申請人:瑞昱半導體股份有限公司