專利名稱：斷電延遲電路與方法,以及具斷電延遲的音響系統的制作方法
技術領域：
本發(fā)明涉及一種斷電延遲電路與方法，具體地說，是一種用于音響系統的斷電延 遲電路與方法。
背景技術：
為避免揚聲器在音響系統開啟及關閉時產生爆音(pop)，已知技術使用音訊消音 (audio mute)集成電路(IC)來消除爆音。然而在電源關閉時，音訊消音IC缺乏足夠大的 電源電壓支持其內部電路正確運作，因此難以維持其消音功能。為解決此問題，必須在電源 關閉時延長音訊消音IC的電源電壓的維持時間，使其內部電路在電源關閉后仍能正常工 作一段時間，讓音源靜音的功能發(fā)揮作用，且讓音響系統的輸出電壓訊號在電源關閉后仍 能正確維持一段時間。美國專利號5778238揭露一種用于微控制器的電源關閉重啟電路，其系將P_N接 面二極管連接外部電源以對電容充電，所述電容在電源關閉時提供低電壓偵測電路操作所 需的能量，使MOSFET晶體管導通而釋放電源重啟電路輸入端的延遲電容的電荷，避免因為 前次關機時所述延遲電容未完全放電而導致再開機時的延遲時間縮短。但是所述二極管連 接在外部電源和內部電路之間會消耗額外的電壓壓降，導致內部電路工作電壓的邊際值變 小，而且所述二極管輸出的電壓也會隨外部電源電壓浮動。因此已知的用于微控制器的電源關閉重啟電路存在著上述種種不便和問題。

發(fā)明內容
本發(fā)明的目的，在于提出一種用于音響系統的斷電延遲電路及方法。本發(fā)明的另一目的，在于提出一種具斷電延遲的音響系統。為實現上述目的，本發(fā)明的技術解決方案是一種斷電延遲電路，其特征在于包括一外部電源輸入端；一內部電源供應端；一電容連接所述內部電源供應端；一開關連接在所述外部電源輸入端及所述內部電源供應端之間；一磁滯比較器具有第一輸入端連接所述外部電源輸入端、第二輸入端連接所述內 部電源供應端，以及輸出端產生控制訊號控制所述開關；其中，所述開關在第一狀態(tài)下打開而連接所述外部電源輸入端到所述內部電源供 應端，且在第二狀態(tài)下關閉。本發(fā)明的斷電延遲電路還可以采用以下的技術措施來進一步實現。前述的斷電延遲電路，其中所述開關包括一 MOS晶體管連接在所述外部電源輸入 端及所述內部電源供應端之間，受所述控制訊號控制。前述的斷電延遲電路，其中所述開關包括
一第一 PMOS晶體管連接在所述外部電源輸入端及所述內部電源供應端之間，受 所述控制訊號控制；一電壓切換電路連接所述第一 PMOS晶體管的基底，以切換其電壓。前述的斷電延遲電路，其中所所述電壓切換電路包括一第二 PMOS晶體管連接在所述外部電源輸入端及所述第一 PMOS晶體管的基底之 間，在所述第一狀態(tài)下將所述外部電源輸入端的電壓施加到所述第一 PMOS晶體管的基底；一電阻連接在所述內部電源供應端及所述第一 PMOS晶體管的基底之間，在所述 第二狀態(tài)下將所述內部電源供應端的電壓施加到所述第一 PMOS晶體管的基底。前述的斷電延遲電路，其中所所述電阻包括所述第一 PMOS晶體管的基底電阻。前述的斷電延遲電路，其中所所述磁滯比較器包括起始狀態(tài)設定電阻連接所述磁 滯比較器的輸出端，設定所述控制訊號的起始邏輯狀態(tài)。前述的斷電延遲電路，其中所所述磁滯比較器包括第一及第二輸入晶體管，所述第一輸入晶體管具有間極連接所述外部電源輸入 端；磁滯用電阻連接在所述第二輸入端及所述第二輸入晶體管的閘極之間；磁滯用電流源串聯所述磁滯用電阻；其中，所述磁滯用電阻產生壓降以決定所述磁滯比較器的磁滯大小。前述的斷電延遲電路，其中所所述電容的電容值定義所述斷電延遲電路的延遲時 間。一種斷電延遲方法，其特征在于包括以下步驟(A)監(jiān)視外部電源輸入端的電壓及內部電源供應端的電壓；(B)根據所述外部電源輸入端的電壓及所述內部電源供應端的電壓磁滯性地控制 使所述外部電源輸入端連接或不連接到所述內部電源供應端；(C)在所述外部電源輸入端連接到所述內部電源供應端期間，對電容充電。本發(fā)明的斷電延遲方法還可以采用以下的技術措施來進一步實現。前述的斷電延遲方法，其中所述步驟A包括比較所述外部電源輸入端的電壓及所 述內部電源供應端的電壓。前述的斷電延遲方法，其中所述步驟B包括打開MOS晶體管而將所述外部電源輸 入端連接到所述內部電源供應端。前述的斷電延遲方法，其中所述步驟B包括打開PMOS晶體管而將所述外部電源輸入端連接到所述內部電源供應端；將所述外部電源輸入端的電壓施加到所述PMOS晶體管的基底。前述的斷電延遲方法，其中所述步驟B包括關閉PMOS晶體管而切斷所述外部電源輸入端與所述內部電源供應端之間的連 接；將所述內部電源供應端的電壓施加到所述PMOS晶體管的基底。前述的斷電延遲方法，其中更包括設定起始狀態(tài)使所述外部電源輸入端連接到所 述內部電源供應端。一種音響系統，其特征在于包括
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—音源線；一驅動晶體管，連接所述音源線；一斷電延遲電路，連接所述驅動晶體管，所述斷電延遲電路具有外部電源輸入端、 內部電源供應端及電容連接所述內部電源供應端，在所述內部電源供應端的電壓低于所述 外部電源輸入端的電壓時對所述電容充電，并在斷電時由所述電容供應電流給所述驅動晶 體管，以下拉所述音源線的電位。前述的音響系統，其中所述斷電延遲電路包括一開關連接在所述外部電源輸入端及所述內部電源供應端之間；一磁滯比較器具有第一輸入端連接所述外部電源輸入端、第二輸入端連接所述內 部電源供應端，以及輸出端產生控制訊號控制所述開關；其中，所述開關在第一狀態(tài)下打開而連接所述外部電源輸入端到所述內部電源供 應端，且在第二狀態(tài)下關閉。前述的斷電延遲電路，其中所述開關包括MOS晶體管連接在所述外部電源輸入端 及所述內部電源供應端之間，受所述控制訊號控制。前述的斷電延遲電路，其中所述開關包括第一 PMOS晶體管連接在所述外部電源輸入端及所述內部電源供應端之間，受所 述控制訊號控制；電壓切換電路連接所述第一 PMOS晶體管的基底，以切換其電壓。前述的斷電延遲電路，其中所述電壓切換電路包括第二 PMOS晶體管連接在所述外部電源輸入端及所述第一 PMOS晶體管的基底之 間，在所述第一狀態(tài)下將所述外部電源輸入端的電壓施加到所述第一 PMOS晶體管的基底；電阻連接在所述內部電源供應端及所述第一 PMOS晶體管的基底之間，在所述第 二狀態(tài)下將所述內部電源供應端的電壓施加到所述第一 PMOS晶體管的基底。前述的斷電延遲電路，其中所述電阻包括所述第一 PMOS晶體管的基底電阻。前述的斷電延遲電路，其中所述磁滯比較器包括起始狀態(tài)設定電阻連接所述磁滯 比較器的輸出端，設定所述控制訊號的起始邏輯狀態(tài)。前述的斷電延遲電路，其中所述磁滯比較器包括第一及第二輸入晶體管，所述第一輸入晶體管具有間極連接所述外部電源輸入 端；磁滯用電阻連接在所述第二輸入端及所述第二輸入晶體管的閘極之間；磁滯用電流源串聯所述磁滯用電阻；其中，所述磁滯用電阻產生壓降以決定所述磁滯比較器的磁滯大小。前述的斷電延遲電路，其中所述電容之電容值定義所述斷電延遲電路的延遲時 間。采用上述技術方案后，本發(fā)明的斷電延遲電路與方法，以及具斷電延遲的音響系 統具有在音響系統開啟及關閉時消除爆音的優(yōu)點。


圖1為應用本發(fā)明的斷電延遲電路的音響系統方塊7
圖2為本發(fā)明的斷電延遲電路的一實施例示意圖；圖3是以二極管、NMOS或PMOS實現開關16時，在開關16上損耗的壓差AV與電 流間的關系圖；圖4為本發(fā)明的另一實施例的電路圖；圖5為圖4的外部電源電壓Vcc和內部電源電壓Vdd的曲線圖；圖6為外部電源電壓Vcc和內部電源電壓Vdd的曲線比較圖。
具體實施例方式以下結合實施例及其附圖對本發(fā)明作更進一步說明?，F請參閱圖1，圖1系在音響系統中使用斷電延遲電路的示意圖。如圖所示，重啟 集成電路(reset IC) 10連接外部電源Vrc、外接電容C及多個驅動晶體管M1-MN，每個驅動 晶體管經一條音源線(audio line) 11連接到一個揚聲器12。當重啟IC 10偵測到外部電 源電壓V。。異常，例如電源關閉時，便藉由電容C儲存的電荷提供負載電流I_load給驅動 晶體管M1-MN，因而將音源線11的電壓拉到0伏特以避免爆音產生。根據本發(fā)明的斷電延 遲電路系整合在重啟IC 10中，其延遲重啟IC 10的內部電源斷電的時間，使重啟IC 10在 外部電源V。。斷電后一段時間內，能夠維持足夠的負載電流I_load。如圖2所示，斷電延遲 電路14包含電容C連接內部電源供應端VDD，開關16連接在外部電源輸入端Vrc與內部電 源供應端Vdd之間，以及磁滯比較器18根據外部電源電壓Vcc及內部電源電壓Vdd控制開關 16。磁滯比較器18的第一輸入端連接外部電源輸入端V。。，第二輸入端連接內部電源供應 端VDD，輸出端產生控制訊號Sl控制開關16。在第一狀態(tài)下，開關16打開(turn on)而將 外部電源輸入端V。。連接到內部電源供應端VDD，因此外部電源V。?？梢詫﹄娙軨充電。在第 二狀態(tài)下，開關16關閉(turn off)而切斷外部電源輸入端Vrc及內部電源供應端Vdd之間 的連接，由電容C提供內部電路20操作所需的電力。藉由磁滯性地控制外部電源輸入端Vrc 連接或不連接到內部電源供應端VDD，可以維持穩(wěn)定的內部電源電壓VDD。電容C的電容值大 小定義斷電延遲電路14的延遲時間，亦即斷電延遲電路14支持內部電路20正確工作的時 間。在本實施例中，電容C系設置在重啟IC 10的外部，以便調整電容C的大小而最佳化延 遲時間，在其它實施例中，也可以根據系統需求而將電容C設置在重啟IC 10的內部。圖3為開關16及磁滯比較器18的實施例示意圖。在此，開關16包含PMOS晶體管 Pl連接在外部電源輸入端V。。與內部電源供應端Vdd之間，受控制訊號Sl控制，以及PMOS晶 體管P2和電阻Rw^組成電壓切換電路連接在外部電源輸入端V。。與內部電源供應端Vdd之 間。PMOS晶體管P2連接在外部電源輸入端Vrc與PMOS晶體管Pl的基底之間，電阻Rw皿連 接在內部電源供應端Vdd與PMOS晶體管Pl的基底之間。采用PMOS晶體管Pl實現開關16， 是為了盡量減少損耗在開關16上的壓降。PMOS晶體管P2和電阻Rw^為切換井(switching well)的架構，用以使PMOS晶體管Pl的井區(qū)連接最高電位，提升防止閂鎖(latch up)的 能力。在本實施例中，PMOS晶體管Pl用來定義開關16在打開時，外部電源輸入端V。。與內 部電源供應端Vdd之間的壓降，PMOS晶體管P2和電阻用來切換N型井的電位，N型井 可以隨開關16的兩端電壓Vcc和Vdd的不同而連接到不同側。當外部電源電壓Vrc高于內部 電源電壓Vdd時，磁滯比較器18打開PMOS晶體管Pl和P2，N型井經PMOS晶體管P2連接到 外部電源V。。，因此將PMOS晶體管Pl的基底(即N型井)連接到高電位端V。。。當外部電源
8電壓低于內部電源電壓Vdd時，PMOS晶體管Pl和P2被磁滯比較器18關閉，因此寄生電 阻RmJfPMOS晶體管Pl的基底連接高電位端VDD。借著切換N型井的電位，PMOS晶體管 Pl如同一個開關組件操作。圖4為比較本發(fā)明與已知技術的效果的示意圖，水平軸的AV 表示開關16的壓降，垂直軸表示開關16的電流，曲線22系PMOS晶體管Pl的電流-電壓 特性曲線，曲線24系二極管的電流-電壓特性曲線。使用PMOS晶體管Pl當作開關組件， 其損耗的壓差Δ V約為0. IV，小于二極管的導通壓降Vdmde (約為0. 6V)，因此減少了外部電 源輸入端Vrc與內部電源供應端Vdd之間的壓降，內部電源電壓Vdd ( = Vcc- Δ V)高于使用二 極管的內部電源電壓(=Vcc-Vdiqde)，進而增加了內部電路20的工作電壓的邊際值約0. 5V。 另一方面，曲線22的上升斜率Slope = 1/Ron,[公式 1]其中Ron是PMOS晶體管Pl的導通電阻值。增加PMOS晶體管Pl的尺寸可以降低 其導通電阻值Ron，進而提高曲線22的上升斜率Slope?；氐綀D3，磁滯比較器18具有一對輸入晶體管Ml和M2，輸入晶體管Ml的閘極連 接外部電源輸入端偏壓電流源Ibias連接輸入晶體管Ml和M2，磁滯用電阻Rhys連接在磁 滯比較器18的第二輸入端和輸入晶體管M2的閘極之間，磁滯用電流源Ihys串聯電阻Rhys，提 供電流流經電阻Rhys而產生壓降，決定磁滯比較器18的磁滯大小ΔΗ。較佳者，使用起始狀 態(tài)設定電阻Rini連接磁滯比較器18的輸出端，將其輸出訊號Sl預設在邏輯低準位，使PMOS 晶體管Pl的預設狀態(tài)為打開。參照圖5，波形26表示外部電源電壓V⑵波形28表示內部 電源電壓VDD，準位30表示外部電源Vee的待機值(standby power)，一般為3. 3V或5V。在 電源開啟后，外部電源電壓從0上升到額定值。在此期間，因為開關16是導通的，所以 內部電源電壓Vdd也隨之上升。由于磁滯比較器18的磁滯特性，開關16在稍后的時間tl 關閉，直到內部電源電壓Vdd下降到低于門坎值，例如時間t2，磁滯比較器18再度打開開關 16，因此外部電源Vee對電容C充電而拉高內部電源電壓VDD。到時間t3時，開關16又被磁 滯比較器18關閉，因此內部電源電壓Vdd又開始下降。當外部電源電壓Vrc下降到低于待機 準位30以后，內部電源電壓Vdd的下降斜率由電容C的電容值決定如下 Rsff = Vcc 的下降斜率(V/s)，[公式 2]C > I_load/Rsw。[公式 3]舉例來說，若負載電流I_load 為 5mA，Rsff = 5V/lms = 5K(V/s)，則C > 5mA/5KV/s = 1 μ F。若負載電流I_load 為 20mA, Rsw = 5V/10ms = 0. 5K (V/s)，貝丨JC > 20mA/0. 5KV/s = 40 μ F。如圖5中的區(qū)段32所示，當電容C的電容值較大時，內部電源電壓Vdd下降的斜率 也變得較緩和。參照圖6，在電源開啟后，當外部電源電壓Vrc上升到PMOS晶體管Pl的切入電壓 Vr時，PMOS晶體管Pl打開，因此內部電源電壓Vdd跳升至低于外部電源電壓Vrc約0. 1伏特 的大小，然后隨著外部電源電壓Vrc上升。在外部電源電壓Vrc到達額定值以后，因為磁滯的 緣故，內部電源電壓Vdd較晚達到Vcc的大小。此后，內部電源電壓Vdd被磁滯比較器18維持 在V。。附近，其漣波大小取決于磁滯大小ΔΗ。在此期間，開關16被控制訊號Sl反復切換， 其每一次關閉的時間T取決于負載I_load和磁滯大小ΔΗ。選擇適當的磁滯大小ΔΗ可以降低幵關16的切換頻率，減少切換功率損失。 以上實施例僅供說明本發(fā)明之用，而非對本發(fā)明的限制，有關技術領域的技術人 員，在不脫離本發(fā)明的精神和范圍的情況下，還可以作出各種變換或變化。因此，所有等同 的技術方案也應所述屬于本發(fā)明的范疇，應由各權利要求限定。
權利要求
一種斷電延遲電路，其特征在于包括一外部電源輸入端；一內部電源供應端；一電容連接所述內部電源供應端；一開關連接在所述外部電源輸入端及所述內部電源供應端之間；一磁滯比較器具有第一輸入端連接所述外部電源輸入端、第二輸入端連接所述內部電源供應端，以及輸出端產生控制訊號控制所述開關；其中，所述開關在第一狀態(tài)下打開而連接所述外部電源輸入端到所述內部電源供應端，且在第二狀態(tài)下關閉。
2.如權利要求1所述的斷電延遲電路，其特征在于，所述開關包括一MOS晶體管連接在 所述外部電源輸入端及所述內部電源供應端之間，受所述控制訊號控制。
3.如權利要求1所述的斷電延遲電路，其特征在于，所述開關包括一第一 PMOS晶體管連接在所述外部電源輸入端及所述內部電源供應端之間，受所述 控制訊號控制；一電壓切換電路連接所述第一 PMOS晶體管的基底，以切換其電壓。
4.如權利要求3所述的斷電延遲電路，其特征在于，所述電壓切換電路包括 一第二 PMOS晶體管連接在所述外部電源輸入端及所述第一 PMOS晶體管的基底之間，在所述第一狀態(tài)下將所述外部電源輸入端的電壓施加到所述第一 PMOS晶體管的基底；一電阻連接在所述內部電源供應端及所述第一 PMOS晶體管的基底之間，在所述第二 狀態(tài)下將所述內部電源供應端的電壓施加到所述第一 PMOS晶體管的基底。
5.如權利要求4所述的斷電延遲電路，其特征在于，所述電阻包括所述第一PMOS晶體 管的基底電阻。
6.如權利要求1所述的斷電延遲電路，其特征在于，所述磁滯比較器包括起始狀態(tài)設 定電阻連接所述磁滯比較器的輸出端，設定所述控制訊號的起始邏輯狀態(tài)。
7.如權利要求1所述的斷電延遲電路，其特征在于，所述磁滯比較器包括 第一及第二輸入晶體管，所述第一輸入晶體管具有間極連接所述外部電源輸入端； 磁滯用電阻連接在所述第二輸入端及所述第二輸入晶體管的間極之間；磁滯用電流源串聯所述磁滯用電阻；其中，所述磁滯用電阻產生壓降以決定所述磁滯比較器的磁滯大小。
8.如權利要求1所述的斷電延遲電路，其特征在于，所述電容的電容值定義所述斷電 延遲電路的延遲時間。
9.一種斷電延遲方法，其特征在于包括以下步驟(A)監(jiān)視外部電源輸入端的電壓及內部電源供應端的電壓；(B)根據所述外部電源輸入端的電壓及所述內部電源供應端的電壓磁滯性地控制使所 述外部電源輸入端連接或不連接到所述內部電源供應端；(C)在所述外部電源輸入端連接到所述內部電源供應端期間，對電容充電。
10.如權利要求9所述的斷電延遲方法，其特征在于，所述步驟A包括比較所述外部電 源輸入端的電壓及所述內部電源供應端的電壓。
11.如權利要求9所述的斷電延遲方法，其特征在于，所述步驟B包括打開MOS晶體管而將所述外部電源輸入端連接到所述內部電源供應端。
12.如權利要求9所述的斷電延遲方法，其特征在于，所述步驟B包括 打開PMOS晶體管而將所述外部電源輸入端連接到所述內部電源供應端； 將所述外部電源輸入端的電壓施加到所述PMOS晶體管的基底。
13.如權利要求9所述的斷電延遲方法，其特征在于，所述步驟B包括關閉PMOS晶體管而切斷所述外部電源輸入端與所述內部電源供應端之間的連接； 將所述內部電源供應端的電壓施加到所述PMOS晶體管的基底。
14.如權利要求9所述的斷電延遲方法，其特征在于，更包括設定起始狀態(tài)使所述外部 電源輸入端連接到所述內部電源供應端。
15.一種音響系統，其特征在于包括 一音源線； 一驅動晶體管，連接所述音源線；一斷電延遲電路，連接所述驅動晶體管，所述斷電延遲電路具有外部電源輸入端、內 部電源供應端及電容連接所述內部電源供應端，在所述內部電源供應端的電壓低于所述外 部電源輸入端的電壓時對所述電容充電，并在斷電時由所述電容供應電流給所述驅動晶體 管，以下拉所述音源線的電位。
16.如權利要求15所述的音響系統，其特征在于，所述斷電延遲電路包括 一開關連接在所述外部電源輸入端及所述內部電源供應端之間；一磁滯比較器具有第一輸入端連接所述外部電源輸入端、第二輸入端連接所述內部電 源供應端，以及輸出端產生控制訊號控制所述開關；其中，所述開關在第一狀態(tài)下打開而連接所述外部電源輸入端到所述內部電源供應 端，且在第二狀態(tài)下關閉。
17.如權利要求15所述的音響系統，其特征在于，所述開關包括MOS晶體管連接在所述 外部電源輸入端及所述內部電源供應端之間，受所述控制訊號控制。
18.如權利要求15所述的音響系統，其特征在于，所述開關包括第一 PMOS晶體管連接在所述外部電源輸入端及所述內部電源供應端之間，受所述控 制訊號控制；電壓切換電路連接所述第一 PMOS晶體管的基底，以切換其電壓。
19.如權利要求18所述的音響系統，其特征在于，所述電壓切換電路包括第二 PMOS晶體管連接在所述外部電源輸入端及所述第一 PMOS晶體管的基底之間，在 所述第一狀態(tài)下將所述外部電源輸入端的電壓施加到所述第一 PMOS晶體管的基底；電阻連接在所述內部電源供應端及所述第一 PMOS晶體管的基底之間，在所述第二狀 態(tài)下將所述內部電源供應端的電壓施加到所述第一 PMOS晶體管的基底。
20.如權利要求19所述的音響系統，其特征在于，所述電阻包括所述第一PMOS晶體管 的基底電阻。
21.如權利要求15所述的音響系統，其特征在于，所述磁滯比較器包括起始狀態(tài)設定 電阻連接所述磁滯比較器的輸出端，設定所述控制訊號的起始邏輯狀態(tài)。
22.如權利要求15所述的音響系統，其特征在于，所述磁滯比較器包括 第一及第二輸入晶體管，所述第一輸入晶體管具有間極連接所述外部電源輸入端；磁滯用電阻連接在所述第二輸入端及所述第二輸入晶體管的閘極之間； 磁滯用電流源串聯所述磁滯用電阻；其中，所述磁滯用電阻產生壓降以決定所述磁滯比較器的磁滯大小。
23.如權利要求15所述的音響系統，其特征在于，所述電容之電容值定義所述斷電延 遲電路的延遲時間。
全文摘要
一種斷電延遲電路，其特征在于包括一外部電源輸入端；一內部電源供應端；一電容連接所述內部電源供應端；一開關連接在所述外部電源輸入端及所述內部電源供應端之間；一磁滯比較器具有第一輸入端連接所述外部電源輸入端、第二輸入端連接所述內部電源供應端，以及輸出端產生控制訊號控制所述開關；其中，所述開關在第一狀態(tài)下打開而連接所述外部電源輸入端到所述內部電源供應端，且在第二狀態(tài)下關閉。
文檔編號H03K17/22GK101958701SQ200910151668
公開日2011年1月26日 申請日期2009年7月15日 優(yōu)先權日2009年7月15日
發(fā)明者唐健夫, 林棋樺, 陳安東, 陳曜洲 申請人:立锜科技股份有限公司