專(zhuān)利名稱(chēng)：一種降低電壓擺幅驅(qū)動(dòng)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明 屬于集成電路技術(shù)領(lǐng)域，涉及一種降低電壓擺幅驅(qū)動(dòng)器。具體涉及一種 應(yīng)用于數(shù)模轉(zhuǎn)換器的降低電壓擺幅驅(qū)動(dòng)器。
背景技術(shù)：
隨著無(wú)線通信技術(shù)的發(fā)展，通信系統(tǒng)和無(wú)線數(shù)據(jù)傳輸技術(shù)，特別是3G/4G、家 庭基站以及軍事雷達(dá)等技術(shù)的不斷涌現(xiàn)，高性能的模擬器件成為其發(fā)展的瓶頸。模擬 部分作為模擬信號(hào)和數(shù)字信號(hào)的轉(zhuǎn)換部分越來(lái)越受到重視，通信系統(tǒng)對(duì)高速數(shù)模轉(zhuǎn)換器 (DAC)的需求逐年增大。對(duì)于DAC，衡量其性能的指標(biāo)有靜態(tài)和動(dòng)態(tài)兩個(gè)指標(biāo)。高速DAC的動(dòng)態(tài)指標(biāo) 很重要。動(dòng)態(tài)指標(biāo)即是無(wú)雜散動(dòng)態(tài)范圍(SFDR)。影響DAC動(dòng)態(tài)指標(biāo)的因素主要有以下 幾種(1)電流開(kāi)關(guān)陣列的差分輸入信號(hào)不同步；(2)最壞情況翻轉(zhuǎn)時(shí)的毛刺；(3)電流 源陣列輸出阻抗的變化；(4)由于差分電流開(kāi)關(guān)同時(shí)出在關(guān)斷狀態(tài)，造成電流源漏端電 壓抖動(dòng)，以至于輸出電流抖動(dòng)。前三種影響因素可以某些技術(shù)得到改善，本發(fā)明旨在改 善第(4)種影響因素。對(duì)于第(4)種影響因素，多篇文獻(xiàn)給予了多種相關(guān)的解決方法。但方法的本 質(zhì)都是通過(guò)改變上升沿和下降沿的交叉點(diǎn)的位置，以使差分電流開(kāi)關(guān)不會(huì)同時(shí)進(jìn)入關(guān)閉 狀態(tài)。文獻(xiàn)1中的方法是使上升沿時(shí)間和下降沿時(shí)間不對(duì)稱(chēng)，從而改變交叉點(diǎn)的位 置。但這種方法中不對(duì)稱(chēng)的上升沿和下降沿造成差分輸出的不同步，降低了 SFDR。文 獻(xiàn)2中的方法采用有比邏輯的正反饋結(jié)構(gòu)的鎖存器，并通過(guò)單獨(dú)為鎖存器提供一個(gè)電 源電壓，除了可以進(jìn)一步調(diào)節(jié)交叉點(diǎn)，還能夠減小信號(hào)的串通。但因?yàn)閱为?dú)提供了的電 源，使設(shè)計(jì)復(fù)雜化。文獻(xiàn)3中采用延遲單元改變占空比，從而改變交叉點(diǎn)。與本發(fā)明相關(guān)的現(xiàn)有技術(shù)有[l]T.W.Wu, C.T.Jih, J.C.Chen, etc.A low glitch 10-bit 75-MHz CMOSvideo D/A converter[J].IEEE Journal of Solid-State Circuits，1995, 30: 68—72.[2]J.Bastos, A.M.Marques, M.S.J.Steyaert, etc.A 12-bit intrinsic accuracy high-speed CMOS DAC[J].IEEE Journal of Solid-State Circuits, 1998，33 1959-1969.[3]K.Hiroyuki, N.Yasuyuki, etc.A 350MS 3.3V 8bit CMOS D/A converter using a delayed driving scheme[J].IEEE Custom Integrated Circuits Conference，1995, 10: 211—214.

發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)存在的缺陷，提出一種改進(jìn)型降低電壓擺幅驅(qū)動(dòng) 器。本發(fā)明可以減小信號(hào)的串通對(duì)差分電流開(kāi)關(guān)的共源點(diǎn)的影響，同時(shí)可以進(jìn)一步改善 交叉點(diǎn)的位置，提高DAC的動(dòng)態(tài)特性。本發(fā)明的降低電壓擺幅驅(qū)動(dòng)器采用電容分壓的原理，輸出的電壓擺幅值可以調(diào) 節(jié)為地(GND)到電源電壓(VDD)之間的任意值，能避免單獨(dú)為鎖存器提供電源，通過(guò)減小電壓擺幅使得信號(hào)串通的影響減小，并改善交叉點(diǎn)的位置。本發(fā)明的改進(jìn)型降低電 壓擺幅驅(qū)動(dòng)器相對(duì)于其他降低電壓擺幅驅(qū)動(dòng)器速度更快，結(jié)構(gòu)簡(jiǎn)單而且功耗小，可采用 易于集成的CMOS工藝實(shí)現(xiàn)。本發(fā)明的降低電壓擺幅驅(qū)動(dòng)器接在DAC結(jié)構(gòu)中的鎖存器和差分電流開(kāi)關(guān)之間， 如

圖1所示。輸入信號(hào)通過(guò)鎖存器進(jìn)行同步，并且對(duì)交叉點(diǎn)進(jìn)行預(yù)處理，鎖存器輸出的 信號(hào)擺幅為GND到VDD，通過(guò)降低電壓擺幅驅(qū)動(dòng)器后，電壓擺幅減小為適當(dāng)?shù)闹?，并?次調(diào)節(jié)了交叉點(diǎn)的位置。調(diào)節(jié)后的信號(hào)用來(lái)控制電流開(kāi)關(guān)，大大提高了高速DAC動(dòng)態(tài)性 能。本發(fā)明通過(guò)圖2來(lái)說(shuō)明其實(shí)現(xiàn)的原理。圖2中，Lateh_0p，Latoh_0n為鎖存器 的差分輸出，分別控制開(kāi)關(guān)S1 S3和S4 S6,其中S2和S5是Latch_op與Latch_on通 過(guò)反相器INVl和INV2進(jìn)行控制，開(kāi)關(guān)在高電平是導(dǎo)通。四個(gè)電容C1 C4是用來(lái)進(jìn)行 分壓，一般C1 = C3, C2 = C40根據(jù)電容分壓原理可知，輸出電壓Vop和Von分別為
權(quán)利要求
1.一種降低電壓擺幅驅(qū)動(dòng)器，其特征在于，其接在DAC結(jié)構(gòu)中的鎖存器和差分電流 開(kāi)關(guān)之間，輸入信號(hào)通過(guò)鎖存器進(jìn)行同步，并且對(duì)交叉點(diǎn)進(jìn)行預(yù)處理，鎖存器輸出的信 號(hào)通過(guò)所述的降低電壓擺幅驅(qū)動(dòng)器后，電壓擺幅減小為適當(dāng)值，并再次調(diào)節(jié)交叉點(diǎn)的位 置，調(diào)節(jié)后的信號(hào)控制電流開(kāi)關(guān)；其中，以NMOS管Ml、M2、M4、M5與PMOS管 M3、M6作為開(kāi)關(guān)，其中，Ml管的源端接地，柵端接差分輸入信號(hào)的正相端，漏端接 節(jié)點(diǎn)1; M2管的源端接節(jié)點(diǎn)1，柵端接節(jié)點(diǎn)5，漏端接節(jié)點(diǎn)2; M3管的源端接電源，柵 端接節(jié)點(diǎn)5，漏端接節(jié)點(diǎn)2; M4管的源端接地，柵端接差分輸入信號(hào)的反相端，漏端接 節(jié)點(diǎn)4; M5管的源端接節(jié)點(diǎn)4，柵端接節(jié)點(diǎn)6，漏端接節(jié)點(diǎn)3; M6管的源端接電源，柵 端接節(jié)點(diǎn)6，漏端接節(jié)點(diǎn)3 ； NMOS管M9和M10，與PMOS管M7和M8作為MOS管 電容，其中，M9的源端、漏端和襯底接地，柵端接節(jié)點(diǎn)1; MlO的源端、漏端和襯底接 地，柵端接節(jié)點(diǎn)4; M7的源端、漏端和襯底接電源，柵端接節(jié)點(diǎn)2; M8的源端、漏端和 襯底接電源，柵端接節(jié)點(diǎn)3; PMOS管Mll和NMOS管M12組成反相器，PMOS管M13 和NMOS管M14組成反相器，其中，Mll管的源端接電源，柵端接輸入信號(hào)的正相端， 漏端接節(jié)點(diǎn)5，M12管的源端接地，柵端接輸入信號(hào)的正相端，漏端接節(jié)點(diǎn)5; M13管的 源端接電源，柵端接輸入信號(hào)的反相端，漏端接節(jié)點(diǎn)6，M12管的源端接地，柵端接輸入 信號(hào)的反相端，漏端接節(jié)點(diǎn)6，M15管的源端接2，柵端接輸入信號(hào)的正相端，漏端接節(jié) 點(diǎn)1，M16管的源端接3，柵端接輸入信號(hào)的反相端，漏端接節(jié)點(diǎn)4。
2.根據(jù)權(quán)利要求1所述的降低電壓擺幅驅(qū)動(dòng)器，其特征在于，其用于DAC中的位置 為降低電壓擺幅驅(qū)動(dòng)器的差分輸入端接DAC中鎖存器的差分輸出端，降低電壓擺幅驅(qū) 動(dòng)器的差分輸出端接差分電流開(kāi)關(guān)的輸入端。
3.根據(jù)權(quán)利要求1所述的降低電壓擺幅驅(qū)動(dòng)器，其特征在于，所述的節(jié)點(diǎn)1與2之間 接M2和M15組成的CMOS開(kāi)關(guān)，節(jié)點(diǎn)3與4之間接M5和M16組成的CMOS開(kāi)關(guān)。
4.根據(jù)權(quán)利要求1所述的降低電壓擺幅驅(qū)動(dòng)器，其特征在于，所述的節(jié)點(diǎn)1和節(jié)點(diǎn) 4作為差分輸出端接PMOS管組成的差分電流開(kāi)關(guān)，節(jié)點(diǎn)2和節(jié)點(diǎn)3作為差分輸出端接 NMOS管組成的差分電流開(kāi)關(guān)。
5.根據(jù)權(quán)利要求1所述的降低電壓擺幅驅(qū)動(dòng)器，其特征在于，所述的電容的MOS管 M7 MlO中，M7和M8由PMOS管組成，M9和MlO由NMOS管組成。
全文摘要
本發(fā)明屬于數(shù)模轉(zhuǎn)換器集成電路技術(shù)領(lǐng)域，具體涉及一種改進(jìn)型降低電壓擺幅驅(qū)動(dòng)器。該電路利用電容分壓原理，降低輸出電壓的擺幅，通過(guò)調(diào)節(jié)電容比值來(lái)改變擺幅的大小。本發(fā)明采用CMOS開(kāi)關(guān)技術(shù)改進(jìn)開(kāi)關(guān)，明顯提高輸出波形的斜率。該電路同時(shí)能夠調(diào)節(jié)差分信號(hào)的交叉點(diǎn)的位置，避免差分電流開(kāi)關(guān)同時(shí)處在關(guān)斷的狀態(tài)，大大提高了數(shù)模轉(zhuǎn)換器的動(dòng)態(tài)性能。該電路結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)，適合于高速數(shù)模轉(zhuǎn)換器。
文檔編號(hào)H03K19/0185GK102025365SQ200910195949
公開(kāi)日2011年4月20日 申請(qǐng)日期2009年9月18日 優(yōu)先權(quán)日2009年9月18日
發(fā)明者任俊彥, 葉凡, 李寧, 程龍, 許俊, 齊達(dá) 申請(qǐng)人:復(fù)旦大學(xué)