專利名稱：一種分段電流舵數(shù)模轉換器的制作方法
技術領域：
本發(fā)明屬于微電子領域，特別涉及一種分段電流舵數(shù)字模擬轉換器，用于通信，高
速信號處理系統(tǒng)。
背景技術：
數(shù)模轉換器(DAC)被認為是通用的混合信號集成電路之一，在數(shù)字系統(tǒng)中有著廣 泛的應用。數(shù)字處理技術的快速發(fā)展，對數(shù)模轉換器提出了更高的要求。例如，更高的速度， 更高的精度，更低的功耗和工作電壓等等。數(shù)模轉換器(DAC)廣泛應用于通信系統(tǒng)和音視 頻處理系統(tǒng)中。隨著集成電路與制造工藝相兼容，高速高精度數(shù)模轉換器成了模擬集成電 路研究的熱點。電流舵數(shù)模轉換器因其具有速度高，面積小，與標準CMOS工藝相兼容等特 點成為高速高精度數(shù)模轉換器的最佳實現(xiàn)方式。 電流舵CMOS數(shù)模轉換器有三種實現(xiàn)方式第一種是二進權值型、第二種是溫度計 編碼型、第三種是分段型。其中二進制權值型數(shù)模轉換器電路結構簡單，無需額外的譯碼電 路，總諧波失真(THD)大，單調性不好。溫度計譯碼型數(shù)模轉換器具有較低的總諧波失真 (THD)和較好的單調性，但是需要復雜的譯碼電路，芯片面積較大，分段型數(shù)模轉換器綜合 了以上兩種結構的優(yōu)點，既可以實現(xiàn)高速度，高精度，又可以保單調性和THD。分段型是將整 個數(shù)模轉換器分成兩個或多個子DAC， P-MSB位采用溫度計譯碼型，Q-LSB采用二進制權值 型，在N位DAC中，分成兩段，第一段有P位，第二段有Q位，其中N二P+Q，為了對面積，速度 和精度進行優(yōu)化，現(xiàn)有的14位數(shù)模轉換器設計中多采用兩段式結構或三段式結構，即高位 采用溫度計譯碼型，低位采用二進制權值譯碼型。但現(xiàn)有的14位數(shù)模轉換器采用的具體分 段方式各異。如采用3段式"6+4+4"結構。分別為高6位，中4位和低4位，其中高6位和 中4位采用溫度碼型，低4位采用二進制型。附圖l是"6+4+4"分段電流舵數(shù)模轉換器的 電路結構圖，從圖1中可以看出，高6位和4位采用溫度型電流源，低4位采用二進制型電 流源，分別采用互補電流開關導向輸出到端口 IOUT或者端口 NIOUT，電流開關由數(shù)字信號 控制。同時從圖1還可以得知，占電路最大面積的是16*16的電流源矩陣，包括255個單位 電流源。 這種"6+4+4"分段電流舵DAC的轉換原理是當輸入一組數(shù)字DB0 DB13時，高 6位進入第一觸發(fā)器(REG1)，輸出D0UT8 D0UT13，中4位進入第二觸發(fā)器(REG2)，輸出 D0UT4 D0UT7，低4位進入第三觸發(fā)器(REG3)，輸出D0UT3 D0UT0。 D0UT8 D0UT13進入 高5位譯碼電路，輸出H0UT0 H0UT63， D0UT4 D0UT7進入中4位譯碼電路，輸出M0UT0 M0UT15， D0UT0 D0UT3進入延時電路，輸出L0UT0 L0UT3，數(shù)字信號H0UT0 H0UT63， M0UT0 M0UT15， L0UT0 L0UT3分別輸入到第一鎖存器(LATCH1)，第二鎖存器(LATCH2)和 第三鎖存器(LATCH3)，經(jīng)鎖存器同步鎖存輸出到電流源開關，控制電流流向輸出端口 IOUT 或者NIOUT。在端口 IOUT和NIOUT將輸入電流求和形成數(shù)字輸入轉換成的電流量。
這種數(shù)模轉換器電路由于高6位采用溫度計碼型，中4位采用溫度碼型，低4位采 用二進制碼型，高6位和中4位采用溫度碼型使得譯碼電路較為復雜，延時較大且輸出信號不易同步，而且耗費了較大的面積；同時由于高6位開關陣列包含63個由兩個PM0S構成的 電流開關和63個電流源，中4位開關陣列包含由15個電流開關和15個電流源，因而也耗 費了很大的面積和功耗；此外由于此種轉換器的同步鎖存器其交叉點可調范圍很小，造成 輸出信號擺幅較大；采用這種結構的譯碼電路和版圖布線會造成譯碼輸出信號延時較長， 可能使同步鎖存器的互補輸出產(chǎn)生錯誤，嚴重時會使兩個互補信號同時為l，差分開關均斷 開，引起毛剌，使數(shù)字模擬轉換器的信噪比和無雜波動態(tài)范圍等動態(tài)特性降低。

發(fā)明內容
本發(fā)明的目的在于克服上述已有技術的不足，提供一種新的數(shù)字模擬轉換電路， 以有效減小芯片面積和功耗，降低編碼電路的復雜度，提高轉換速率，保證編碼輸出信號的 同步翻轉，減小毛剌，提高數(shù)字模擬轉換器的動態(tài)特性。 實現(xiàn)本發(fā)明目的的技術關鍵是采用"5+4+5"的分段形式，采用兩級流水式編碼電 路并在編碼電路與電流開關間加入開關驅動電路。 本發(fā)明包括基準電壓產(chǎn)生電路、基準電壓到基準電流轉換電路、編碼電路、電流 源矩陣和開關陣列，其中編碼電路采用兩級流水式編碼結構，該兩級流水編碼電路與開關 陣列之間連接有開關驅動電路陣列，在時鐘輸入信號與兩級編碼電路之間連接兩級時鐘 延時電路，為兩級流水式編碼電路提供時鐘信號；電流源矩陣、電流開關和編碼電路采用 "5+4+5"的分段結構。 所述的兩級流水式編碼電路，包括 高5位第一級編碼電路，用于與五路數(shù)字輸入信號(D13 D9)相連，輸出高5位 預編碼信號(EH0 EH13); 高5位第二級編碼電路，用于與高5位預編碼信號(EH0 EH13)相連，輸出高5 位編碼信號(H0 H30); 中4位第一級編碼電路，用于與四路數(shù)字輸入信號(D8 D5)相連，輸出中4位預 編碼信號(EM0 EM6); 中4位第二級譯碼電路；用于與中4位預編碼信號(EM0 EM6)相連，輸出中4位 編碼信號(M0 M14); 低5位第一級延時電路，用于與五路數(shù)字輸入信號(D4 D0)相連，輸出低5位延 時信號(EL4 EL0); 低5位第二級延時電路，用于與低5位延時信號(EL4 EL0)相連，輸出低5位編 碼信號(L4 L0); 鎖存器陣列，由53個并行的時鐘控制鎖存器組成，用于與高5位、中4位、低5位第 二級編碼輸出信號相連，將編碼輸出信號進行同步鎖存并產(chǎn)生51對并行的互補輸出信號。
所述的開關驅動電路陣列，包含開關驅動電路及開關驅動偏置電路，該開關驅動 電路包含4個反相器(11， 12， 13， 14)及兩個PM0S管(Pl， P2)和四個NM0S管(Nl， N2， N3， N4);該開關驅動電路偏置電路包含9個PM0S管(P1，P2，P3，P4，P5，P6，P7，P8，P9)和6個 NM0S管(Nl， N2， N3， N4)，開關驅動偏置電路為開關驅動電路提供固定偏置電壓Vs。
所述的電流矩陣所采用的"5+4+5"分段結構，采用31個完全相同的電流源做為高 5位電流源矩陣，采用15個完全相同的電流源作為中4位電流源矩陣，并將一個與中4位電流源相同的電流源按照i6 :8:4:2:i: i比例分為6條支路作為低5位電流源矩
陣，其中高5位電流源由16個與中4位電流源完全相同的電流源并聯(lián)組成。
本發(fā)明與現(xiàn)有技術相比具有如下優(yōu)點 1)本發(fā)明由于采用"5+4+5 "的分段結構，即高5位和中4位采用溫度碼，低5位采 用二進制碼，可以有效的減小了電流源陣列的面積，降低了編碼電路的復雜度，減小了編碼 電路的面積和功耗。 2)本發(fā)明編碼電路由于采用兩級流水式譯碼電路，提高了編碼電路的效率，提高 了編碼電路的速度，并易于實現(xiàn)編碼電路輸出信號的同步翻轉。 3)本發(fā)明由于在電流開關陣列前加入電流開關驅動電路，調整開關驅動信號的電 壓擺幅和信號的交叉點有效降低了時鐘饋通效應和毛剌，提高了數(shù)模轉換電路輸出信號的 信噪比和無雜波動態(tài)范圍。


圖1為現(xiàn)有"6+4+4"分段電流舵數(shù)字模擬轉換電路的結構圖； 圖2為本發(fā)明"5+4+5"分段電流舵數(shù)字模擬轉換電路的結構圖； 圖3為本發(fā)明電路中的電流源及電流開關單元電路結構圖； 圖4為本發(fā)明電路中的基準電壓到基準電流轉換電路結構圖； 圖5為圖4所示基準電壓到基準電流轉換電路中電流源偏置模塊內部結構圖； 圖6為發(fā)明電路中的開關驅動電路偏置電路結構圖； 圖7為發(fā)明電路中的電流源開關驅動電路結構圖； 圖8為發(fā)明電路中開關驅動電路輸出信號示意圖。
具體實施例方式
參照圖2，本發(fā)明的分段電流舵數(shù)模轉換電路包括基準電壓產(chǎn)生電路、基準電壓 到基準電流轉換電路、編碼電路、電流源矩陣、開關驅動電路陣列、開關陣列和兩級時鐘延 時電路。其中編碼電路采用兩級流水式編碼結構，開關驅動電路陣列連接在兩級流水編碼 電路與開關陣列之間；開關陣列與電流源矩陣相連，控制電流源輸出電流流向輸出端口 IA 或IB ;電流源矩陣、電流開關陣列和編碼電路采用"5+4+5"的分段結構，即高5位和中4位 采用溫度碼結構，低5位采用二進制碼結構；在時鐘輸入信號與兩級編碼電路之間連接兩 級時鐘延時電路，為兩級流水式編碼電路提供時鐘信號，基準電壓產(chǎn)生基準電壓輸出到基 準電壓到基準電流轉換電路產(chǎn)生基準電流作為電流源矩陣的比例鏡像電流。
所述的編碼電路的兩級流水式編碼結構，包括MSB第一級編碼電路，MSB第二級編 碼電路，ISB第一級編碼電路，ISB第二級編碼電路，LSB第一級延時電路，LSB第二級延時 電路，三個鎖存器和鎖存器陣列。MSB第一級編碼電路與高5位數(shù)字輸入信號DB13 DB9 相連，并對其進行預編碼，輸出高5位的預編碼信號EH0 EH13，該輸出的預編碼信號經(jīng)第 一鎖存器(1)鎖存后輸入到MSB第二級編碼電路進行編碼，輸出高5位數(shù)字輸入信號的溫 度碼編碼信號H0 H30， MSB第二級編碼電路輸出信號經(jīng)鎖存器陣列鎖存產(chǎn)生31對互補 信號，輸出到開關驅動陣列；ISB第一級編碼電路與中4位數(shù)字輸入信號DB8 DB5相連并 對其進行預編碼，輸出中4位的預編碼信號EMO EM6，該輸出的預編碼信號經(jīng)第二鎖存器(2)鎖存后輸入到ISB第二級編碼電路進行編碼，輸出中4位數(shù)字輸入信號的溫度碼編碼 信號MO M14， ISB第二級編碼電路的輸出信號經(jīng)鎖存器陣列鎖存后產(chǎn)生15對互補輸出信 號，輸出到開關驅動陣列；LSB第一級延時電路與低5位數(shù)字輸入信號DB4 DBO相連并對 其進行延時，輸出低5位的第一級延時信號EL4 ELO，該延時信號經(jīng)第三鎖存器(3)鎖存 后輸入到LSB第二級延時電路進行延時，輸出低5位數(shù)字輸入信號的延時信號LO L4， LSB 第二級延時電路輸出信號經(jīng)鎖存器陣列鎖存后產(chǎn)生5對互補輸出信號，輸出到開關驅動陣 列。 開關驅動陣列將編碼電路的每一路輸出信號進行降低擺幅和降低交叉點處理后 驅動電流開關。 參照圖3所示，本發(fā)明所述電路中電流源和電流開關，包含第一 PMOS管Pl、第二 PMOS管P2、第三PMOS管P3和第四PMOS管P4，其中第一 PMOS管PI源端和襯底端及第二 PMOS管P2的襯底端與電源VDD相連；第一 PMOS管PI的柵端與固定電位Vgl相連；第二 PMOS管P2的柵端與固定電位Vg2相連；第三PMOS管P3與第四PMOS管P4的襯底端與固 定電位Vw相連，第三PMOS管P3和第四PMOS管P4的源端與第二 PMOS管P2的漏端相連， 第三PMOS管P3的柵端與控制信號bi相連，第四PMOS管P4的柵端與控制信號nbi相連； 第三PMOS管P3的漏極與端口 IA相連，第四PMOS管P4的漏極與端口 IB相連。第一 PMOS 管PI和第二 PMOS管P2作為共源共柵結構電流源，其中第一 PMOS管PI作為電流源管，第 二 PMOS管P2作為共源共柵管；第三PMOS管P3及第四PMOS管P4作為電流開關。開關驅 動電路通過輸出的一路互補反相信bi與nbi控制電流開關的導通狀態(tài)，進而控制電流源輸 出電流流向按如下三種情況進行 當bi = l，nbi = O時，第三PMOS管P3關斷，第四PMOS管P4開啟，電流源輸出的 電流經(jīng)第四PMOS管P4被導向到端口 IB ; 當bi =0，nbi = 1時，第三PMOS管P3開啟，第四PMOS管P4關斷，電流源的輸出 電流經(jīng)第三PMOS管P3被導向到端口 IA。 本發(fā)明的具體工作過程如下高5位溫度碼電流源中有高5位數(shù)字輸入信號 DB13-DB9對應的十進制數(shù)個電流源的輸出電流流向端口 IB，其余高位溫度碼電流源的輸 出電流流向端口 IA ;中4位溫度碼電流源中有中4位數(shù)字輸入信號DB8-DB5對應的十進制 數(shù)個電流源的輸出電流流向端口 IB，其余中4位溫度碼電流源輸出電流流向端口 IA，低5 位數(shù)字輸入信號DB4-DB0直接控制低位電流源開關，低5位二進制電流源中與低5位數(shù)字 輸入信號DB4-DB0中值為1的相應的電流源的輸出電流導向端口 IB，其余低五位二進制電 流源的輸出電流流向IA。根據(jù)疊加原理，將高5位、中4位和低5位輸出到端口 IA和IB的 電流相加，得到每個端口總的輸出電流，模擬電流通過外接電阻即得到模擬電壓。這個電流 和電壓就是該時刻輸入對應的模擬輸出電流和電壓。假設最低位LSB電流為I，則
高5位溫度碼電流源電流是IH = 291
中4位溫度碼電流源電流是IM = 251
低5位二進制電流源電流是L = 2nI (n為0_4)
IB端口的輸出總電流為 I = 2I9 (H30+H29+ +^+110) +I5 (M14+M13+... +]^+] 0) +1 (L^a+L^s+L^^L^^L"0)
IA端口的輸出總電流為所有電流源輸出電流減去IB端口的輸出總電流。
參照圖4，本發(fā)明的分段式電流舵數(shù)模轉換電路的基準電壓到基準電流轉換電路 包含運算放大器、電流源偏置模塊和外接可調電阻Rs，運算放大器正向輸入端與基準電壓 Vref相連，反相輸入端與可調電阻Rs相連并通過端口 FS-ADJ與電流源偏置模塊相連，運算 放大器輸出端通過端口 Vgl與電流源偏置模塊相連。其中電流源偏置模塊如圖5所示，它 包含第一 PM0S管Pl、第二 PM0S管P2、第三PM0S管P3、第四PM0S管P4、第五PM0S管P5、第 六PM0S管P6和第七PM0S管P7。第一 NM0S管Nl、第二 NM0S管N2、該第三NM0S管N3、第 四NM0S管N4、第五NM0S管N5、第六NM0S管N6。第一電容C1。該Pl管、P2管、P3管、P4 管、P5管、P6管的源端和襯底端及N7管的襯底端與電源電壓VDD相連；該Nl管，N2管，N5 管、N6管的源端和襯底端及N3管、N4管的襯底端與地電位GND相連；該Pl管、P3管、P4管 的柵端與固定電位Vb相連；該Pl管的漏端與Nl管的柵端和漏端及N2管、N5管的柵端、N6 管的柵端相連；該P2管的柵端與P3管的漏端、N3管的漏端相連并通過Cl電容與電源VDD 相連；該P4管的漏端與N4管的漏端相連；該N3管、N4管的源端與N5管的漏端相連；該N4 管的柵端與P5管的柵端和漏端及N6管的漏端相連；該P8管的襯底端與固定電位Vw相連， 柵端與地電位GND相連，源端與P7管的漏端相連，漏端通過端口 FS-ADJ與電流源偏置模塊 并與外接可調電阻Rs相連；該P6管的柵端與端口 Vgl相連；該P2管、N7管的漏端及P7管 的柵端與端口 Vg2相連。端口 Vgl與電流源中電流源管柵極相連為其提供柵極電壓，端口 Vg2與電流源中共源共柵管柵極相連為其提供柵極電壓。 由于運算放大器的的電壓鉗位作用，將FS-ADJ端電壓鉗位在基準電壓Vref，所以 流過外接電阻Rs的電流Iref可通過IMf = VMf/Rs公式確定。該電流Iref作為電流源的 基準電流，因此可以通過調整外接電阻Rs阻值來調節(jié)電流源基準電流的大小。
參見圖6，本發(fā)明分段式電流舵數(shù)模轉換電路的開關驅動陣列包含開關驅動電路 及開關驅動偏置電路，其中開關驅動電路如圖7所示，它包含第一反相器I1、第二反相器 12、第三反相器13、第四反相器14和第一 PMOS管Pl、第二 PMOS管P2及第一 NMOS管Nl、第 二 NMOS管N2、第三NMOS管N3、第四NMOS管N4。第一反相器II的輸入端與編碼電路鎖存 器陣列的一路輸出互補信號DB_IN相連，輸出端與第一 PMOS管Pl的柵端連接，并通過第二 反相器12與第一 NMOS管Nl和第四NMOS管N4的柵端相連；第三反相器13的輸入端與編 碼電路鎖存器陣列的一路輸出互補信號DB_INB相連，輸出端與第二 PMOS管P2相連，并通 過第四反相器14與第二 NMOS管N2和第三NMOS管N3的柵極相連；第一 NMOS管Nl和第二 NMOS管N2的襯底端與地電位GND相連，第一 NMOS管Nl的漏端，第一 PMOS管Pl的源端和 襯底端均與固定電位Vs相連，第一 PMOS管Pl的漏端，第一 NMOS管Nl的漏端及第二 NMOS 管N2的漏端均與輸出信號DB_0UT相連；第三NMOS管N3和第四NMOS管N4的襯底端與地 電位GND相連；第二 PM0S管P2的源端和襯底端及第三NM0S管N3的漏端均與固定電位Vs 相連；第二 PM0S管P2的漏端，第三NM0S管N3的漏端及第四NM0S管N4的漏端均與輸出信 號DB_0UTB相連；所述的兩個反相器II 12， PM0S管Pl， NM0S管Nl， NMOS管N2與所述的 兩個反相器13 14， PMOS管P2， PMOS管P3， PMOS管P4構成對稱結構。開關驅動電路可 通過增大第一 PMOS管Pl、第二 PMOS管P2的寬長比、減小第二 NMOS管N2和第四NMOS管 N4的寬長比來降低開關驅動電路輸出信號的交叉點，電路的最低交叉點由所采用工藝的噪 聲系數(shù)及工藝精度確定，并可以通過增加第一 NMOS管Nl和第三NMOS管N3的寬長比來調 整輸出信號翻轉速度。
參照圖6，本發(fā)明開關驅動偏置電路，包含9個PMOS管PI P9和6個NMOS管 Nl N6。開關驅動偏置電路為開關驅動電路提供固定偏置電壓Vs，開關驅動偏置電路的第 一 PMOS管到第七PMOS管PI P7的襯底端均接電源VDD ;第八PMOS管P8和第九PMOS管 P9的襯底與各自源端相連；第一 PMOS管PI和第四PMOS管P4柵極與固定電位Vgl相連； 第二 PMOS管P2和第三PMOS管P3的柵極與固定電位Vb相連；第一 NMOS管Nl，第二 NMOS 管N2，第四NMOS管N4，第五NMOS管N5，第六NMOS管N6的襯底端與地電位GND相連；第三 NMOS管N3的源端與固定電位Vs端相連；第一 PMOS管PI和第二 PMOS管P2的漏端相連并 與第一 NMOS管Nl的柵和漏端及第八PMOS管P8柵極相連；第五PMOS管P5的柵端和漏端 與第六PMOS管P6，第七PMOS管P7的柵端及第八PMOS管P8源端相連；第三PMOS管P3，第 四PMOS管P4的漏端與第四NMOS管N4的柵端和漏端，第二 NMOS管N2和第六NMOS管N6的 柵端相連；第八PMOS管P8的源端與第五PMOS管P5的漏端相連，第六PMOS管P6的漏端， 第九PMOS管P9的源端與第三NMOS管N3的源端相連；第八PMOS管P8，第九PMOS管P9的 漏端與第二 NMOS管N2的漏端相連；第九PMOS管P9的柵端與地電位GND相連，電流開關偏 置電路提供固定偏置電壓Vs，將電流源開關的驅動信號擺幅降到Vs到GND，從而可以得到 如圖8所示的低擺幅、低交差點電流開關驅動信號，通過該低擺幅信號可有效降低毛剌，減 小時鐘饋通效應，提高電路的信噪比和無雜波動態(tài)范圍。 以上所述僅是本發(fā)明的優(yōu)選實施方式，應當指出，對于本技術領域的普通技術人 員來說，在不脫離本發(fā)明原理的前提下，還可以作出若干改進，這些改進也應視為本發(fā)明的 保護范圍。
權利要求
一種分段電流舵數(shù)模轉換電路，包括基準電壓產(chǎn)生電路、基準電壓到基準電流轉換電路、編碼電路、電流源矩陣和開關陣列，其特征在于編碼電路采用兩級流水式編碼結構，該兩級流水編碼電路與開關陣列之間連接有開關驅動電路陣列，在時鐘輸入信號與兩級編碼電路之間連接兩級時鐘延時電路，為兩級流水式編碼電路提供時鐘信號；電流源矩陣、電流開關和編碼電路采用“5+4+5”的分段結構，即高5位和中4位采用溫度碼結構，低5位采用二進制碼結構。
2. 根據(jù)權利要求1所述的分段電流舵數(shù)模轉換電路，其特征在于所述的兩級流水式編 碼電路，包括高5位第一級編碼電路，用于與五路數(shù)字輸入信號(D13 D9)相連，輸出高5位預編 碼信號(EH0 EH13);高5位第二級編碼電路，用于與高5位預編碼信號(EH0 EH13)相連，輸出高5位編 碼信號(H0 H30);中4位第一級編碼電路，用于與四路數(shù)字輸入信號(D8 D5)相連，輸出中4位預編碼 信號(EM0 EM6);中4位第二級譯碼電路；用于與中4位預編碼信號(EM0 EM6)相連，輸出中4位編碼 信號(M0 M14);低5位第一級延時電路，用于與五路數(shù)字輸入信號(D4 D0)相連，輸出低5位第一級 延時信號(EL4 EL0);低5位第二級延時電路，用于與低5位第一級延時信號(EL4 EL0)相連，輸出低5位 第二級延時信號(L4 L0);鎖存器陣列，由53個并行的時鐘控制鎖存器組成，用于與高5位、中4位、低5位第二 級編碼輸出信號相連，將編碼輸出信號進行同步鎖存并產(chǎn)生51對并行的互補輸出信號。
3. 根據(jù)權利要求1所述的分段電流舵數(shù)模轉換電路，其特征在于所述的開關驅動電路 陣列，包含開關驅動電路及開關驅動偏置電路，該開關驅動電路包含4個反相器(11， 12， 13,14)及兩個PM0S管(P1，P2)和四個NM0S管(Nl， N2， N3， N4);該開關驅動電路偏置電路 包含9個PM0S管(Pl， P2， P3， P4， P5， P6， P7， P8， P9)和6個NM0S管(Nl， N2， N3， N4)，開關 驅動偏置電路為開關驅動電路提供固定偏置電壓Vs。
4. 根據(jù)權利要求3所述的分段電流舵數(shù)模轉換電路，其特征在于，第一反相器(II)的 輸入端與編碼電路鎖存器陣列的一路輸出互補信號DBJN相連，輸出端與第一PM0S管(P1) 的柵端連接，并通過第二反相器(12)與第一NM0S管(Nl)和第四NM0S管(N4)的柵端相連。
5. 根據(jù)權利要求3所述的分段電流舵數(shù)模轉換電路，其特征在于，第三反相器(13)的 輸入端與編碼電路鎖存器陣列的一路輸出互補信號DB_INB相連，輸出端與第二 PM0S管 (P2)相連，并通過第四反相器(14)與第二NM0S管(N2)和第三NM0S管(N3)的柵極相連。
6. 根據(jù)權利要求3所述的分段電流舵數(shù)模轉換電路，其特征在于第一 NM0S管(Nl)、 第二NM0S管(N2)的襯底端與地電位(GND)相連，第一NMOS管(Nl)漏端，第一PMOS管(Pl) 的源端和襯底端與固定電位Vs相連，第一PMOS管(Pl)的漏端，第一NMOS管(Nl)的漏端 及第二NM0S管(N2)的漏端與輸出信號DBJ)UT相連。
7. 根據(jù)權利要求3所述的分段電流舵數(shù)模轉換電路，其特征在于第三NM0S管(N3)和 第四NM0S管(N4)的襯底端與地電位(GND)相連，第二PMOS管(P2)的源端和襯底端及第三NM0S管(N3)的漏端與固定電位Vs相連，第二PMOS管(P2)的漏端，第三NMOS管(N3) 的漏端及第四NM0S管(N4)的漏端與輸出信號DBJ)UTB相連。
8. 根據(jù)權利要求3所述的分段電流舵數(shù)模轉換電路，其特征在于第一反相器(11)， 第二反相器(12)，第一PM0S管(P1)，第一NM0S管(N1)，第二NM0S管(N2)與第三反相器 (13)，第四反相器(14)，第二PM0S管(P2)，第三PM0S管(P3)，第四PM0S管(P4)構成對稱 結構。
9. 根據(jù)權利要求3所述的分段電流舵數(shù)模轉換電路，其特征在于開關驅動偏置電路 的第一 PMOS管到第七PMOS管(Pl， P2， P3， P4， P5， P6， P7)的襯底端均接電源(VDD);第八 PMOS管(P8)和第九PMOS管(P9)的襯底與各自源端相連；第一 PMOS管(Pl)和第四PMOS 管(P4)柵極與固定電位Vgl相連；第二PMOS管(P2)和第三PMOS管(P3)的柵極與固定電 位Vb相連；第一 NMOS管(Nl)，第二 NMOS管(N2)，第四NMOS管(N4)，第五NMOS管(N5)，第 六NMOS管(N6)的襯底端與地電位GND相連；第三NMOS管(N3)的源端與其源端相連并連 接到Vs端；第一 PMOS管(Pl)和第二 PMOS管(P2)的漏端相連并與第一 NMOS管(Nl)的 柵、漏端及第八PMOS管(P8)柵極相連；第五PMOS管(P5)的柵端與其漏端相連并與第六 PMOS管(P6)，第七PMOS管(P7)的柵端及第八PMOS管(P8)源端相連；第三PMOS管(P3)， 第四PMOS管(P4)的漏端相連并與第四NMOS管(N4)的柵端、漏端，第二 NMOS管(N2)和第 六NMOS管(N6)的柵端相連；第八PMOS管(P8)的源端與第五PMOS管(P5)的漏端相連，第 六PMOS管(P6)的漏端與第九PMOS管(P9)的源端相連并與第三NMOS管(N3)的源端相連； 第八PMOS管(P8)，第九PMOS管(P9)的漏端與第二 NMOS管(N2)的漏端相連；第九PMOS管 (P9)的柵端接地電位(GND)。
10. 根據(jù)權利要求1所述的分段電流舵數(shù)模轉換器電路，其特征在于所述的電流矩陣 所采用的"5+4+5"分段結構，采用31個完全相同的電流源做為高5位電流源矩陣，采用15 個完全相同的電流源作為中4位電流源矩陣，并將一個與中4位電流源相同的電流源按照`16 : 8 : 4 : 2 : i : i比例分為6條支路作為低5位電流源矩陣，其中高5位電流源由`16個與中4位電流源完全相同的電流源并聯(lián)組成。
全文摘要
本發(fā)明公開了一種高速高精度數(shù)模轉換電路，包括基準電壓產(chǎn)生電路、基準電壓到基準電流轉換電路、編碼電路、電流源矩陣和開關陣列，其中編碼電路采用兩級流水式編碼結構，該兩級流水編碼電路與開關陣列之間連接有開關驅動電路陣列，在時鐘輸入信號與兩級編碼電路之間連接兩級時鐘延時電路，為兩級流水式編碼電路提供時鐘信號；電流源矩陣、電流開關和編碼電路采用“5+4+5”的分段結構，即高5位和中4位采用溫度碼結構，低5位采用二進制碼結構。本發(fā)明有效減小芯片面積和功耗，降低編碼電路的復雜度，提高轉換速率，減小毛刺，提高數(shù)字模擬轉換器的動態(tài)特性。用于數(shù)字處理系統(tǒng)，音視頻轉換系統(tǒng)及通信系統(tǒng)。
文檔編號H03M1/66GK101741389SQ20091025441
公開日2010年6月16日 申請日期2009年12月21日 優(yōu)先權日2009年12月21日
發(fā)明者劉簾曦, 劉昌 , 朱樟明, 楊銀堂, 高翔 申請人:西安電子科技大學