專利名稱：用于分割的電容器陣列的數(shù)字校準(zhǔn)技術(shù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子電路，并且更具體地,涉及用于分割的電容器陣列的數(shù)字校準(zhǔn)技 術(shù)。
背景技術(shù)：
例如數(shù)字鎖相環(huán)路和數(shù)字延遲鎖定環(huán)路的數(shù)字鎖定環(huán)路可以生成一個(gè)或者多個(gè)周期性的輸出時(shí)鐘信號(hào)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一些實(shí)施方式，一種裝置，包括相位檢測(cè)電路，其響應(yīng)于輸入時(shí)鐘信 號(hào)和反饋時(shí)鐘信號(hào)生成控制信號(hào)。所述裝置還包括時(shí)鐘信號(hào)生成電路，所述時(shí)鐘信號(hào)生成 電路包括精細(xì)電容器和粗略電容器。所述時(shí)鐘信號(hào)生成電路響應(yīng)于控制信號(hào)的變化而改變 影響輸出時(shí)鐘信號(hào)的電容器的電容。所述裝置還包括測(cè)量電路，所述測(cè)量電路確定具有如 下復(fù)合電容的精細(xì)電容器的校準(zhǔn)數(shù)目，所述符合電容與粗略電容器之一的電容最接近地匹 配。本發(fā)明的各種目的、特征以及優(yōu)勢(shì)將在考慮了下述詳細(xì)的描述和附圖之后變得明
Mo


圖1示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的數(shù)字鎖相環(huán)路(PLL)的一個(gè)示例；圖2示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的數(shù)控振蕩器(DCO)的一個(gè)示例；圖3A示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的可以按照輪流交織的方式測(cè)量器件的兩 個(gè)頻率之間差值的測(cè)量電路；圖3B示出了根據(jù)本發(fā)明另一個(gè)實(shí)施方式的可以按照輪流交織的方式測(cè)量器件的 兩個(gè)頻率之間差值的測(cè)量電路；圖4示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的數(shù)字環(huán)路濾波器的部分以及數(shù)字鎖相環(huán) 路(PLL)中的數(shù)控振蕩器或延遲鎖定環(huán)路(DLL)中的延遲鏈的部分；圖5示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的數(shù)控延遲鎖定環(huán)路(DLL)電路的一個(gè)示 例；圖6示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的在節(jié)點(diǎn)處具有可變電容的數(shù)字延遲鎖定 環(huán)路的延遲鏈中的延遲電路的一個(gè)示例；圖7是可以包括本發(fā)明的方面的現(xiàn)場(chǎng)可編程門陣列(FPGA)的簡(jiǎn)化的部分框圖；圖8示出了可以實(shí)施本發(fā)明技術(shù)的示例性數(shù)字系統(tǒng)的框圖。
具體實(shí)施例方式圖1示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的數(shù)字鎖相環(huán)路(PLL)電路100的一個(gè)示例。PLLlOO包括繼電式相位頻率檢測(cè)器(BBPFD)電路101、數(shù)字環(huán)路濾波器102、數(shù)控振蕩 器(DCO) 103以及分頻器電路104。PLL100通常制作在例如可編程邏輯集成電路或是專用 集成電路(ASIC)的集成電路上?？删幊踢壿嫾呻娐钒ìF(xiàn)場(chǎng)可編程門陣列(FPGA)以及 可編程邏輯器件(PLD)。繼電式相位頻率檢測(cè)器101對(duì)輸入?yún)⒖紩r(shí)鐘信號(hào)CLKl的相位與由分頻器電路104生成的反饋時(shí)鐘信號(hào)FBCLK的相位進(jìn)行比較。分頻器電路104是對(duì)來(lái)自DC0103的周期性輸 出時(shí)鐘信號(hào)CLKOUT的頻率進(jìn)行分割以生成反饋時(shí)鐘信號(hào)FBCLK的頻率的計(jì)數(shù)器電路。相 位頻率檢測(cè)器101生成相位檢測(cè)器控制信號(hào)，其具有指示時(shí)鐘信號(hào)CLKl和FBCLK之間的任 何相位和/或頻率差的邏輯狀態(tài)。相位頻率檢測(cè)器101響應(yīng)于CLKl和FBCLK之間的相位 和/或頻率差的變化而改變數(shù)字相位檢測(cè)器控制信號(hào)的邏輯狀態(tài)。數(shù)字環(huán)路濾波器102從相位頻率檢測(cè)器101接收相位檢測(cè)器控制信號(hào)，并且生成 傳輸?shù)綌?shù)控振蕩器(DCO) 103的輸入端的振蕩器控制信號(hào)。DCO 103還接收輸入時(shí)鐘信號(hào) CLK 102。圖1中的時(shí)鐘信號(hào)CLKl和CLK2可以是具有相同頻率的相同周期性信號(hào)，也可以 是具有不同頻率或不同相位的兩個(gè)不同的周期性信號(hào)。DCO 103響應(yīng)于振蕩器控制信號(hào)和 時(shí)鐘信號(hào)CLK2而生成周期性的輸出時(shí)鐘信號(hào)CLKOUT。DCO 103響應(yīng)于振蕩器控制信號(hào)的 變化而改變時(shí)鐘信號(hào)CLKOUT的相位和頻率。圖2示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的數(shù)控振蕩器(DCO)的一個(gè)示例。圖2所示 的DCO 200是作為圖1所示數(shù)字PLL 100 一部分的DCO 103的一個(gè)示例。DCO 200包括開 關(guān)211-228以及電容器231-248。開關(guān)211-228中的每一個(gè)例如可以通過(guò)用作開關(guān)晶體管 的一個(gè)或多個(gè)場(chǎng)效應(yīng)晶體管來(lái)實(shí)現(xiàn)。如圖2所示，開關(guān)211-228中的每一個(gè)的第一端在節(jié)點(diǎn)202處耦合至附加振蕩器 電路201。開關(guān)211-228中的每一個(gè)的第二端耦合至相應(yīng)電容器231-248的第一端。每個(gè) 電容器231-248的第二端耦合至接收接地電壓的一端。附加振蕩器電路201的節(jié)點(diǎn)203也 耦合至接收接地電壓的一端。每一個(gè)電容器231-248與開關(guān)211-228中的一個(gè)串行耦合。 DCO 200可以包括任何適合數(shù)目的電容器，每一個(gè)電容器與開關(guān)串聯(lián)耦合。圖2中示出的 18個(gè)電容器和18個(gè)開關(guān)僅僅是一個(gè)示例。DCO 200例如可以具有成百上千個(gè)電容器以及 相同數(shù)目的開關(guān)。開關(guān)211-228的導(dǎo)通狀態(tài)由數(shù)字控制信號(hào)的邏輯狀態(tài)來(lái)控制。為了簡(jiǎn)化繪制，圖 2中沒(méi)有示出該數(shù)字控制信號(hào)?？刂崎_關(guān)211-228的導(dǎo)通狀態(tài)的數(shù)字控制信號(hào)是如圖1所 示的振蕩器控制信號(hào)，其由數(shù)字環(huán)路濾波器102生成。當(dāng)振蕩器控制信號(hào)閉合了所有的開 關(guān)211-228(即，開關(guān)211-228導(dǎo)通)時(shí)，電容器231-248彼此并聯(lián)耦合。斷開一個(gè)開關(guān)指 的是改變?cè)撻_關(guān)的導(dǎo)通狀態(tài)使得該開關(guān)阻止了電流流經(jīng)該開關(guān)。閉合開關(guān)指的是改變?cè)撻_ 關(guān)的導(dǎo)通狀態(tài)使得該開關(guān)允許電流流過(guò)該開關(guān)。DCO 200生成一個(gè)或多個(gè)包括CLKOUT的振蕩數(shù)字輸出時(shí)鐘信號(hào)。DCO 200的該輸 出時(shí)鐘信號(hào)可以在節(jié)點(diǎn)202或是在DCO 200的其它節(jié)點(diǎn)處生成。開關(guān)211-228的導(dǎo)通狀態(tài) 響應(yīng)于來(lái)自濾波器102的數(shù)字控制信號(hào)的變化而改變。當(dāng)PLL 100改變了數(shù)字控制信號(hào)的 邏輯狀態(tài)時(shí)，節(jié)點(diǎn)202和203之間的總電容發(fā)生變化，從而改變振蕩器200所生成的輸出時(shí) 鐘信號(hào)的頻率和相位。PLL 100增加節(jié)點(diǎn)202和203之間的總電容從而降低DC0200的輸出 時(shí)鐘信號(hào)的頻率。PLL 100降低節(jié)點(diǎn)202和203之間的總電容，從而增加輸出時(shí)鐘信號(hào)的頻率。DCO 200充當(dāng)模擬-數(shù)字轉(zhuǎn)換器，將來(lái)自濾波器102的數(shù)字控制信號(hào)轉(zhuǎn)換為具有可變頻 率的周期性輸出時(shí)鐘信號(hào)。DCO 200可以是任何合適類型的振蕩器。例如，DCO 200可以是環(huán)形振蕩器、晶體 振蕩器或是具有電感器以及一個(gè)或多個(gè)電容器或變?nèi)荻O管的LC振蕩器。附加的振蕩器 電路201包含實(shí)施所選擇的振蕩器架構(gòu)所需要的電路。例如，附加的振蕩器電路201可以 包括耦合在一起成為一個(gè)環(huán)路從而實(shí)現(xiàn)環(huán)形振蕩器的一組延遲電路。在該實(shí)施方式中，節(jié) 點(diǎn)202是延遲電路的延遲環(huán)路中的一個(gè)節(jié)點(diǎn)。作為另一個(gè)示例，附加振蕩器電路201可以 包括耦合形成LC振蕩器的電感器、一個(gè)或多個(gè)變?nèi)荻O管以及開關(guān)晶體管。DCO 200的輸 出時(shí)鐘信號(hào)中的一個(gè)可以在節(jié)點(diǎn)202處生成。DCO 200具有分割電容器架構(gòu)，因?yàn)殡娙萜?37-248中每一個(gè)的電容值都大于電容器231-236中每一個(gè)的電容值。在理想情況下，電容器231-236的每一個(gè)都具有具有相 同的精細(xì)電容值CF，并且在理想情況下，電容器237-248的每一個(gè)都具有相同的粗略電容 值CC。在理想情況下，電容器237-248中每一個(gè)的電容與電容器231-236中每一個(gè)的電容 的比(即，CC CF)為固定的比。在DCO 200中，電容器237-248生成粗略電容步長(zhǎng)，并且電容器231-236利用精細(xì) 電容步長(zhǎng)在粗略電容步長(zhǎng)之間進(jìn)行插值(interpolate)。由電容器237-248生成的粗略電 容步長(zhǎng)是指每當(dāng)附加開關(guān)217-228斷開或是閉合一次時(shí)所產(chǎn)生的節(jié)點(diǎn)202和節(jié)點(diǎn)203之 間的電容變化。由電容器231-236生成的精細(xì)電容步長(zhǎng)是指每當(dāng)附加開關(guān)211-216斷開或 是閉合一次而產(chǎn)生的節(jié)點(diǎn)202和節(jié)點(diǎn)203之間電容的變化。由于電容器231-236的每一個(gè) 在理想情況下都具有相同的電容CF，因此每一個(gè)精細(xì)電容步長(zhǎng)對(duì)應(yīng)于節(jié)點(diǎn)202和節(jié)點(diǎn)203 之間相同的電容變化量。由于電容器237-248的每一個(gè)在理想情況下具有相同的電容CC， 每一個(gè)粗略電容步長(zhǎng)對(duì)應(yīng)于節(jié)點(diǎn)202和節(jié)點(diǎn)203之間相同的電容變化量。電容器231-236 表示精細(xì)電容器，而電容器237-248表示粗略電容器。當(dāng)所有的開關(guān)211-216等都閉合時(shí)，所有的精細(xì)電容器231-236等耦合至節(jié)點(diǎn) 202。為了額外降低DCO 200的輸出時(shí)鐘信號(hào)的頻率，對(duì)進(jìn)位信號(hào)(未示出)斷言。響應(yīng)于 該進(jìn)位信號(hào)被斷言，開關(guān)217-228中的一個(gè)閉合，以便將粗略電容器237-248中的一個(gè)耦合 至節(jié)點(diǎn)202。結(jié)果是，粗略電容器237-248中的至少一個(gè)被耦合至202。在理想情況下，精細(xì)電容器231-236中預(yù)定數(shù)目N個(gè)的電容等于粗略電容器 237-248中每一個(gè)的電容。N在理想情況下等于CC/CF。在斷言進(jìn)位信號(hào)時(shí)，開關(guān)211-216 中的至少一個(gè)保持閉合，并且開關(guān)211-216中的N-I個(gè)為斷開的。當(dāng)所有的開關(guān)211-216等都斷開時(shí)，所有的精細(xì)電容器231-236等從節(jié)點(diǎn)202去 耦合。為了額外提高DCO 200的輸出時(shí)鐘信號(hào)的頻率，對(duì)借位信號(hào)(未示出)進(jìn)行斷言。響 應(yīng)于該借位信號(hào)被斷言，開關(guān)217-228中的一個(gè)斷開以將粗略電容器237-248中的一個(gè)從 節(jié)點(diǎn)202去耦合。結(jié)果是，粗略電容器237-248中的至少一個(gè)被從節(jié)點(diǎn)202去耦合。同樣， 當(dāng)斷言了該借位信號(hào)，開關(guān)211-216中的至少一個(gè)保持?jǐn)嚅_，并且開關(guān)211-216中的N-I個(gè) 閉合。通過(guò)使用精細(xì)電容器和粗略電容器的分割架構(gòu)，DCO 200可以僅僅使用K+L個(gè)電 容器在節(jié)點(diǎn)202和節(jié)點(diǎn)203之間生成KXL個(gè)不同的電容值。K為精細(xì)電容器231-236等的 數(shù)目，而L為粗略電容器237-248等的數(shù)目。相反，如果所有的電容器231-248具有相同的電容，則需要KXL個(gè)電容器來(lái)生成KXL個(gè)電容值。這樣，利用圖2所示的精細(xì)和粗略電容 器陣列可以允許DCO中電容器數(shù)目的極大減少。通常，粗略電容器237-248不是由許多相似的精細(xì)電容器制成的。在芯片上構(gòu)造多個(gè)精細(xì)電容器來(lái)構(gòu)造一個(gè)粗略電容器需要相對(duì)大的管芯面積。因此，粗略電容器和精細(xì) 電容器通常具有不同的拓?fù)?即，不同的形狀)，從而顯著減小在集成電路上制備電容器所 需要的管芯面積量。通常，精細(xì)電容器231-236的每一個(gè)具有基本上相同的電容值，并且粗略電容器 237-248的每一個(gè)具有基本上相同的電容值。在兩個(gè)或更多個(gè)精細(xì)電容器之間可能會(huì)存在 小的隨機(jī)失配，并且在兩個(gè)或更多個(gè)粗略電容器之間可能會(huì)存在小的隨機(jī)失配。然而，DCO 200的精細(xì)電容器231-236的平均電容值以及粗略電容器237-248的 平均電容值之間可能存在顯著差異。精細(xì)電容器的平均電容和粗略電容器的平均電容之間 的差異稱為系統(tǒng)失配。除其他之外，建模不精準(zhǔn)性、不同集成電路管芯之間的光刻工藝的 變化、電容器的小尺寸以及精細(xì)電容器和粗略電容器之間不同的拓?fù)渫ǔＪ窍到y(tǒng)失配的起 因。如果電容器具有小電容值，則按照每個(gè)電容器的電容百分比來(lái)說(shuō)，精細(xì)電容器和粗略電 容器之間的系統(tǒng)失配可能相對(duì)較大。系統(tǒng)失配可能導(dǎo)致電容器陣列的傳輸特性中顯著的微分非線性(differential non-lineality)0如果存在電容失配，則當(dāng)開關(guān)211-228的每一個(gè)閉合時(shí)產(chǎn)生的每一個(gè)電 容步長(zhǎng)就有可能導(dǎo)致微分非線性。對(duì)于精細(xì)電容器來(lái)說(shuō)，微分非線性是當(dāng)特定精細(xì)電容器 耦合至節(jié)點(diǎn)202或是從節(jié)點(diǎn)202去耦合時(shí)所產(chǎn)生的電容步長(zhǎng)和節(jié)點(diǎn)202處精細(xì)電容步長(zhǎng)的 平均值之間的差。對(duì)于粗略電容器來(lái)說(shuō)，微分非線性是當(dāng)特定粗略電容器耦合至節(jié)點(diǎn)202 或是從節(jié)點(diǎn)202去耦合時(shí)所產(chǎn)生的電容步長(zhǎng)和節(jié)點(diǎn)202處粗略電容步長(zhǎng)的平均值之間的 差。當(dāng)斷言進(jìn)位信號(hào)或是借位信號(hào)時(shí)，微分非線性可能在從精細(xì)電容器到粗略電容器的轉(zhuǎn) 變處導(dǎo)致較大的不連續(xù)。這些不連續(xù)可能使得DCO在閉合環(huán)路系統(tǒng)中無(wú)法使用。建模不精準(zhǔn)性、工藝變化、不同的電容器拓?fù)淇赡苁勾致噪娙萜?37-248的電容 與精細(xì)電容器231-236的電容的比相對(duì)于設(shè)計(jì)比而言發(fā)生變化。例如，精細(xì)電容器和粗略 電容器之間的失配可能使得CC CF電容比從100 1的設(shè)計(jì)比變成117 1或者88 1。根據(jù)本發(fā)明的一個(gè)實(shí)施方式，對(duì)當(dāng)并聯(lián)耦合在一起時(shí)具有最接近地等于單個(gè)粗略 電容器237-248的電容的復(fù)合電容值的精細(xì)電容器231-236的數(shù)目N進(jìn)行測(cè)量。該數(shù)目N 被稱為校準(zhǔn)數(shù)目。當(dāng)確定了校準(zhǔn)數(shù)目N時(shí)，該校準(zhǔn)數(shù)目N被存儲(chǔ)在存儲(chǔ)器電路(例如，數(shù)字 控制器或者寄存器)中。接著，使用該校準(zhǔn)數(shù)目N來(lái)確定每當(dāng)進(jìn)位信號(hào)或是借位信號(hào)被斷 言、并且耦合至節(jié)點(diǎn)202的粗略電容器237-248的數(shù)目發(fā)生變化時(shí)，有多少個(gè)精細(xì)電容器 231-236被耦合至節(jié)點(diǎn)202以及被從節(jié)點(diǎn)202去耦合?？梢栽诎珼CO 200的每一個(gè)集成 電路管芯中獨(dú)立地確定校準(zhǔn)數(shù)目N。該校準(zhǔn)數(shù)目N被用以保持DC0200中的電容器231-248 的傳輸特性的連續(xù)性(即，微分線性)。例如，當(dāng)意圖增加節(jié)點(diǎn)202處的電容CF并且所有的精細(xì)電容器231-236都耦合至 節(jié)點(diǎn)202時(shí)，響應(yīng)于進(jìn)位信號(hào)的斷言將粗略電容器237-248之一耦合至節(jié)點(diǎn)202，并且將精 細(xì)電容器231-236中的N-I個(gè)從節(jié)點(diǎn)202去耦合，其中N為校準(zhǔn)數(shù)目。當(dāng)意圖降低節(jié)點(diǎn)202 處的電容CF并且所有的精細(xì)電容器231-236都已從節(jié)點(diǎn)202去耦合時(shí)，響應(yīng)于借位信號(hào)的 斷言而將粗略電容器237-248之一從節(jié)點(diǎn)202去耦合，并且將精細(xì)電容器231-236中的N-I個(gè)耦合至節(jié)點(diǎn)202，其中N為校準(zhǔn)數(shù)目。如果粗略電容器具有相同的設(shè)計(jì)，則預(yù)期粗略電容器的電容值幾乎相同。而且，由于粗略電容器大于精細(xì)電容器，則很有可能粗略電容器將具有幾乎相同的電容值。如果DCO 200中的每一個(gè)粗略電容器具有幾乎相同的電容值，則僅存儲(chǔ)一個(gè)校準(zhǔn)數(shù)目N用于粗略電 容器的整體陣列。然而，如果DCO 200中的粗略電容器具有顯著不同的電容值，則可以測(cè)量校準(zhǔn)數(shù) 目N的不同值，從而確定每一個(gè)粗略電容器和多個(gè)精細(xì)電容器之間正確的比。對(duì)于每一個(gè) 粗略電容器來(lái)說(shuō)，生成并存儲(chǔ)校準(zhǔn)數(shù)目可能需要大量的附加存儲(chǔ)器以及處理電路。直接測(cè)量DCO 200中精細(xì)電容器和粗略電容器的電容可能比較困難。然而，可以 間接地確定DCO 200中精細(xì)電容器和粗略電容器的電容，從而計(jì)算校準(zhǔn)數(shù)目N。可以測(cè)量由 于開關(guān)211-228的導(dǎo)通狀態(tài)的改變而導(dǎo)致的DCO 200輸出時(shí)鐘信號(hào)CLKOUT的頻率變化，從 而間接地確定DCO 200中精細(xì)電容器和粗略電容器的電容。頻率測(cè)量通常非常精確。頻率測(cè)量例如可以包括僅僅將選定數(shù)目J的精細(xì)電容器耦合至節(jié)點(diǎn)202、將所有 粗略電容器從節(jié)點(diǎn)202去耦合并且繼而對(duì)固定時(shí)段內(nèi)DCO 200的輸出時(shí)鐘信號(hào)CLKOUT的 周期數(shù)Pl進(jìn)行計(jì)數(shù)。接著，將所有精細(xì)電容器從節(jié)點(diǎn)202去耦合，并且僅將一個(gè)粗略電容 器耦合至節(jié)點(diǎn)202。接著，在相同的時(shí)段內(nèi)對(duì)DCO 200的輸出時(shí)鐘信號(hào)CLKOUT的周期數(shù)P2 進(jìn)行計(jì)數(shù)。周期數(shù)Pl與周期數(shù)P2之差除以固定的測(cè)量時(shí)間即為頻率差。如果周期數(shù)Pl與周期數(shù)P2的計(jì)數(shù)相同，則J個(gè)精細(xì)電容器具有與一個(gè)粗略電容 器恰好相同的電容。如果周期數(shù)Pl與周期數(shù)P2的計(jì)數(shù)不同，則J個(gè)精細(xì)電容器和一個(gè)粗 略電容器之間適配的程度和方向同Pl與P2之間的計(jì)數(shù)差成比例。由于DCO輸出時(shí)鐘信號(hào) 的頻率與節(jié)點(diǎn)202和節(jié)點(diǎn)203之間的電容成反比，因此在固定時(shí)段內(nèi)計(jì)數(shù)較多的周期指示 較小的電容，而在相同的固定時(shí)段內(nèi)計(jì)數(shù)較少的周期指示較大的電容。用于確定校準(zhǔn)數(shù)目N的一種頻率測(cè)量技術(shù)包括計(jì)算頻率差的不同值。當(dāng)不同數(shù)目 的精細(xì)電容器耦合至節(jié)點(diǎn)202時(shí)，計(jì)算頻率差的每一個(gè)值。例如，可以確定當(dāng)50個(gè)精細(xì)電 容器耦合至節(jié)點(diǎn)202時(shí)的頻率差。接著可以確定當(dāng)51個(gè)精細(xì)電容器耦合至節(jié)點(diǎn)202時(shí)的 頻率差。接著可以確定當(dāng)52個(gè)精細(xì)電容器耦合至節(jié)點(diǎn)202時(shí)的頻率差。接著可以確定當(dāng) 53個(gè)精細(xì)電容器耦合至節(jié)點(diǎn)202時(shí)的頻率差。根據(jù)該技術(shù)，可以確定當(dāng)多個(gè)附加數(shù)目的精 細(xì)電容器耦合至節(jié)點(diǎn)202時(shí)的頻率差(例如，54-70個(gè)精細(xì)電容器，從而生成總共21個(gè)頻率 差值)。在頻率差的每一個(gè)測(cè)量中，確定在精細(xì)電容器測(cè)量期間計(jì)數(shù)的周期數(shù)與僅將單個(gè) 的粗略電容器耦合至節(jié)點(diǎn)202時(shí)所計(jì)數(shù)的周期數(shù)之間的差。生成頻率差測(cè)量中的頻率差最 小值的、耦合至節(jié)點(diǎn)202的精細(xì)電容器的數(shù)目等于校準(zhǔn)數(shù)目N。這樣，在N個(gè)精細(xì)電容器耦 合至節(jié)點(diǎn)202時(shí)所計(jì)數(shù)的、與單個(gè)粗略電容器耦合至節(jié)點(diǎn)202時(shí)所計(jì)數(shù)的周期數(shù)最接近匹 配的周期數(shù)指示了與單個(gè)的粗略電容器的電容最接近匹配的精細(xì)電容器的數(shù)目N。圖3A和圖3B示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的可以用來(lái)確定具有與單個(gè)粗略電 容器最為接近的復(fù)合電容的精細(xì)電容器的數(shù)目的測(cè)量電路的兩個(gè)示例。圖3A-圖3B所示 出的電路測(cè)量當(dāng)僅有選定數(shù)目的精細(xì)電容器耦合至節(jié)點(diǎn)202時(shí)DCO 200的輸出時(shí)鐘信號(hào) CLKOUT的第一頻率以及當(dāng)僅有一個(gè)粗略電容器耦合至節(jié)點(diǎn)202時(shí)輸出時(shí)鐘信號(hào)CLKOUT的 第二頻率之間的差。該頻率差指示在一定時(shí)段內(nèi)計(jì)數(shù)的輸出時(shí)鐘信號(hào)的周期數(shù)之差。該周期數(shù)之差同選定數(shù)目的精細(xì)電容器的復(fù)合電容與粗略電容器的電容之差成正比。用以測(cè)量 第一頻率的時(shí)段和用以測(cè)量第二頻率的時(shí)段是相同的。用于頻率測(cè)量的時(shí)段可以根據(jù)除被測(cè)DCO之外的其它振蕩器源得出。該振蕩器源 被稱為時(shí)基305。時(shí)基305不必非常精確，因?yàn)轭l率測(cè)量是彼此相對(duì)的。由于測(cè)量被設(shè)計(jì)為 確定最小計(jì)數(shù)差，因此每個(gè)計(jì)數(shù)本身的絕對(duì)精確性并不會(huì)影響結(jié)果。時(shí)基305可能具有其 自身的相位噪聲。時(shí)基305的相位噪聲可以通過(guò)圖3A-圖3B的技術(shù)方法而有效地降低，這 也降低了由DC0200所生成的CLKOUT的噪聲。在低頻處存在大相位噪聲(即，頻率漂移)可能導(dǎo)致小頻率差的測(cè)量不精準(zhǔn)。從 一個(gè)測(cè)量到下一個(gè)測(cè)量的頻率漂移量可能大于作為測(cè)量目標(biāo)的頻率差。例如，如果在低頻 處的相位噪聲以30db/deCade的速率升高，增加測(cè)量時(shí)間并不能改進(jìn)測(cè)量的精確度。根據(jù) 一個(gè)實(shí)施方式，通過(guò)以如下結(jié)合圖3A-圖3B而描述的輪流交織的方式對(duì)CLKOUT的兩個(gè)頻 率進(jìn)行測(cè)量，頻率漂移的效應(yīng)被顯著地降低或是消除。
圖3A的測(cè)量電路包括寄存器301和302、時(shí)基電路305、多路器電路303、待測(cè)器 件(DUT) 304、反相器306、與(與)門307、與門308、計(jì)數(shù)器電路309和310以及減法電路 311。DUT 304是數(shù)控振蕩器(DCO)電路200。第一數(shù)字控制信號(hào)CSl (即，第一控制字)存儲(chǔ)在寄存器301中，并且第二數(shù)字控 制信號(hào)CS2(即，第二控制字)存儲(chǔ)在寄存器302中。第一數(shù)字控制信號(hào)CSl從寄存器301 并行地傳輸?shù)蕉嗦菲?03的第一輸入，并且第二數(shù)字控制信號(hào)CS2從寄存器302并行地傳 輸?shù)蕉嗦菲?03的第二輸入。多路器303具有選擇輸入端，用以從時(shí)基305接收振蕩數(shù)字 信號(hào)OSC。當(dāng)OSC處于邏輯低狀態(tài)時(shí)，多路器303將第一控制信號(hào)CSl并行地傳輸?shù)紻UT304/ DC0200中。該第一控制信號(hào)CSl控制開關(guān)211-228的導(dǎo)通狀態(tài)，從而使選定數(shù)目的精細(xì)電 容器231-236耦合至節(jié)點(diǎn)202，并且沒(méi)有一個(gè)粗略電容器237-248耦合至節(jié)點(diǎn)202。當(dāng)開關(guān) 211-228由第一控制信號(hào)CSl控制時(shí)，DUT 304/DC0 200生成具有第一頻率的輸出時(shí)鐘信號(hào) CLK0UT，該第一頻率由耦合至節(jié)點(diǎn)202的精細(xì)電容器的數(shù)目確定。同樣，當(dāng)OSC處于邏輯低狀態(tài)時(shí)，反相器306的輸出信號(hào)處于邏輯高狀態(tài)，使得與 門307將CLKOUT信號(hào)的邏輯狀態(tài)傳輸?shù)接?jì)數(shù)器電路309的計(jì)數(shù)輸入端。計(jì)數(shù)器電路309 對(duì)于OSC為低時(shí)在CLKOUT中產(chǎn)生的周期數(shù)進(jìn)行計(jì)數(shù)。CLKOIT的一個(gè)周期也稱為CLKOUT的 一個(gè)循環(huán)。計(jì)數(shù)器電路309的輸出計(jì)數(shù)信號(hào)CTl的二進(jìn)制值等于OSC處于邏輯低狀態(tài)時(shí)在 CLKOUT中計(jì)數(shù)的周期數(shù)。當(dāng)OSC為低時(shí)，與門308不會(huì)將CLKOUT信號(hào)傳輸?shù)接?jì)數(shù)器310。當(dāng)OSC處于邏輯高狀態(tài)時(shí)，多路器303將第二控制信號(hào)CS2并行地傳輸?shù)紻UT304/ DC0200中。該第二控制信號(hào)CS2控制開關(guān)211-228的導(dǎo)通狀態(tài)，從而使僅單個(gè)粗略電容器 (電容器237-248中的一個(gè))耦合至節(jié)點(diǎn)202，并且沒(méi)有一個(gè)精細(xì)電容器231-236耦合至節(jié) 點(diǎn)202。當(dāng)開關(guān)211-228由第二控制信號(hào)CS2控制時(shí)，DUT 304/DC0200生成具有第二頻率 的輸出時(shí)鐘信號(hào)CLK0UT，其該第二頻率由耦合至節(jié)點(diǎn)202的粗略電容器確定。同樣，當(dāng)OSC處于邏輯高狀態(tài)時(shí)，反相器306的輸出信號(hào)處于邏輯低狀態(tài)，阻止與 門307將CLKOUT的邏輯狀態(tài)傳輸?shù)接?jì)數(shù)器電路309。當(dāng)OSC處于邏輯高狀態(tài)時(shí)，與門308 將CLKOUT的邏輯狀態(tài)傳輸?shù)接?jì)數(shù)器310的計(jì)數(shù)輸入端。計(jì)數(shù)器電路310對(duì)OSC處于邏輯 高狀態(tài)時(shí)在CLKOUT中所產(chǎn)生的周期數(shù)進(jìn)行計(jì)數(shù)。計(jì)數(shù)器電路310的輸出計(jì)數(shù)信號(hào)CT2的二進(jìn)制值等于OSC處于邏輯高狀態(tài)時(shí)在CLKOUT中計(jì)數(shù)的周期數(shù)。計(jì)數(shù)器309和計(jì)數(shù)器310的輸出控制信號(hào)CTl和CT2響應(yīng)于復(fù)位信號(hào)而初始地復(fù)位為二進(jìn)制值零。在計(jì)數(shù)器309和計(jì)數(shù)器310的輸出計(jì)數(shù)信號(hào)被復(fù)位之后，允許在OSC信 號(hào)的多個(gè)周期內(nèi)響應(yīng)于每個(gè)接收到的CLKOUT周期而增加計(jì)數(shù)器309和計(jì)數(shù)器310的輸出 控制信號(hào)CTl和CT2。由于OSC信號(hào)在邏輯低狀態(tài)和邏輯高狀態(tài)之間改變，CLKOUT信號(hào)的 頻率在由控制信號(hào)CSl和CS2確定的第一頻率和第二頻率之間改變。同時(shí)，隨著OSC在OSC 的幾個(gè)循環(huán)內(nèi)在邏輯高狀態(tài)和邏輯低狀態(tài)之間改變，相應(yīng)的與門307和與門308輪流地允 許計(jì)數(shù)器309和計(jì)數(shù)器310對(duì)CLKOUT的頻率分別進(jìn)行計(jì)數(shù)。信號(hào)OSC具有50%的占空比， 這使得OSC處于邏輯低狀態(tài)時(shí)用于測(cè)量CLKOUT的第一頻率的時(shí)段與OSC處于邏輯高狀態(tài) 時(shí)用于測(cè)量CLKOUT的第二頻率的時(shí)段是相同的。在OSC的每個(gè)周期內(nèi)，OSC在邏輯高狀態(tài) 和邏輯低狀態(tài)之間改變，并且計(jì)數(shù)器309和計(jì)數(shù)器310的每一個(gè)在OSC的每一個(gè)周期內(nèi)對(duì) CLKOUT的多個(gè)周期進(jìn)行計(jì)數(shù)。當(dāng)OSC處于邏輯低狀態(tài)時(shí)，計(jì)數(shù)信號(hào)CTl的二進(jìn)制值在CLKOUT的每個(gè)周期內(nèi)增加 1。當(dāng)OSC處于邏輯高狀態(tài)時(shí)，計(jì)數(shù)信號(hào)CT2的二進(jìn)制值在CLKOUT的每個(gè)周期內(nèi)增加1。減 法電路311從計(jì)數(shù)信號(hào)CTl的二進(jìn)制值中減去計(jì)數(shù)信號(hào)CT2的二進(jìn)制值，以生成具有等于 FDIFF的二進(jìn)制值的數(shù)字輸出信號(hào)。FDIFF等于第一頻率和第二頻率之間的差。上面結(jié)合圖 3A所描述的技術(shù)將被重復(fù)數(shù)次以生成FDIFF的數(shù)個(gè)不同的值。在利用圖3A的電路執(zhí)行對(duì) FDIFF的測(cè)量期間，不同數(shù)目的精細(xì)電容器耦合至節(jié)點(diǎn)202，以生成第一頻率的不同值。從 相同的時(shí)段內(nèi)針對(duì)單個(gè)粗略電容器的頻率測(cè)量中減去針對(duì)精細(xì)電容器的每一個(gè)頻率測(cè)量， 從而生成FDIFF。在FDIFF的多個(gè)測(cè)量中，耦合至節(jié)點(diǎn)202以生成FDIFF的最小值的電容器 的數(shù)目等于校準(zhǔn)數(shù)目N。由于OSC是振蕩周期性信號(hào)并且計(jì)數(shù)器309和計(jì)數(shù)器310的每一個(gè)在OSC的每個(gè) 周期內(nèi)對(duì)CLKOUT的周期進(jìn)行計(jì)數(shù)，因此圖3A的測(cè)量電路以交織的方式測(cè)量CLKOUT的第一 頻率和第二頻率。如果OSC的頻率顯著大于低頻漂移，則圖3A的電路所執(zhí)行的第一頻率和 第二頻率的交織測(cè)量有效地消減了 CLKOUT和OSC信號(hào)的頻率漂移。結(jié)果是，頻率測(cè)量的輸 出上的頻率漂移效應(yīng)顯著地減小或是得以消除。第一頻率和第二頻率之間的頻率差可以在時(shí)基305所生成的OSC信號(hào)的任意希望 數(shù)目的循環(huán)內(nèi)確定。如果需要較為精確的頻率差FDIFF的值，則在較大數(shù)目的OSC循環(huán)內(nèi) 對(duì)第一頻率和第二頻率進(jìn)行計(jì)數(shù)，從而增加FDIFF的精確度。優(yōu)選地，OSC的周期遠(yuǎn)遠(yuǎn)大于 (例如，大于1000倍)CLKOUT的周期，從而使計(jì)數(shù)器309和計(jì)數(shù)器310可以在OSC的每半個(gè) 周期內(nèi)對(duì)CLKOUT進(jìn)行多次計(jì)數(shù)。由時(shí)基305生成的OSC信號(hào)的周期應(yīng)當(dāng)大到足以允許在每一個(gè)頻率計(jì)數(shù)中(在 OSC信號(hào)的半個(gè)周期內(nèi))由噪聲引起的充分波動(dòng)，從而避免量化限制。例如，如果希望OSC的 每半個(gè)周期內(nèi)的CLKOUT的周期計(jì)數(shù)約為1000，則在該計(jì)數(shù)中噪聲(即，OSC信號(hào)和CLKOUT 信號(hào)的頻率漂移)應(yīng)當(dāng)遠(yuǎn)遠(yuǎn)大于1。例如，該噪聲可能具有的RMS值為10。圖3B的測(cè)量電路包括寄存器301和寄存器302、時(shí)基電路305、多路器電路303、 待測(cè)器件(DUT) 304、以及增序/降序計(jì)數(shù)器電路320。寄存器301和寄存器302、時(shí)基電路 305、多路器電路303以及DUT 304如上文結(jié)合圖3A所述地工作。DUT 304是DCO 200。當(dāng) 信號(hào)OSC處于邏輯低狀態(tài)時(shí)，多路器303將第一控制信號(hào)CSl從寄存器301傳輸?shù)紻UT 304/DCO 200，并且作為響應(yīng)，DCO 200生成由耦合至節(jié)點(diǎn)202的選定數(shù)目的精細(xì)電容器確定的 CLKOUT中的第一頻率。當(dāng)信號(hào)OSC處于邏輯高狀態(tài)時(shí)，多路器303將第二控制信號(hào)CS2從 寄存器302傳輸?shù)紻UT 304/DC0 200，并且作為響應(yīng)，DCO 200生成由耦合至節(jié)點(diǎn)202的單 個(gè)粗略電容器確定的CLKOUT中的第二頻率。增序/降序(up/down)計(jì)數(shù)器320在其CLK輸入端接收來(lái)從DUT304/DC0 200的CLKOUT時(shí)鐘信號(hào)。增序/降序計(jì)數(shù)器320在其UP/DN輸入端接收OSC信號(hào)。增序/降序計(jì) 數(shù)器320生成具有等于FDIFF的二進(jìn)制值的數(shù)字輸出計(jì)數(shù)信號(hào)。最初，計(jì)數(shù)信號(hào)FDIFF的二進(jìn)制值響應(yīng)于復(fù)位信號(hào)被斷言而復(fù)位為零。接著，當(dāng) OSC信號(hào)在OSC的每個(gè)循環(huán)的一半期間處于邏輯高狀態(tài)時(shí)，增序/降序計(jì)數(shù)器320在來(lái)自 D0C200的輸出時(shí)鐘信號(hào)CLKOUT的每一個(gè)周期中，將計(jì)數(shù)信號(hào)FDIFF的二進(jìn)制值增加1。當(dāng) OSC信號(hào)在OSC的每個(gè)循環(huán)的另外一半之內(nèi)處于邏輯低狀態(tài)時(shí)，增序/降序計(jì)數(shù)器320在 來(lái)自D0C200的輸出時(shí)鐘信號(hào)CLKOUT的每一個(gè)周期中，將計(jì)數(shù)信號(hào)FDIFF的二進(jìn)制值增減 一。在信號(hào)OSC的數(shù)個(gè)周期之后，輸出計(jì)數(shù)信號(hào)FDIFF的二進(jìn)制值指示CLKOUT的第一頻率 和CLKOUT的第二頻率之間的差。第一頻率和第二頻率之間的差FDIFF同用以生成第一頻率的選定數(shù)目的精細(xì)電 容器的復(fù)合電容與用以生成第二頻率的粗略電容器的電容之間的差成比例。上面結(jié)合圖3B 所述的技術(shù)被重復(fù)多次，從而測(cè)量CLKOUT的頻率。在每個(gè)頻率測(cè)量中，不同數(shù)目的精細(xì)電 容器耦合至節(jié)點(diǎn)202。從在相同的時(shí)段內(nèi)針對(duì)單個(gè)粗略電容器的頻率測(cè)量中減去針對(duì)精細(xì) 電容器的每一個(gè)頻率測(cè)量以生成FDIFF。在FDIFF的數(shù)次測(cè)量中，耦合至節(jié)點(diǎn)202以生成 FDIFF的最小值的電容器的數(shù)目等于校準(zhǔn)數(shù)目N。使用圖3A和圖3B的技術(shù)，校準(zhǔn)數(shù)目N的最壞情況誤差為一個(gè)精細(xì)電容器的電容 的50%。例如，如果利用圖3A和圖3B的技術(shù)計(jì)算出校準(zhǔn)數(shù)目為30，則等于一個(gè)粗略電容 器的電容的精細(xì)電容器的正確數(shù)目最多為30. 5 1以及最少為29. 5 1。在利用圖3A和圖3B的技術(shù)對(duì)校準(zhǔn)數(shù)目N進(jìn)行確定之后，在數(shù)字環(huán)路濾波器102中 對(duì)該校準(zhǔn)數(shù)目N進(jìn)行處理，這將在下文結(jié)合圖4所述。圖4示出了根據(jù)本發(fā)明一個(gè)實(shí)施方 式的數(shù)字環(huán)路濾波器的部分以及數(shù)字鎖相環(huán)路(PLL)中的數(shù)控振蕩器以及延遲鎖定環(huán)路 (DLL)中的延遲鏈的部分。PLL100中的數(shù)字環(huán)路濾波器102包括精細(xì)移位寄存器401、粗略 移位寄存器402、進(jìn)位寄存器404、借位寄存器405、處理電路408以及反相電路409。精細(xì) 電容器陣列406和粗略電容器陣列407是DCO 103/200的部分，或者備選地，為數(shù)字延遲鎖 定環(huán)路中的延遲鏈的部分，如以下結(jié)合圖5-圖6所詳細(xì)描述的。圖4所示的詳細(xì)電路架構(gòu) 僅僅是一個(gè)示例并不意圖限制本發(fā)明的范圍。電容器陣列406包括多個(gè)精細(xì)電容器，例如電容器231-236。精細(xì)電容器的每一個(gè) 都耦合至例如類似于開關(guān)211-216的開關(guān)。這些開關(guān)耦合至節(jié)點(diǎn)202。電容器陣列406中 的每個(gè)精細(xì)電容器具有相同或是大致相同的電容。電容器陣列407包括多個(gè)粗略電容器，諸如電容器237-248。每個(gè)粗略電容器耦合 至開關(guān)，諸如開關(guān)217-228。開關(guān)耦合至節(jié)點(diǎn)202。粗略電容器陣列407中的每個(gè)粗略電容 器具有相同或者大致相同的電容。在一個(gè)實(shí)施方式中，移位寄存器401-402中的每一個(gè)在一組串行耦合的觸發(fā)器中 存儲(chǔ)處于邏輯高狀態(tài)的數(shù)字位(即，“1”位)和/或處于邏輯低狀態(tài)的數(shù)字位(即，“0”位)?？梢岳萌魏魏线m的技術(shù)對(duì)存儲(chǔ)在寄存器401-402中的位進(jìn)行編碼。例如，存儲(chǔ)在寄存器401-402中的位可以為二進(jìn)制編碼位或是溫度計(jì)編碼位。在溫度計(jì)編碼技術(shù)中，“1”位在每 一個(gè)移位寄存器中按序存儲(chǔ)，而“0”位在每一個(gè)移位寄存器中同樣按序存儲(chǔ)。下面對(duì)于圖4 的詳細(xì)操作的描述假設(shè)利用了溫度計(jì)編碼技術(shù)對(duì)存儲(chǔ)在寄存器401-402中的位進(jìn)行編碼。 在此出于闡述的目的而對(duì)溫度計(jì)編碼進(jìn)行了描述，其并非意圖限制本發(fā)明的范圍。存儲(chǔ)在移位寄存器401中的位被稱為精細(xì)位。存儲(chǔ)在移位寄存器401中的精細(xì)位 通過(guò)信號(hào)總線被并行傳輸?shù)诫娙萜麝嚵?06。該精細(xì)位控制著耦合至精細(xì)電容器陣列406 中的精細(xì)電容器的開關(guān)211-216等。每一個(gè)精細(xì)位控制一個(gè)開關(guān)。每一個(gè)精細(xì)位的邏輯狀 態(tài)確定陣列406中的開關(guān)之一的導(dǎo)通狀態(tài)。在溫度計(jì)編碼實(shí)施方式中，每一個(gè)存儲(chǔ)在移位寄存器401中的“1”位閉合開關(guān)，而 每一個(gè)存儲(chǔ)在移位寄存器402中的“0”位斷開開關(guān)。當(dāng)開閉合合時(shí)，陣列406中就有一個(gè) 附加的電容器耦合至節(jié)點(diǎn)202，從而導(dǎo)致輸出時(shí)鐘信號(hào)CLKOUT的頻率降低。當(dāng)一開關(guān)斷開 時(shí)，陣列406中就有一個(gè)附加的電容器從節(jié)點(diǎn)202去耦合，從而導(dǎo)致輸出時(shí)鐘信號(hào)CLKOUT 的頻率增加。存儲(chǔ)在寄存器402中的位被稱為粗略位。存儲(chǔ)在粗略移位寄存器402中的粗略位 通過(guò)信號(hào)總線被并行傳輸?shù)疥嚵?07。該粗略位控制著耦合至陣列407中的粗略電容器的 開關(guān)。每一個(gè)粗略位的邏輯狀態(tài)控制著耦合至陣列407中的粗略電容器的開關(guān)之一的導(dǎo)通 狀態(tài)。寄存器402中的粗略位確定電容器陣列407中有多少粗略電容器通過(guò)開關(guān)耦合至節(jié) 點(diǎn) 202。在PLL 100的操作之前，執(zhí)行如上所述的圖3A和圖3B的測(cè)量技術(shù)(或是其它的 測(cè)量技術(shù))，以確定當(dāng)多個(gè)不同數(shù)目的精細(xì)電容器耦合至節(jié)點(diǎn)202時(shí)CLKOUT的第一頻率和 第二頻率之間的頻率差FDIFF。生成最小頻率差FDIFF的、耦合至節(jié)點(diǎn)202的精細(xì)電容器的 數(shù)目被選擇為校準(zhǔn)數(shù)目N。校準(zhǔn)數(shù)目N被傳輸?shù)教幚黼娐?08，例如，其包含在其邏輯狀態(tài) 等于第一控制信號(hào)CSl子集的邏輯狀態(tài)的數(shù)字信號(hào)中，所述第一控制信號(hào)CSl控制著當(dāng)生 成FDIFF的最小值時(shí)耦合至精細(xì)電容器的開關(guān)。處理電路408生成數(shù)目為Q的數(shù)字輸出信號(hào)。Q等于可以存儲(chǔ)在精細(xì)移位寄存器 401中的最大的位數(shù)。Q也等于電容器陣列406中精細(xì)電容器的數(shù)目。處理電路408從N中 減去1以生成(N-I)個(gè)零(0)位(即，處于邏輯低狀態(tài)的信號(hào))以及(Q-N+1)個(gè)一⑴位 (即，處于邏輯高狀態(tài)的信號(hào))。處理單元408在Q個(gè)數(shù)字輸出信號(hào)中生成(N-I)個(gè)“0”位 以及在Q個(gè)數(shù)字輸出信號(hào)中生成(Q-N+1)個(gè)“1”位。處理電路408的Q個(gè)數(shù)字輸出信號(hào)并行傳輸?shù)竭M(jìn)位寄存器404和反相電路409。 處理電路408的Q個(gè)數(shù)字輸出信號(hào)被存儲(chǔ)在進(jìn)位寄存器404的觸發(fā)器中。將(N-I)個(gè)“0” 位存儲(chǔ)在寄存器404中，并且將(Q-N+1)個(gè)“1”位存儲(chǔ)在寄存器404中。存儲(chǔ)在寄存器404 中的Q個(gè)數(shù)字信號(hào)并行傳輸?shù)郊拇嫫?01。反相電路409對(duì)處理電路408的Q個(gè)數(shù)字輸出信號(hào)的邏輯狀態(tài)進(jìn)行反相，以生成Q 個(gè)反相數(shù)字信號(hào)。該Q個(gè)數(shù)字輸出信號(hào)中的每一個(gè)“1”位被轉(zhuǎn)換成“0”位，并且該Q個(gè)數(shù)字 輸出信號(hào)中的每一個(gè)“0”位被轉(zhuǎn)換成“1”位。該Q個(gè)反相的數(shù)字信號(hào)被并行傳輸?shù)浇栉患?存器405。該Q個(gè)反相的數(shù)字信號(hào)被存儲(chǔ)在借位寄存器405的觸發(fā)器中。(N-I)個(gè)“1”位 存儲(chǔ)在借位寄存器405中，并且(Q-N+1)個(gè)“0”位存儲(chǔ)在借位寄存器405中。存儲(chǔ)在寄存器405中的Q個(gè)反相的數(shù)字信號(hào)并行傳輸?shù)郊拇嫫?01中。在溫度計(jì)編碼的實(shí)施方式中，“1”位彼此按序存儲(chǔ)在寄存器404-405中，并且“0”位彼此依序存儲(chǔ)在寄存器404-405中 (例如，000000011111)。精細(xì)移位寄存器401接收UP和DN輸入信號(hào)，其是響應(yīng)于來(lái)自BBPFD101的相位檢 測(cè)器控制信號(hào)而生成的。UP和DN信號(hào)響應(yīng)于相位檢測(cè)器控制信號(hào)而在數(shù)字環(huán)路濾波器102 中生成。當(dāng)相位檢測(cè)器控制信號(hào)指示反饋時(shí)鐘信號(hào)raCLK的頻率大于輸入時(shí)鐘信號(hào)CLKl的 頻率或者FBCLK的相位超前于CLKl的相位時(shí)，數(shù)字環(huán)路濾波器102斷言UP信號(hào)。當(dāng)相位 檢測(cè)器控制信號(hào)指示反饋時(shí)鐘信號(hào)FBCLK的頻率小于輸入時(shí)鐘信號(hào)CLKl的頻率或者FBCLK 的相位落后于CLKl的相位時(shí)，數(shù)字環(huán)路濾波器102斷言DN信號(hào)。當(dāng)UP信號(hào)被斷言時(shí)，在時(shí)鐘信號(hào)的每一個(gè)時(shí)鐘周期中，將附加的“1”位串行移位 到精細(xì)移位寄存器401 (未示出)中。在UP信號(hào)被斷言的時(shí)鐘信號(hào)的每一個(gè)周期內(nèi)，存儲(chǔ) 在精細(xì)移位寄存器401中的“1”位(即，處于邏輯高狀態(tài)的位)的數(shù)目增加一，并且存儲(chǔ)在 精細(xì)移位寄存器401中的“0”位(即，處于邏輯低狀態(tài)的位)的數(shù)目減少一。將存儲(chǔ)在寄 存器401中的“1”位的數(shù)目增加一導(dǎo)致一個(gè)附加的精細(xì)電容器耦合至節(jié)點(diǎn)202，從而使節(jié)點(diǎn) 202處的電容增加。當(dāng)節(jié)點(diǎn)202處的電容增加時(shí)，輸出時(shí)鐘信號(hào)CLKOUT以及反饋信號(hào)FBCLK 的相位和頻率降低(即，邏輯狀態(tài)躍遷在時(shí)間上稍后發(fā)生)。如果UP信號(hào)持續(xù)被斷言，多個(gè)“1”位串行地移位進(jìn)入寄存器401。如果UP信號(hào)持 續(xù)被斷言直到寄存器401中存儲(chǔ)的所有位都為“1”位后，精細(xì)移位寄存器401斷言Cl進(jìn)位 信號(hào)。該Cl進(jìn)位信號(hào)被傳輸?shù)郊拇嫫?02。斷言Cl信號(hào)導(dǎo)致“1”位被串行移位進(jìn)入粗略 移位寄存器402。移位進(jìn)入寄存器402的“1”位閉合電容器陣列407中的開關(guān)，將附加的粗 略電容器耦合至節(jié)點(diǎn)202。當(dāng)斷言Cl信號(hào)時(shí)，精細(xì)移位寄存器401加載從進(jìn)位寄存器404傳輸?shù)腝個(gè)位，并且 接著寄存器401傳輸這些加載的Q個(gè)位作為精細(xì)位，以控制電容器陣列406中的開關(guān)。該Q 個(gè)精細(xì)位斷開電容器陣列406中的N-I個(gè)開關(guān)，并且閉合電容器陣列406中的Q-N+1個(gè)開 關(guān)211-216等。來(lái)自寄存器401的該Q個(gè)位導(dǎo)致N-I個(gè)精細(xì)電容器從節(jié)點(diǎn)202去耦合以及 Q-N+1個(gè)精細(xì)電容器耦合至節(jié)點(diǎn)202。由于N個(gè)精細(xì)電容器具有與一個(gè)粗略電容器相同或 是大致相同的電容，因此將一個(gè)附加的粗略電容器耦合至節(jié)點(diǎn)202并且將N-I個(gè)精細(xì)電容 器從節(jié)點(diǎn)202去耦合將使節(jié)點(diǎn)202處的總電容增加約CF，導(dǎo)致輸出時(shí)鐘信號(hào)CLKOUT以及反 饋信號(hào)FBCLK的相位和頻率降低。例如，如果校準(zhǔn)數(shù)目N被測(cè)量為30并且Q等于100，則寄存器404存儲(chǔ)29個(gè)“0” 位以及71個(gè)“1”位。在這個(gè)示例中，在進(jìn)位信號(hào)被斷言之后，響應(yīng)于從寄存器401接收Q 個(gè)位，電容器陣列406使29個(gè)開關(guān)斷開而71個(gè)開關(guān)閉合。結(jié)果是，29個(gè)精細(xì)電容器從節(jié)點(diǎn) 202去耦合，并且71個(gè)精細(xì)電容器耦合至節(jié)點(diǎn)202。如果在Cl信號(hào)已經(jīng)被斷言之后，UP信號(hào)持續(xù)被斷言，則“ 1，，位持續(xù)串行移位進(jìn)入 寄存器401。當(dāng)存儲(chǔ)在寄存器401中的所有的Q個(gè)位都為“1”位時(shí)，Cl信號(hào)被再次斷言。 響應(yīng)于Cl信號(hào)被斷言，從進(jìn)位寄存器404傳輸?shù)腝個(gè)位被再次存儲(chǔ)在寄存器401中。如上 所述，電容器陣列406根據(jù)從寄存器404和401傳輸?shù)腝個(gè)位的邏輯狀態(tài)而復(fù)位其開關(guān)的 導(dǎo)通狀態(tài)。同樣，在Cl信號(hào)被斷言之后，附加的“1”位被串行移位進(jìn)入寄存器402。存儲(chǔ)在寄存器402中的附加的“1”位閉合電容器陣列407中的開關(guān)，將附加的粗略電容器耦合至節(jié) 點(diǎn)202。如果UP信號(hào)持續(xù)被斷言，該過(guò)程重復(fù)，直到存儲(chǔ)在寄存器402中的所有的位都是 “1”位，并且陣列407中的所有電容器都耦合至節(jié)點(diǎn)202。接著，假設(shè)陣列406和陣列407中的所有的電容器都初始地耦合至節(jié)點(diǎn)202，對(duì)寄存器401-402的操作的另一個(gè)示例進(jìn)行描述。當(dāng)DN信號(hào)被斷言，在時(shí)鐘信號(hào)的每一個(gè)時(shí)鐘 周期內(nèi)一個(gè)“0”位串行移位進(jìn)入精細(xì)移位寄存器401。在DN信號(hào)被斷言的時(shí)鐘信號(hào)的每一 個(gè)周期內(nèi)，存儲(chǔ)在精細(xì)移位寄存器401中的“ 1 ”位的數(shù)目降低，并且存儲(chǔ)在精細(xì)移位寄存器 401中的“0”位的數(shù)目增加。將存儲(chǔ)在寄存器401中的“0”位的數(shù)目增加1導(dǎo)致一個(gè)附加 的精細(xì)電容器從節(jié)點(diǎn)202去耦合，從而降低節(jié)點(diǎn)202處的電容。當(dāng)節(jié)點(diǎn)202處的電容降低 時(shí)，輸出時(shí)鐘信號(hào)CLKOUT以及反饋信號(hào)FBCLK的相位和頻率增加(即，邏輯狀態(tài)躍遷在時(shí) 間上提前發(fā)生)。如果DN信號(hào)持續(xù)被斷言，多個(gè)“0”位串行地移位進(jìn)入精細(xì)移位寄存器401。如果 DN信號(hào)持續(xù)被斷言直到寄存器401中存儲(chǔ)的所有位都為“0”位后，則寄存器401斷言Bl借 位信號(hào)。該Bl借位信號(hào)被傳輸?shù)酱致砸莆患拇嫫?02。響應(yīng)于Bl信號(hào)被斷言，“0”位串行 移位進(jìn)入粗略移位寄存器402。移位進(jìn)入寄存器402的“0”位斷開電容器陣列407中的開 關(guān)，將粗略電容器從節(jié)點(diǎn)202去耦合。同樣，當(dāng)Bl信號(hào)被斷言時(shí)，精細(xì)移位寄存器401加載從寄存器405傳輸?shù)腝個(gè)反相 數(shù)字信號(hào)，并且接著寄存器401將這些加載的Q個(gè)反相數(shù)字信號(hào)作為Q個(gè)精細(xì)位而傳輸?shù)?電容器陣列406以控制開關(guān)211-216等。該Q個(gè)精細(xì)位閉合電容器陣列406中的N-I個(gè)開 關(guān)并且斷開電容器陣列406中的Q-N+1個(gè)開關(guān)。來(lái)自寄存器401的該Q個(gè)精細(xì)位導(dǎo)致N-I 個(gè)精細(xì)電容器耦合至節(jié)點(diǎn)202以及Q-N+1個(gè)精細(xì)電容器從節(jié)點(diǎn)202去耦合。由于N個(gè)精細(xì) 電容器具有與一個(gè)粗略電容器相同或是大致相同的電容，因此將一個(gè)附加的粗略電容器從 節(jié)點(diǎn)202去耦合并且將N-I個(gè)精細(xì)電容器耦合至節(jié)點(diǎn)202將使節(jié)點(diǎn)202處的總電容降低了 約CF，導(dǎo)致輸出時(shí)鐘信號(hào)CLKOUT以及反饋信號(hào)FBCLK的相位和頻率增加。例如，如果校準(zhǔn)數(shù)目N被測(cè)量為40并且Q等于100，則借位寄存器405存儲(chǔ)39個(gè) “1”位以及61個(gè)“0”位。在這個(gè)示例中，響應(yīng)于從寄存器401接收Q個(gè)精細(xì)位，電容器陣列 406使39個(gè)開關(guān)閉合而61個(gè)開關(guān)斷開。結(jié)果是，39個(gè)精細(xì)電容器耦合至節(jié)點(diǎn)202，并且61 個(gè)精細(xì)電容器從節(jié)點(diǎn)202去耦合。如果DN信號(hào)持續(xù)被斷言，則“0”位持續(xù)串行移位進(jìn)入寄存器401。當(dāng)存儲(chǔ)在寄存 器401中的所有的位都為“0”位時(shí)，Bl信號(hào)被再次斷言，Q個(gè)反相的數(shù)字信號(hào)作為精細(xì)位 而存儲(chǔ)在寄存器401中，并且附加的“0”位串行移位進(jìn)入寄存器402。如上所述，電容器陣 列406根據(jù)Q個(gè)精細(xì)位的邏輯狀態(tài)來(lái)調(diào)整開關(guān)211-216等的導(dǎo)通狀態(tài)。存儲(chǔ)在寄存器402 中的附加的“0”位斷開電容器陣列407中的開關(guān)，將附加的粗略電容器從節(jié)點(diǎn)202去耦合。 如果DN信號(hào)持續(xù)被斷言，則重復(fù)該過(guò)程，直到存儲(chǔ)在寄存器402中的所有的位都是“0”位， 并且陣列407中的所有電容器都從節(jié)點(diǎn)202去耦合。關(guān)于數(shù)控振蕩器以及數(shù)字環(huán)路濾波器操作的進(jìn)一步的細(xì)節(jié)在提交于2008年11月 17日的共同轉(zhuǎn)讓且共同未決的US專利申請(qǐng)12/272266中進(jìn)行了描述，該申請(qǐng)通過(guò)引用全部 在此并入。本發(fā)明的各種技術(shù)可以應(yīng)用于數(shù)字環(huán)路濾波器以及延遲鎖定環(huán)路電路，特別是數(shù)控延遲鎖定環(huán)路電路中的延遲鏈。圖5示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的數(shù)控延遲鎖定環(huán)路(DLL)電路500的示例。DLL500包括相位檢測(cè)器501、數(shù)字環(huán)路濾波器502以及延遲鏈 503。延遲鏈503在輸入端接收周期性參考時(shí)鐘信號(hào)(RCLK)。延遲鏈503延遲RCLK，從而 在輸出端生成周期性反饋時(shí)鐘信號(hào)(FBCLK)。相位檢測(cè)器501在第一輸入端接收參考時(shí)鐘信號(hào)RCLK。來(lái)自延遲鏈503的反饋 時(shí)鐘信號(hào)FBCLK被傳輸?shù)较辔粰z測(cè)器501的第二輸入端。相位檢測(cè)器501對(duì)參考時(shí)鐘信 號(hào)RCLK的相位以及反饋時(shí)鐘信號(hào)FBCLK的相位進(jìn)行比較，以生成一個(gè)或多個(gè)數(shù)字輸出信號(hào) UP/DN,其響應(yīng)于RCLK和FBCLK之間相位差的改變而改變。相位檢測(cè)器501的輸出信號(hào)UP/DN被傳輸?shù)綌?shù)字環(huán)路濾波器502的一個(gè)或多個(gè)輸 入端。環(huán)路濾波器502響應(yīng)于UP/DN信號(hào)生成一組D數(shù)字信號(hào)傳輸?shù)窖舆t鏈503。當(dāng)FBCLK 的相位超前于RCLK的相位時(shí)，DLL 500增加延遲鏈503的延遲，導(dǎo)致FBCLK信號(hào)的相位在時(shí) 間上稍后發(fā)生。當(dāng)FBCLK的相位落后于RCLK的相位時(shí)，DLL 500降低延遲鏈503的延遲， 導(dǎo)致FBCLK信號(hào)的相位在時(shí)間上提前發(fā)生。圖6示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的數(shù)控延遲鎖定環(huán)路的延遲鏈中的延遲電 路的一個(gè)示例。圖6所示的延遲電路600延遲輸入時(shí)鐘信號(hào)IN以生成延遲的輸出時(shí)鐘信 號(hào)OUT。延遲電路600具有包括開關(guān)611-628的開關(guān)以及包括電容器631-648的電容器。 電容器631-648的每一個(gè)都耦合在相應(yīng)的開關(guān)611-628與接收接地電壓的端之間。電容器 631-636為精細(xì)電容器，并且電容器637-648為粗略電容器。粗略電容器637-648的每一個(gè) 都具有大于每一個(gè)精細(xì)電容器631-636的電容。每個(gè)開關(guān)611-628的一端耦合至其它延遲電路601的節(jié)點(diǎn)602。該其它延遲電路 601可以例如包括用以相對(duì)于IN來(lái)延遲OUT的、多個(gè)串行耦合在一起的反相器。延遲電路 600是延遲鏈503中的每一個(gè)延遲電路的架構(gòu)的示例，其相對(duì)于RCLK的相位延遲FBCLK。延 遲鏈503中的延遲電路600串行耦合在一起。節(jié)點(diǎn)602耦合在IN時(shí)鐘信號(hào)和OUT時(shí)鐘信號(hào)之間的延遲路徑上。例如，節(jié)點(diǎn)602 可以位于一個(gè)反相器的輸出端和下一個(gè)反相器的輸出端。由環(huán)路濾波器502生成的D數(shù)字控制信號(hào)控制著開關(guān)611-628的導(dǎo)通狀態(tài)。D數(shù) 字控制信號(hào)的每一個(gè)導(dǎo)致開關(guān)611-628中的一個(gè)斷開或是閉合。閉合開關(guān)中的一個(gè)導(dǎo)致相 應(yīng)的電容器耦合至節(jié)點(diǎn)602。斷開開關(guān)之一將導(dǎo)致相應(yīng)的電容器從節(jié)點(diǎn)602去耦合。來(lái)自 濾波器502的D數(shù)字控制信號(hào)控制與延遲鏈503的每一個(gè)延遲電路600中的精細(xì)電容器和 粗略電容器相耦合的開關(guān)。環(huán)路濾波器502通過(guò)改變節(jié)點(diǎn)602處的總電容來(lái)以離散的時(shí)間增量調(diào)整延遲鏈 路503的延遲。例如，D數(shù)字控制信號(hào)可以斷開開關(guān)611-616中之一來(lái)將附加的精細(xì)電容 器從節(jié)點(diǎn)602去耦合，從而降低提供給提供給FBCLK的相對(duì)于RCLK的延遲。作為另一個(gè)示 例，D數(shù)字控制信號(hào)可以閉合開關(guān)611-616中之一來(lái)將附加的精細(xì)電容器耦合至節(jié)點(diǎn)602， 從而增加提供給FBCLK的相對(duì)于RCLK的延遲。當(dāng)所有的開關(guān)611-616閉合時(shí)，通過(guò)閉合開 關(guān)617-628之一并且斷開開關(guān)611-616中的N-I個(gè)來(lái)進(jìn)一步增加提供給FBCLK的延遲，其 中N為校準(zhǔn)數(shù)目。如同PLL實(shí)施方式中的一樣，校準(zhǔn)數(shù)目等于當(dāng)并行耦合時(shí)具有與一個(gè)粗 略電容器的電容最接近匹配的復(fù)合電容的精細(xì)電容器的數(shù)目。通過(guò)將延遲鏈503用作DUT 304，例如可以使用上文關(guān)于圖3A-圖3B示出和描述的測(cè)量技術(shù)之一來(lái)確定校準(zhǔn)數(shù)目。該延遲鏈可以被配置為環(huán)形振蕩器的一個(gè)元件(即，通 過(guò)耦合環(huán)繞它的反饋環(huán)路)。該配置僅僅在校準(zhǔn)相位期間使用。一旦將其配置為振蕩器，則 其取代DCO (DUT)。校準(zhǔn)數(shù)目N可以被用來(lái)調(diào)整D數(shù)字控制信號(hào)，以便在粗略電容器耦合至節(jié)點(diǎn)602時(shí)，將N-I個(gè)精細(xì)電容器從節(jié)點(diǎn)602去耦合。該校準(zhǔn)數(shù)目N還可以被用來(lái)調(diào)整D數(shù)字控制 信號(hào)，以便在將粗略電容器從節(jié)點(diǎn)602去耦合時(shí)，將N-I個(gè)精細(xì)電容器耦合至節(jié)點(diǎn)602，如上 面結(jié)合圖4所述的。根據(jù)另一個(gè)實(shí)施方式，DCO 200或延遲鏈600可以具有三種不同類型的分割的電 容器，包括精細(xì)電容器231-236 (或631-636)、中等電容器237-242 (或637-642)以及大電 容器243-248 (或634-648)。每個(gè)中等電容器的電容都大于精細(xì)電容器的電容。每個(gè)大電 容器的電容都大于中等電容器的電容。存儲(chǔ)在寄存器401中的位如上所述控制耦合至精細(xì) 電容器的開關(guān)。在本實(shí)施方式中，存儲(chǔ)在粗略寄存器402中的位控制耦合至中等電容器的 開關(guān)，而存儲(chǔ)在第三移位寄存器中的位控制耦合至大電容器的開關(guān)?？梢允褂脠D3A和圖 3B的測(cè)量電路和技術(shù)來(lái)確定所具有的復(fù)合電容與大電容器中之一的電容最接近相等的中 等電容器的數(shù)目K。第一控制信號(hào)CSl將選定數(shù)目的中等電容器耦合至節(jié)點(diǎn)202 (或602)， 而第二控制信號(hào)CS2將單個(gè)大電容器耦合至節(jié)點(diǎn)202 (或602)。當(dāng)一個(gè)大電容器耦合至節(jié) 點(diǎn)202(或602)時(shí)，數(shù)目K被用來(lái)將K-I個(gè)中等電容器從節(jié)點(diǎn)202(或602)去耦合。當(dāng)一 個(gè)大電容器從節(jié)點(diǎn)202 (或602)去耦合時(shí)，節(jié)點(diǎn)K還被用來(lái)將K-I個(gè)中等電容器耦合至節(jié) 點(diǎn) 202 (或 602)。圖7是可以包括本發(fā)明的方面的現(xiàn)場(chǎng)可編程門陣列(FPGA)700的簡(jiǎn)化部分框圖。 FPGA 700僅僅是可以包括本發(fā)明的特征的集成電路的一個(gè)示例?？梢岳斫獾氖潜景l(fā)明的實(shí) 施方式可以被用于多種類型的集成電路，例如現(xiàn)場(chǎng)可編程門陣列(FPGA)、可編程邏輯器件 (PLD)、復(fù)雜可編程邏輯器件(CPLD)、可編程邏輯陣列(PLA)以及專用集成電路(ASIC)。FPGA 700包括可編程邏輯陣列塊(或是LAB) 702的二維陣列，所述可編程邏輯陣 列塊由具有變化的長(zhǎng)度和速度的互連導(dǎo)體行和互連導(dǎo)體列的網(wǎng)絡(luò)而互連。LAB 702包括多 個(gè)(例如，10個(gè))邏輯元件(LE)。LE是提供用戶定義的邏輯功能的有效實(shí)施的可編程邏輯電路塊。FPGA具有多個(gè) 可以配置為實(shí)現(xiàn)各種組合或是連續(xù)的功能的邏輯元件。該邏輯元件訪問(wèn)可編程互連結(jié)構(gòu)。 該可編程的互連結(jié)構(gòu)可以被編程為將邏輯元件互連為各種希望的配置。FPGA 700還包括分布式的存儲(chǔ)器結(jié)構(gòu)，該存儲(chǔ)器結(jié)構(gòu)包括通過(guò)陣列提供的具有變 化的尺寸的隨機(jī)存取存儲(chǔ)器(RAM)塊。該RAM塊包括例如塊704、塊706以及塊708。這些 存儲(chǔ)器塊還可以包括移位寄存器和先進(jìn)先出(FIFO)緩沖區(qū)。FPGA 700還包括數(shù)字信號(hào)處理(DSP)塊710，其可以例如實(shí)施具有加法特征和減 法特征的乘法器。在本例中，輸入/輸出元件(I0E)712位于芯片的周圍，支持各種單端輸 入/輸出標(biāo)準(zhǔn)和差分輸入/輸出標(biāo)準(zhǔn)。IOE 702包括耦合至集成電路的焊盤的輸入緩沖器 和輸出緩沖器。該焊盤是FPGA管芯的外部端子，可以用來(lái)例如在FPGA和一個(gè)或多個(gè)外部 器件之間路由輸入信號(hào)、輸出信號(hào)以及供應(yīng)電壓。可以理解的是在這里僅出于示例性的目 的而對(duì)FPGA 700進(jìn)行描述，并且本發(fā)明可以實(shí)施為多種不同類型的PLD、FPGA以及ASIC。本發(fā)明也可以實(shí)現(xiàn)在具有FPGA作為其一個(gè)或者多個(gè)組件的系統(tǒng)中。圖8示出了可以實(shí)現(xiàn)本發(fā)明技術(shù)的示例性數(shù)字系統(tǒng)800的框圖。系統(tǒng)800可以是已編程的數(shù)字計(jì)算 機(jī)系統(tǒng)、數(shù)字信號(hào)處理系統(tǒng)、專用數(shù)字交換網(wǎng)絡(luò)或是其它的處理系統(tǒng)。此外，這種系統(tǒng)可以 設(shè)計(jì)用于廣泛種類的應(yīng)用，例如電信系統(tǒng)、自動(dòng)系統(tǒng)、控制系統(tǒng)、消費(fèi)者電子產(chǎn)品、個(gè)人計(jì)算 機(jī)、因特網(wǎng)通信和聯(lián)網(wǎng)以及其它。此外，系統(tǒng)800可以提供在單板上、多板上或是在多個(gè)機(jī) 殼內(nèi)。系統(tǒng)800包括處理單元802、存儲(chǔ)器單元804以及通過(guò)一個(gè)或多個(gè)總線互連在一起的輸入/輸出(I/O)單元806。根據(jù)本示例性的實(shí)施方式，F(xiàn)PGA808嵌入處理單元802中。 FPGA 808可以在圖8的系統(tǒng)內(nèi)用于多種用途。FPGA 808例如可以為處理單元802的邏輯 構(gòu)造塊，支持其外部以及內(nèi)部的操作。FPGA 808被編程為實(shí)現(xiàn)執(zhí)行其在系統(tǒng)操作中的特定 角色所必須的邏輯功能。特別地，F(xiàn)PGA 808可以通過(guò)連接810耦合至存儲(chǔ)器804以及通過(guò) 連接812耦合至I/O單元806。處理單元802可以將數(shù)據(jù)導(dǎo)向合適的系統(tǒng)組件用于處理或存儲(chǔ)，可以執(zhí)行存儲(chǔ)在 存儲(chǔ)器804中的程序，可以通過(guò)I/O單元806接收和傳輸數(shù)據(jù)，以及其它的類似功能。處 理單元802可以是中央處理單元(CPU)、微處理器、浮點(diǎn)運(yùn)算處理器、圖形處理器、硬件控制 器、微控制器、編程為作為控制器而使用的現(xiàn)場(chǎng)可編程門陣列、網(wǎng)絡(luò)控制器或者任何類型的 處理器或者控制器。此外，在許多實(shí)施方式中，通常不需要CPU。例如，代替CPU，一個(gè)或者多個(gè)FPGA 808可以控制系統(tǒng)的邏輯操作。作為一個(gè)示 例，F(xiàn)PGA 808作為可重新配置的處理器而動(dòng)作，其可以按照需要重新編程以處理特定的計(jì) 算任務(wù)?？蛇x擇地，F(xiàn)PGA808本身可以包括嵌入式的微處理器。存儲(chǔ)器單元804可以是隨 機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、固定或是靈活的碟媒體、閃存、磁帶、或是其它適 合的存儲(chǔ)裝置或是這些存儲(chǔ)裝置的組合。出于闡釋和描述的目的而呈現(xiàn)了上面對(duì)于本發(fā)明示例性的實(shí)施方式的描述。上述 描述并非意在于窮盡本發(fā)明或是將本發(fā)明限于所公開的示例。在某些情況下，本發(fā)明的特 征可以脫離在此提出的其它特征的相應(yīng)使用而得以部署。鑒于上述教導(dǎo)，可能存在許多變 型、替代以及變化，而不會(huì)背離本發(fā)明的范圍。備選實(shí)施方式備選第一實(shí)施方式一種電路，包括相位檢測(cè)電路，其響應(yīng)于輸入時(shí)鐘信號(hào)和反饋時(shí)鐘信號(hào)而生成控制信號(hào)；以及時(shí)鐘信號(hào)生成電路，其包括精細(xì)電容器和粗略電容器，所述時(shí)鐘信號(hào)生成電路響 應(yīng)于控制信號(hào)的變化而改變影響輸出時(shí)鐘信號(hào)的精細(xì)電容器和粗略電容器的電容，其中測(cè)量電路確定具有與一個(gè)粗略電容器的電容最接近匹配的復(fù)合電容的精細(xì) 電容器的校準(zhǔn)數(shù)目，并且當(dāng)影響輸出時(shí)鐘信號(hào)的粗略電容器的數(shù)目改變時(shí)，影響輸出時(shí)鐘 信號(hào)的精細(xì)電容器的數(shù)目基于所述校準(zhǔn)數(shù)目。備選實(shí)施方式2按照備選實(shí)施方式1中限定的電路，其中所述相位檢測(cè)電路包括存儲(chǔ)基于所述校 準(zhǔn)數(shù)目生成的信號(hào)的寄存器電路。備選實(shí)施方式3按照備選實(shí)施方式1中限定的電路，其中所述電路被配置用于通過(guò)利用存儲(chǔ)在第一存儲(chǔ)電路中的信號(hào)將粗略電容器中的一個(gè)耦合至該節(jié)點(diǎn)并且將校準(zhǔn)數(shù)目減1個(gè)的精細(xì) 電容器從該節(jié)點(diǎn)去耦合來(lái)增加時(shí)鐘信號(hào)生成電路中的節(jié)點(diǎn)處的電容，從而增加輸出時(shí)鐘信 號(hào)中的延遲，以及 其中所述電路被配置用于通過(guò)利用存儲(chǔ)在第二存儲(chǔ)電路中的信號(hào)將粗略電容器 中的一個(gè)從該節(jié)點(diǎn)去耦合并且將校準(zhǔn)數(shù)目減1個(gè)的精細(xì)電容器耦合至該節(jié)點(diǎn)來(lái)降低時(shí)鐘 信號(hào)生成電路中的節(jié)點(diǎn)處的電容，從而降低輸出時(shí)鐘信號(hào)中的延遲。備選實(shí)施方式4按照備選實(shí)施方式1限定的電路，其中所述電路為鎖相環(huán)路，所述時(shí)鐘信號(hào)生成 電路是數(shù)控振蕩器電路，并且所述鎖相環(huán)路進(jìn)一步包括分頻器，其響應(yīng)于輸出時(shí)鐘信號(hào)而 生成反饋時(shí)鐘信號(hào)。備選實(shí)施方式5按照備選實(shí)施方式1限定的電路，其中所述電路是延遲鎖定環(huán)路，并且所述時(shí)鐘 信號(hào)生成電路是延遲鏈。備選實(shí)施方式6按照備選實(shí)施方式1限定的電路，其中所述測(cè)量電路包括時(shí)基電路用于生成振蕩 信號(hào)，以及計(jì)數(shù)器電路，當(dāng)選定數(shù)目的精細(xì)電容器影響輸出時(shí)鐘信號(hào)時(shí)，所述計(jì)數(shù)器電路對(duì) 在振蕩信號(hào)的每個(gè)周期的一半內(nèi)的輸出時(shí)鐘信號(hào)的第一周期數(shù)進(jìn)行計(jì)數(shù)，并且其中當(dāng)僅有 一個(gè)粗略電容器影響輸出時(shí)鐘信號(hào)時(shí)，所述計(jì)數(shù)器電路對(duì)在振蕩信號(hào)的每個(gè)周期的另一半 內(nèi)的輸出時(shí)鐘信號(hào)的第二周期數(shù)進(jìn)行計(jì)數(shù)。
權(quán)利要求
一種裝置，包括相位檢測(cè)電路，其響應(yīng)于輸入時(shí)鐘信號(hào)和反饋時(shí)鐘信號(hào)來(lái)生成控制信號(hào)；時(shí)鐘信號(hào)生成電路，其包括精細(xì)電容器和粗略電容器，所述時(shí)鐘信號(hào)生成電路響應(yīng)于所述控制信號(hào)的改變來(lái)改變影響輸出時(shí)鐘信號(hào)的電容器的電容；以及測(cè)量電路，其確定具有與所述粗略電容器之一的電容最接近匹配的復(fù)合電容的精細(xì)電容器的校準(zhǔn)數(shù)目。
2.根據(jù)權(quán)利要求1所述的裝置，其中當(dāng)影響所述輸出時(shí)鐘信號(hào)的粗略電容器的數(shù)目改 變時(shí)，影響所述輸出時(shí)鐘信號(hào)的所述精細(xì)電容器的數(shù)目基于所述校準(zhǔn)數(shù)目。
3.根據(jù)權(quán)利要求1所述的裝置，其中所述裝置被配置用于通過(guò)以下操作來(lái)增加所述 時(shí)鐘信號(hào)生成電路中的節(jié)點(diǎn)處的電容，從而降低所述輸出時(shí)鐘信號(hào)的相位將所述粗略電 容器之一耦合至所述節(jié)點(diǎn)，并且將數(shù)目為校準(zhǔn)數(shù)目減1個(gè)所述精細(xì)電容器從所述節(jié)點(diǎn)去耦 合，以及其中所述裝置被配置用于通過(guò)以下操作來(lái)降低所述時(shí)鐘信號(hào)生成電路中所述節(jié)點(diǎn)處 的電容，從而提升所述輸出時(shí)鐘信號(hào)的相位將所述粗略電容器之一從所述節(jié)點(diǎn)去耦合，并 且將數(shù)目為所述校準(zhǔn)數(shù)目減1個(gè)所述精細(xì)電容器耦合至所述節(jié)點(diǎn)。
4.根據(jù)權(quán)利要求1所述的裝置，其中所述裝置是鎖相環(huán)路，所述時(shí)鐘信號(hào)生成電路是 數(shù)控振蕩器電路，并且所述鎖相環(huán)路進(jìn)一步包括分頻器，其響應(yīng)于所述輸出時(shí)鐘信號(hào)來(lái)生 成所述反饋時(shí)鐘信號(hào)。
5.根據(jù)權(quán)利要求1所述的裝置，其中所述裝置是延遲鎖定環(huán)路，所述時(shí)鐘信號(hào)生成電 路是延遲鏈，并且所述反饋時(shí)鐘信號(hào)和所述輸出時(shí)鐘信號(hào)是相同的信號(hào)。
6.根據(jù)權(quán)利要求1所述的裝置，其中所述粗略電容器中每一個(gè)的電容大于所述精細(xì)電 容器中每一個(gè)的電容。
7.根據(jù)權(quán)利要求1所述的裝置，其中所述相位檢測(cè)電路包括相位檢測(cè)器以及耦合至所 述相位檢測(cè)器的數(shù)字環(huán)路濾波器。
8.根據(jù)權(quán)利要求1所述的裝置，其中所述裝置是制造在可編程邏輯集成電路上的電路。
9.根據(jù)權(quán)利要求1所述的裝置，其中所述測(cè)量電路包括時(shí)基電路，其用于生成振蕩信號(hào)；以及計(jì)數(shù)器電路，當(dāng)選定數(shù)目的所述精細(xì)電容器影響所述輸出時(shí)鐘信號(hào)的相位時(shí)，所述計(jì) 數(shù)器電路對(duì)所述振蕩信號(hào)的每個(gè)周期的第一半中所述輸出時(shí)鐘信號(hào)的第一周期數(shù)進(jìn)行計(jì) 數(shù)，并且其中，當(dāng)僅有一個(gè)所述粗略電容器影響所述輸出時(shí)鐘信號(hào)的相位時(shí)，所述計(jì)數(shù)器電 路對(duì)所述振蕩信號(hào)的每個(gè)周期的第二半中所述輸出時(shí)鐘信號(hào)的第二周期數(shù)進(jìn)行計(jì)數(shù)。
10.根據(jù)權(quán)利要求1所述的裝置，其中所述相位檢測(cè)電路和所述時(shí)鐘信號(hào)生成電路耦 合為反饋環(huán)路。
11.根據(jù)權(quán)利要求1所述的裝置，其中所述測(cè)量電路制造在第一集成電路上，而所述相 位檢測(cè)電路和所述時(shí)鐘信號(hào)生成電路制造在第二集成電路上。
12.一種用于生成周期性信號(hào)的方法，所述方法包括對(duì)周期性輸入信號(hào)的相位與周期性反饋信號(hào)的相位進(jìn)行比較，以生成控制信號(hào)；響應(yīng)于所述控制信號(hào)的改變而改變影響周期性輸出信號(hào)的相位的精細(xì)電容器和粗略電容器的電容；以及確定具有與所述粗略電容器之一的電容最接近匹配的復(fù)合電容的精細(xì)電容器的校準(zhǔn) 數(shù)目。
13.根據(jù)權(quán)利要求12所述的方法，其中響應(yīng)于所述控制信號(hào)的改變而改變影響周期性 輸出信號(hào)的相位的精細(xì)電容器和粗略電容器的電容進(jìn)一步包括通過(guò)以下操作來(lái)增加節(jié)點(diǎn)處的電容從而提升所述周期性輸出信號(hào)的相位中的延遲將 所述粗略電容器之一耦合至所述節(jié)點(diǎn)，并且將數(shù)目為所述校準(zhǔn)數(shù)目減1個(gè)所述精細(xì)電容器 從所述節(jié)點(diǎn)去耦合；以及通過(guò)以下操作來(lái)降低所述節(jié)點(diǎn)處的電容從而降低所述周期性輸出信號(hào)的相位中的延 遲將所述粗略電容器之一從所述節(jié)點(diǎn)去耦合，并且將數(shù)目為所述校準(zhǔn)數(shù)目減1個(gè)所述精 細(xì)電容器耦合至所述節(jié)點(diǎn)。
14.根據(jù)權(quán)利要求12所述的方法，其中確定具有與所述粗略電容器之一的電容最接近 匹配的復(fù)合電容的精細(xì)電容器的校準(zhǔn)數(shù)目進(jìn)一步包括當(dāng)選定數(shù)目的所述精細(xì)電容器影響所述周期性輸出信號(hào)的相位時(shí)，對(duì)振蕩信號(hào)的每個(gè) 周期的一半中所述周期性輸出信號(hào)的第一周期數(shù)進(jìn)行計(jì)數(shù)；以及當(dāng)僅有一個(gè)所述粗略電容器影響所述周期性輸出信號(hào)的相位時(shí)，對(duì)所述振蕩信號(hào)的每 個(gè)周期的另一半中所述周期性輸出信號(hào)的第二周期數(shù)進(jìn)行計(jì)數(shù)。
全文摘要
本發(fā)明涉及用于分割的電容器陣列的數(shù)字校準(zhǔn)技術(shù)。具體公開了一種裝置，包括相位檢測(cè)電路，所述相位檢測(cè)電路響應(yīng)于輸入時(shí)鐘信號(hào)和反饋時(shí)鐘信號(hào)來(lái)生成控制信號(hào)。所述裝置還包括時(shí)鐘信號(hào)生成電路，其包括精細(xì)電容器和粗略電容器，所述時(shí)鐘信號(hào)生成電路響應(yīng)于控制信號(hào)的改變而改變影響輸出時(shí)鐘信號(hào)的電容器的電容。所述裝置還包括測(cè)量電路，所述測(cè)量電路確定具有與粗略電容器之一的電容最接近匹配的復(fù)合電容的精細(xì)電容器的校準(zhǔn)數(shù)目。
文檔編號(hào)H03L7/099GK101800539SQ20091025801
公開日2010年8月11日 申請(qǐng)日期2009年12月9日 優(yōu)先權(quán)日2008年12月11日
發(fā)明者M·穆薩維 申請(qǐng)人:阿爾特拉公司