專利名稱：電平移位電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種電平移位電路，特別是涉及一種依據(jù)第一信號(hào)同步換轉(zhuǎn)第二
信號(hào)電壓電平的電平移位電路。
背景技術(shù)：
隨著科技的發(fā)展，業(yè)者不斷的研發(fā)出各式各樣功能的模塊或芯片，并且嘗試將這 些模塊或芯片整合于同一電子裝置，以讓電子裝置的所能提供的功能越來(lái)越多樣化。而這 些模塊或芯片，會(huì)由于當(dāng)初電路設(shè)計(jì)不同，可能導(dǎo)致模塊或芯片使用不同的操作電壓(例 如3. 3V或5V)。并且，這些模塊或芯片由于電路設(shè)計(jì)的關(guān)系，可能進(jìn)行協(xié)同運(yùn)作，所以這些 模塊或芯片會(huì)接收到同樣的信號(hào)(例如序列時(shí)脈信號(hào)或序列數(shù)據(jù)信號(hào))。由于這些模塊或 芯片所使用的操作電壓可能不同，亦即所接收的信號(hào)的電壓電平亦可能會(huì)不一樣。因此，電 子裝置內(nèi)的信號(hào)會(huì)透過(guò)電平移位電路，將同樣的信號(hào)轉(zhuǎn)換為不同電壓電平，以供應(yīng)至對(duì)應(yīng) 電壓電平的模塊或芯片。 而電平移位電路可以利用晶體管的導(dǎo)通與否來(lái)實(shí)現(xiàn)，并且為了保護(hù)晶體管不受到 操作電壓瞬間電流過(guò)大的影響而燒毀，于是晶體管的基極及發(fā)射極分別透過(guò)電阻耦接到第 一操作電壓，而晶體管的集電極則透過(guò)另一電阻耦接到第二操作電壓。藉此，當(dāng)晶體管的發(fā) 射極接收到信號(hào)時(shí)，會(huì)將此信號(hào)轉(zhuǎn)換為不同電壓電平的信號(hào)，以控制對(duì)應(yīng)電壓電平的模塊 或芯片進(jìn)行對(duì)應(yīng)信號(hào)的操作或運(yùn)算。但是，當(dāng)信號(hào)進(jìn)行邏輯電平的切換時(shí)(例如由邏輯高 電壓電平切換至邏輯低電平)，由于晶體管的基極與發(fā)射極間的等效電容的影響，使得基極 電壓會(huì)突然大幅下降，以致于晶體管會(huì)瞬間呈現(xiàn)不導(dǎo)通。此時(shí)，由于晶體管瞬間不導(dǎo)通的影 響，會(huì)延遲信號(hào)的傳遞，進(jìn)而影響到電子裝置的運(yùn)作。

實(shí)用新型內(nèi)容本實(shí)用新型提供一種電平移位電路，可以在第一信號(hào)在切換邏輯電平時(shí)，同步輸 出相同邏輯電平但不同電壓電平的第二信號(hào)。 本實(shí)用新型提出一種電平移位電路，其包括晶體管、第一電阻、第二電阻、第三電 阻及電容。晶體管的發(fā)射極接收第一信號(hào)，其集電極輸出第二信號(hào)。第一電阻耦接于晶體 管的發(fā)射極與第一電壓之間。第二電阻耦接于晶體管的基極與第一電壓之間。電容耦接于 晶體管的基極與接地電壓之間。第三電阻耦接于晶體管的集電極與第二電壓之間。當(dāng)?shù)谝?信號(hào)為第一邏輯時(shí)，第一信號(hào)與第二信號(hào)為相同邏輯且相同電壓電平。當(dāng)?shù)谝恍盘?hào)為第二 邏輯時(shí)，第一信號(hào)與第二信號(hào)為相同邏輯但不同電壓電平。 在本實(shí)用新型的一實(shí)施例中，此第一信號(hào)及第二信號(hào)為序列時(shí)脈信號(hào)。 在本實(shí)用新型的一實(shí)施例中，此第一信號(hào)及第二信號(hào)為序列數(shù)據(jù)信號(hào)。 在本實(shí)用新型的一實(shí)施例中，此晶體管為NM0S晶體管。 在本實(shí)用新型的一實(shí)施例中，此第一電壓為3. 3伏特，并且第二電壓為5伏特。 在本實(shí)用新型的一實(shí)施例中，此第一電壓為5伏特，第二電壓為3.3伏特。[0011] 在本實(shí)用新型的一實(shí)施例中，此第二電阻的阻值為1K歐姆，以及電容的電容值為 1納米法拉。 綜上所述，本實(shí)用新型的電平移位電路透過(guò)晶體管的基極并聯(lián)電容，用以消除當(dāng) 第一信號(hào)進(jìn)行邏輯電平的切換時(shí)，晶體管的基極與發(fā)射極間等效電容進(jìn)行充電效應(yīng)的影 響，以確?；鶚O電壓保持穩(wěn)定。藉此，本發(fā)明的電平移位電路可同步換轉(zhuǎn)第一信號(hào)的電壓電 平以產(chǎn)生第二信號(hào)，以避免信號(hào)傳遞的延遲。 上述說(shuō)明僅是本實(shí)用新型技術(shù)方案的概述，為了能夠更清楚了解本實(shí)用新型的技 術(shù)手段，并可依照說(shuō)明書的內(nèi)容予以實(shí)施，以下以本實(shí)用新型的較佳實(shí)施例并配合附圖詳 細(xì)說(shuō)明如后。

圖1為本實(shí)用新型一實(shí)施例的電平移位電路的電路圖。 圖2及圖3為本實(shí)用新型一實(shí)施例的電平移位電路的電壓波形圖。
具體實(shí)施方式由于電子裝置中的信號(hào)，可能提供至使用不同操作電壓的模塊或芯片，因此同樣 的信號(hào)需透過(guò)電平移位電路換轉(zhuǎn)為不同電壓電平，以供應(yīng)至對(duì)應(yīng)操作電壓的模塊或芯片。
以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本實(shí)用新型提出的電平移位電路其特征及其功效，詳 細(xì)說(shuō)明如后。 圖1為本實(shí)用新型一實(shí)施例的電平移位電路的電路圖。請(qǐng)參照?qǐng)D1，電平移位電路 100包括晶體管TR1、第一電阻Rl、第二電阻R2、第三電阻R3及電容C，其中晶體管TR1例 如為NM0S晶體管。晶體管TR1的發(fā)射極接收第一信號(hào)(例如為序列數(shù)據(jù)信號(hào)SDA_1或序 列時(shí)脈信號(hào)SCL_1)，其集電極輸出第二信號(hào)(例如為序列數(shù)據(jù)信號(hào)SDA_2或序列時(shí)脈信號(hào) SCL—2)，其中第一信號(hào)及第二信號(hào)為對(duì)應(yīng)不同操作電壓的信號(hào)。第一電阻R1耦接于晶體管 TR1的發(fā)射極與第一電壓(例如為操作電壓VDD1)之間。第二電阻R2耦接于晶體管TR1的 基極與第一電壓之間。電容C耦接于晶體管TR1的基極與接地電壓之間。第三電阻R3耦 接于晶體管TR1的集電極與第二電壓(例如為操作電壓VDD2)之間。 在此假設(shè)操作電壓VDD1為3.3V，操作電壓VDD2為5V。當(dāng)?shù)谝恍盘?hào)(在此以序列 數(shù)據(jù)信號(hào)SDA_1為例)為邏輯高電平時(shí)(亦即第二邏輯)時(shí)，則假設(shè)晶體管TR1發(fā)射極的 電壓電平約為3. 3V(亦即邏輯高電平)。并且，由于晶體管TR1的基極透過(guò)電阻R2接收到 操作電壓VDD1，因此晶體管TR1基極的電壓電平同樣約為3. 3V。據(jù)此，由于晶體管TR1的 基極與發(fā)射極的電壓相同，因此基極與發(fā)射極間的電壓Vgs會(huì)約為零。若依據(jù)NM0S晶體管 的導(dǎo)通條件為電壓Vgs大于截止電壓來(lái)看的話，此時(shí)的晶體管TRl會(huì)為不導(dǎo)通。在此情況 之下，序列數(shù)據(jù)信號(hào)SDA_2的電壓電平會(huì)受到電阻R3的影響，拉升到約為5V(視為邏輯高 電平)。藉此，當(dāng)序列數(shù)據(jù)信號(hào)SDA_1為邏輯高電平，第一信號(hào)與第二信號(hào)同樣為邏輯高電 平，但電壓電平分別約為3. 3V及5V。 接著，當(dāng)序列數(shù)據(jù)信號(hào)SDA_1改變?yōu)檫壿嫷碗娖?亦即第一邏輯)時(shí)，則假設(shè)晶體 管TR1發(fā)射極的電壓電平約為OV(亦即邏輯低電平)。并且，由于晶體管TR1的基極的電壓 電平同樣保持在約為3. 3V，所以基極與發(fā)射極間的電壓Vgs會(huì)約為3. 3V，以致于晶體管TR1會(huì)為導(dǎo)通。在此情況之下，序列數(shù)據(jù)信號(hào)SDA_2的電壓電平會(huì)受到發(fā)射極電壓電平的影響， 降低到約為0V(亦即邏輯低電平)。藉此，當(dāng)序列數(shù)據(jù)信號(hào)SDA_1為邏輯低電平時(shí)，第一信 號(hào)與第二信號(hào)同樣為邏輯低電平，并且電壓電平同時(shí)約為0V。 然而，在序列數(shù)據(jù)信號(hào)SDAj由邏輯高電平改變?yōu)檫壿嫷碗娖街H，由于電容C與 晶體管TR1基極與發(fā)射極間的等效電容Cgs交互作用，才使得晶體管TR1基極的電壓電平 保持于約為3. 3V，接下來(lái)依據(jù)圖2與圖3以說(shuō)明電容C與等效電容Cgs的交互作用。圖2 及圖3為本實(shí)用新型一實(shí)施例的電平移位電路的電壓波形圖。請(qǐng)參照?qǐng)D2及圖3，波形201 為受等效電容Cgs影響的基極電壓波形，波形301為受等效電容Cgs及電容C影響的基極 電壓波形，波形202及302為序列數(shù)據(jù)信號(hào)SDA_1的電壓波形。 在時(shí)間tl之前，晶體管TRl的等效電容Cgs由于兩端電壓相同，所以并未進(jìn)行充 電而呈現(xiàn)無(wú)電荷的狀態(tài)，并且電容C會(huì)接受操作電壓VDD1的影響進(jìn)行充電而呈現(xiàn)飽和狀 態(tài)。經(jīng)時(shí)間tl時(shí)，由于序列數(shù)據(jù)信號(hào)SDA_1改變?yōu)檫壿嫷碗娖?，致使等效電容Cgs兩端出 現(xiàn)壓差。所以，此時(shí)的基極電壓應(yīng)該如圖2的波形201所示，因?yàn)榈刃щ娙軨gs的充電效應(yīng) 而出現(xiàn)大幅壓降。此基極電壓的大幅壓降會(huì)讓晶體管TR1仍呈現(xiàn)不導(dǎo)通，導(dǎo)致于序列數(shù)據(jù) 信號(hào)SDA_2無(wú)法同步于序列數(shù)據(jù)信號(hào)SDA_1改變?yōu)檫壿嫷碗娖?。但在同時(shí)，由于呈現(xiàn)飽和 狀態(tài)的電容C因?yàn)榛鶚O電壓出現(xiàn)壓降而進(jìn)行短暫的放電，使得基極的電壓最后會(huì)如圖3的 波形301所示，只會(huì)出現(xiàn)小幅度的壓降。并且，晶體管TR1會(huì)呈現(xiàn)導(dǎo)通，導(dǎo)致序列數(shù)據(jù)信號(hào) SDA_2同步于序列數(shù)據(jù)信號(hào)SDA_1改變?yōu)檫壿嫷碗娖?。因此，在序列?shù)據(jù)信號(hào)SDA_1由邏 輯高電平改變?yōu)檫壿嫷碗娖綍r(shí)，晶體管TR1的基極電壓會(huì)保持于約為3. 3V并且此時(shí)晶體管 TR1會(huì)同時(shí)導(dǎo)通，以使序列數(shù)據(jù)信號(hào)SDA_2同步改變?yōu)檫壿嫷碗娖健?接著，經(jīng)時(shí)間t2時(shí)，序列數(shù)據(jù)信號(hào)SDA_1由邏輯低電平改變?yōu)檫壿嫺唠娖健４藭r(shí)， 由于等效電容Cgs兩端的基極電壓及發(fā)射極電壓的壓差逐漸變小，于是等效電容Cgs會(huì)開 始進(jìn)行放電，而基極的電壓應(yīng)該如圖2的波形201所示，產(chǎn)生一較大幅度的壓升。但在同時(shí)， 從等效電容Cgs所釋放的電荷大部份被電容C所吸收，所以基極電壓最后會(huì)如圖3的波形 301所示，只會(huì)出現(xiàn)小幅度的壓升。并且，當(dāng)晶體管TR1的電壓Vgs小于截止電壓時(shí)，序列數(shù) 據(jù)信號(hào)SDA—2會(huì)改變?yōu)檫壿嫺唠娖健＝宕?，?dāng)序列數(shù)據(jù)信號(hào)SDA_1由邏輯低電平改變?yōu)檫?輯高電平時(shí)，序列數(shù)據(jù)信號(hào)SDA_2會(huì)同步于序列數(shù)據(jù)信號(hào)SDA_1改變?yōu)檫壿嫺唠娖?，并且?列數(shù)據(jù)信號(hào)SDA_1及SDA_2的電壓電平分別約為3. 3V及5V。 在其它的實(shí)施例中，第一信號(hào)及第二信號(hào)可以分別為序列時(shí)脈信號(hào)SCLj及 SCL_2，以及操作電壓VDD1及VDD2可以分別為5V及3. 3V，而其電路運(yùn)作可以參照上述實(shí) 施例電平移位電路100的說(shuō)明，在此則不加贅述。并且，在一些實(shí)施例中，電阻R2的阻值為 1K歐姆，電容C的電容值為1納米法拉。 綜合以上所述，本實(shí)用新型實(shí)施例的電平移位電路透過(guò)晶體管的基極并聯(lián)電容，
用以當(dāng)?shù)谝恍盘?hào)由邏輯高電平改變至邏輯低電平時(shí)，消除晶體管的基極與發(fā)射極間等效電
容進(jìn)行充電效應(yīng)的影響，以確?；鶚O電壓會(huì)保持于約為第一電壓。藉此，本發(fā)明的電平移位
電路可同步第一信號(hào)的電壓電平轉(zhuǎn)換第二信號(hào)的電壓電平，以避免信號(hào)傳遞的延遲。 以上所述，僅是本實(shí)用新型的較佳實(shí)施例而已，并非對(duì)本實(shí)用新型作任何形式上
的限制，雖然本實(shí)用新型已以較佳實(shí)施例揭露如上，然而并非用以限定本實(shí)用新型，任何熟
悉本專業(yè)的技術(shù)人員，在不脫離本實(shí)用新型技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的結(jié)構(gòu)及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例，但是凡是未脫離本實(shí)用新型技 術(shù)方案的內(nèi)容，依據(jù)本實(shí)用新型的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化 與修飾，均仍屬于本實(shí)用新型技術(shù)方案的范圍內(nèi)。
權(quán)利要求一種電平移位電路，其特征在于包括一晶體管，其發(fā)射極接收一第一信號(hào)，其集電極輸出一第二信號(hào)；一第一電阻，耦接于該晶體管的發(fā)射極與一第一電壓之間；一第二電阻，耦接于該晶體管的基極與該第一電壓之間；一電容，耦接于該晶體管的基極與一接地電壓之間；以及一第三電阻，耦接于該晶體管的集電極與一第二電壓之間；其中，當(dāng)該第一信號(hào)為一第一邏輯時(shí)，該第一信號(hào)與該第二信號(hào)為相同邏輯且相同電壓電平，當(dāng)該第一信號(hào)為一第二邏輯時(shí)，該第一信號(hào)與該第二信號(hào)為相同邏輯但不同電壓電平。
2. 根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，其中該第一信號(hào)及該第二信號(hào) 為一序列時(shí)脈信號(hào)。
3. 根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，其中該第一信號(hào)及該第二信號(hào) 為一序列數(shù)據(jù)信號(hào)。
4. 根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，其中該晶體管為一NM0S晶體管。
5. 根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，其中該第一電壓為3. 3伏特，該 第二電壓為5伏特。
6. 根據(jù)權(quán)利要求1所述的電平移位電路，其特征在于，其中該第一電壓為5伏特，該第 二電壓為3. 3伏特。
7. 根據(jù)權(quán)利要求l所述的電平移位電路，其特征在于，其中該第二電阻的阻值為1K歐 姆，該電容的電容值為1納米法拉。
專利摘要本實(shí)用新型提出一種電平移位電路，其包括晶體管、第一電阻、第二電阻、第三電阻及電容。晶體管的發(fā)射極接收第一信號(hào)，其集電極輸出第二信號(hào)。第一電阻耦接于晶體管的發(fā)射極與第一電壓之間。第二電阻耦接于晶體管的基極與第一電壓之間。電容耦接于晶體管的基極與接地電壓之間。第三電阻耦接于晶體管的集電極與第二電壓之間。當(dāng)?shù)谝恍盘?hào)為第一邏輯時(shí)，第一信號(hào)與第二信號(hào)為相同邏輯且相同電壓電平。當(dāng)?shù)谝恍盘?hào)為第二邏輯時(shí)，第一信號(hào)與第二信號(hào)為相同邏輯但不同電壓電平。
文檔編號(hào)H03K19/017GK201467100SQ20092006936
公開日2010年5月12日 申請(qǐng)日期2009年3月25日 優(yōu)先權(quán)日2009年3月25日
發(fā)明者劉士豪, 褚方杰 申請(qǐng)人:英業(yè)達(dá)科技有限公司;英業(yè)達(dá)股份有限公司