專利名稱：數(shù)字pll電路及通信裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及輸出與參考信號同步的任意倍率的頻率的時鐘信號的數(shù)字PLLO^hase Locked Loop)電路及使用了該數(shù)字PLL電路的通信裝置。
背景技術(shù)：
如圖20所示，現(xiàn)有的一般的數(shù)字PLL電路由基于參考信號FREF工作的RPA電路 (Reference Phase Accumulator 參考相位計算器)201、基于輸出時鐘CKV工作的VPA電路 (Variable Phase Accumulator 可變相位計算器)202、相位比較器203、環(huán)形濾波器204、 振蕩器206構(gòu)成。
在所述數(shù)字PLL電路中，按照使輸出時鐘CKV的頻率成為參考信號FREF的頻率的頻率控制字FCW(Frequency Command Word)倍的方式工作。例如，在參考信號FREF的頻率為100MHz時，想要得到225MHz的輸出時鐘的情況下，將頻率控制字FCW設(shè)定為2. 25即可。RPA電路201與參考信號FREF同步地對頻率控制字FCW進行積分，計算出參考相位值 PHR。另一方面，VPA電路202與輸出時鐘CKV同步地加1，計算出輸出時鐘CKV的可變相位值PHV。頻率控制字FCW相當(dāng)于以參考信號FREF的頻率對輸出時鐘CKV的頻率進行標(biāo)準(zhǔn)化后的值，因此若將參考信號FREF的1脈寬的相位更新值設(shè)為頻率控制字FCW，則可將輸出時鐘CKV的1脈沖量看作相位更新值1。因此，能夠以相同的量綱比較參考信號FREF的相位值PHR和輸出時鐘CKV的相位值PHV。相位比較器203獲取參考信號FREF的相位值PHR 與輸出時鐘CKV的相位值PHV之差，計算出相位誤差。在環(huán)形濾波器204中對相位誤差進行平滑化，以該環(huán)形濾波器204的輸出為基礎(chǔ)，控制振蕩器206的振蕩頻率使其成為期望的值。
其中，在頻率控制字FCW的值為整數(shù)的情況下，參考信號FREF的1脈沖內(nèi)的輸出時鐘CKV的脈沖數(shù)始終是固定值(頻率控制字FCW)，容易獲得同步。
但是，若頻率控制字FCW包含小數(shù)成分，則參考信號FREF的1脈沖內(nèi)的輸出時鐘 CKV的脈沖數(shù)不會始終是固定值。圖21表示將頻率控制字FCW的值設(shè)為2. 25時圖20所示的PLL電路的動作時序圖。從圖21可以確認(rèn)，參考信號FREF與輸出時鐘CKV的頻率比率并不限于整數(shù)值，因此無論與輸出時鐘CKV和參考信號FREF中的哪一個同步來進行相位比較，在進行相位誤差計算時都始終會混入微小的殘留相位誤差，因此相位噪聲特性會劣化。
為了解決該課題，在專利文獻1中使用了如圖22所示的PLL電路結(jié)構(gòu)。重點模塊是通過TDC(Time to Digital Converter 時間數(shù)字轉(zhuǎn)換器)312計算微小殘留相位誤差。 圖23表示TDC的結(jié)構(gòu)。TDC312由以下部件構(gòu)成由反相器鏈3121構(gòu)成的延遲線、以參考信號FREF的邊緣保持該延遲線3121的輸出的寄存器組3122、求出參考信號FREF與輸出時鐘CKV的邊緣間隔的邊緣檢測部3123、以該邊緣檢測結(jié)果為基礎(chǔ)計算微小相位誤差的輸出部31M。另外，在圖22中，301是RPA, 302是VPA, 303是相位比較器，304是環(huán)形濾波器， 305是控制量生成器，306是振蕩器，309是生成與輸出時鐘CKV同步地對參考信號FREF進行了重定時后的信號CKR的寄存器電路，310是與所述重定時信號CKR同步地工作的寄存器電路。
以下，示出該微小相位誤差的計算方法。向延遲線3121輸入輸出時鐘CKV。因此， 各反相器的輸出成為輸出時鐘CKV經(jīng)延遲后的信號。實際上，由于是反相器鏈，所以在第偶數(shù)級呈相同極性，在第奇數(shù)級呈相反極性。但是，如圖23所示，通過使接收各反相器的輸出的寄存器組的輸出獲得匹配性，從而能夠統(tǒng)一極性。由此，在寄存器組中保存輸出時鐘CKV 的參考信號FREF邊緣的極性。在圖24(a)所示的相位誤差為正值、該圖(c)所示的相位誤差為負(fù)值的任一情況下，都能通過該圖(b)所示的延遲線3121和寄存器組3122，如該圖 (b)所示那樣，從寄存器組3122獲得分別延遲了微小時間后的數(shù)據(jù)饑0]、0[1]、0[2] "，因此只要使用該信息，就能夠以數(shù)字值表現(xiàn)參考信號FREF與輸出時鐘CKV的上升沿間隔Δ tr 和下降沿間隔Atf。在輸出部31 中，能夠使用該上升沿間隔Atr和下降沿間隔Atf， 如下述式(1)那樣計算出微小相位誤差。
[數(shù)學(xué)式1] Tv = 2 X I Δ tf- Δ tr ε = Tv- Δ tr…數(shù)學(xué)式(1) (Tv 輸出時鐘CKVl的周期，ε 微小相位誤差) 另外，在進行計算時，需要將輸出時鐘CKV的脈沖間隔標(biāo)準(zhǔn)化為1，因此延遲線需要確保覆蓋輸出時鐘CKV的1脈沖的范圍所需的足夠的抽頭數(shù)。
專利文獻1 日本特開2002-76886號公報 這樣，在專利文獻1記載的結(jié)構(gòu)中，通過TDC312提取參考信號FREF與輸出時鐘 CKV之間的微小相位誤差，來反映到PLL電路，從而在相位噪聲特性上得到了大幅改善。
但是，TDC312在其結(jié)構(gòu)上，為了檢測參考信號FREF與輸出時鐘CKV的上升/下降沿，需要足以覆蓋輸出時鐘CKV的1周期范圍的長的反相器鏈，因此很難做到小面積化。此外，若相對于參考信號FREF的頻率倍率FCW變大，則輸入到反相器鏈3121的時鐘信號CKV 變成高速，功耗會變大。而且，各反相器的輸出需要在時間上是等間隔，因此需要在各反相器之間進行等長布線，會產(chǎn)生設(shè)計難度變高等問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種數(shù)字PLL電路，該數(shù)字PLL電路在參考信號與輸出時鐘的頻率比率即頻率控制字FCW包含小數(shù)成分的情況下，能夠以小面積且低功耗計算出參考信號與輸出時鐘的微小相位誤差，從而相位噪聲特性良好。
為了達成所述的目的，在本發(fā)明中，并不是像現(xiàn)有技術(shù)那樣使用延遲線，以數(shù)字值表示參考信號和輸出時鐘的上升沿和下降沿間隔，而是采用了使用參考信號的振幅信息來計算參考信號和輸出時鐘的微小相位誤差的結(jié)構(gòu)。即，參考信號FREF的振幅值的零值、最大值和最小值與頻率倍率FCW如圖13所示那樣1 1地對應(yīng)，只要使用這些最大值、最小值等或采樣點處的振幅值α，就能夠計算出該采樣點處的相位誤差perr_f。并且，在使用了該振幅信息的誤差計算結(jié)構(gòu)中，關(guān)于采樣點處的振幅值α，因為所述圖20的RPA電路 (Reference Phase Accumulator 參考相位計算器)201為逐次對頻率倍率FCW進行加法運算的結(jié)構(gòu)的關(guān)系，例如在頻率控制字FCW = 2. 25的情況下(參照圖21)，RPA電路的輸出(頻率倍率FCW的逐次加法運算值)的小數(shù)成分為0.0、0.25、0.5、0.75這四種，振幅值α也取四種值中的各值附近的值。因此，在檢測振幅值α?xí)r，即使沒有將振幅最大值和最小值之間均等地分成多個等級來細(xì)化其閾值，只要將閾值設(shè)定在所述四種值附近，就能夠?qū)⒈容^電路的個數(shù)限制得較少。本發(fā)明通過以上方法降低比較電路的個數(shù)來以小面積且低功耗計算出參考信號與輸出時鐘的微小相位誤差，從而提供一種相位噪聲特性良好的數(shù)字 PLL電路。
具體而言，本發(fā)明的數(shù)字PLL電路的特征在于在被輸入?yún)⒖夹盘枺敵鼍哂幸杂烧麛?shù)部和小數(shù)部構(gòu)成的數(shù)值對該參考信號的頻率進行了規(guī)定倍率后的頻率的時鐘信號的數(shù)字PLL電路中，具備控制振蕩器，其被輸入控制量，根據(jù)該輸入的控制量，變更從所述數(shù)字PLL電路輸出的時鐘信號的頻率；第一計數(shù)器，其對由所述控制振蕩器變更了頻率后的所述時鐘信號進行計數(shù)；第二計數(shù)器，其根據(jù)基于來自所述控制振蕩器的時鐘信號對所述參考信號進行了重定時后的重定時信號，增加所述規(guī)定倍率；比較器，其比較所述第一計數(shù)器的計數(shù)值和所述第二計數(shù)器的計數(shù)值的整數(shù)部，輸出兩者之差作為整數(shù)部的相位誤差； 微小相位誤差生成器，其基于所述第二計數(shù)器的計數(shù)值的小數(shù)部，生成所述參考信號的振幅值附近的多個閾值，基于該多個閾值來檢測所述參考信號的振幅值，并且基于該檢測出的振幅值，生成作為所述參考信號與來自所述控制振蕩器的輸出時鐘信號之間的小數(shù)部的相位誤差的微小相位誤差信息；濾波部，其接收來自所述比較器的整數(shù)部的相位誤差和來自所述微小相位誤差生成器的作為小數(shù)部的相位誤差的微小相位誤差信息，使這兩個相位誤差的合計誤差平滑化；和控制量生成器，其基于所述濾波部的輸出，生成并輸出對于所述振蕩器的所述控制量。
本發(fā)明的特征在于，在所述數(shù)字PLL電路中，所述微小相位誤差生成器具備分別輸出多個閾值的多個閾值庫；選擇部，其接收所述第二計數(shù)器的計數(shù)值的小數(shù)部，基于該小數(shù)部選擇所述多個閾值庫的其中一個；和多個比較電路，設(shè)置的個數(shù)與從由所述選擇部選擇出的閾值庫輸出的閾值的個數(shù)相等，從所述選擇出的閾值庫接收對應(yīng)的閾值，并且接收所述參考信號，將該參考信號與所述接收到的閾值進行比較。
本發(fā)明的特征在于，在所述數(shù)字PLL電路中，所述微小相位誤差生成器基于所述生成的多個閾值，對所述參考信號的振幅值進行多次檢測，并基于該檢測出的多個振幅值中的最大值、最小值、所述第二計數(shù)器即將增加所述規(guī)定倍率之前的振幅值、以及由所述整數(shù)部和小數(shù)部構(gòu)成的規(guī)定倍率，生成作為所述參考信號與來自所述控制振蕩器的輸出時鐘信號之間的小數(shù)部的相位誤差的微小相位誤差信息。
本發(fā)明的特征在于，所述微小相位誤差生成器在對所述第二計數(shù)器即將增加所述規(guī)定倍率之前的振幅值進行檢測時，根據(jù)所述第一計數(shù)器的輸出和所述第二計數(shù)器的輸出，在對從所述數(shù)字PLL電路輸出的時鐘信號進行間隔提取而得到的定時，檢測所述即將增加所述規(guī)定倍率之前的振幅值。
本發(fā)明的特征在于，在所述數(shù)字PLL電路中，所述微小相位誤差生成器在PLL電路處于動作引入時或?qū)W習(xí)模式的情況下，切換所述多個閾值庫來檢測所述參考信號的振幅值的最大值和最小值，在動作引入后的通常動作時，使用所述檢測出的最大值和最小值對微小相位誤差進行標(biāo)準(zhǔn)化。
本發(fā)明的特征在于，在所述數(shù)字PLL電路中，所述第一計數(shù)器的計數(shù)值和所述第二計數(shù)器的計數(shù)值分別保存在均與所述重定時信號同步的兩個寄存器電路中，所述比較器對所述一個寄存器電路中保存的第一計數(shù)器的計數(shù)值和所述另一個寄存器電路中保存的第二計數(shù)器的計數(shù)值的整數(shù)部進行比較。
本發(fā)明的特征在于，在所述數(shù)字PLL電路中，關(guān)于向所述控制振蕩器輸出的控制量，所述控制量生成部將對一部分或全部進行了調(diào)制后的結(jié)果作為控制量來輸出到所述控制振蕩器。
本發(fā)明的特征在于，在所述數(shù)字PLL電路中，所述控制振蕩器具備數(shù)字-模擬轉(zhuǎn)換電路和電壓控制振蕩器。
本發(fā)明的特征在于，在所述數(shù)字PLL電路中，所述控制振蕩器是數(shù)字控制振蕩器。
本發(fā)明的特征在于，在所述數(shù)字PLL電路中，所述參考信號是以正弦波為基準(zhǔn)的信號。
本發(fā)明的特征在于，在所述數(shù)字PLL電路中，所述參考信號是鋸齒波狀的信號。
本發(fā)明的通信裝置的特征在于，具備包括信號處理電路的LSI，該信號處理電路基于使用上述數(shù)字PLL電路而得到的時鐘信號，對包含聲音數(shù)據(jù)或影像數(shù)據(jù)的接收信號進行譯碼；和顯示器終端，其接收來自所述LSI的譯碼信號，顯示譯碼后的聲音數(shù)據(jù)或影像數(shù)據(jù)。
根據(jù)上述結(jié)構(gòu)，在本發(fā)明中，在微小相位誤差生成器中，基于第二計數(shù)器的計數(shù)值 (即頻率比率的逐次加法運算值)的小數(shù)部，生成參考信號的振幅值附近的多個閾值，并通過分別接收該多個閾值的多個比較電路檢測參考信號的振幅值。而且，基于該檢測出的振幅值，生成參考信號與輸出時鐘信號之間的小數(shù)部的相位誤差(微小相位誤差信息)。
其中，參考信號的振幅值檢測用的多個閾值，是基于頻率比率的逐次加法運算值的小數(shù)部作為參考信號的實際的振幅值附近的閾值而生成的，因此可使用與該閾值的數(shù)量相等個數(shù)的比較電路來高精度地檢測參考信號的振幅值。因此，不需要配置將參考信號的振幅最大值和最小值之間細(xì)分成多個等級的很多個比較電路，與其相對應(yīng)地能夠?qū)崿F(xiàn)小面積化和低功耗化，并且能夠降低設(shè)計難易度。
(發(fā)明效果) 如以上說明，根據(jù)本發(fā)明的數(shù)字PLL電路，即使在頻率控制字(頻率比率)包含小數(shù)成分的情況下，也能夠?qū)⑺渲玫谋容^電路的個數(shù)限制得較少，能夠以小面積且低功耗計算出參考信號與輸出時鐘的微小相位誤差，能夠提供相位噪聲特性良好的數(shù)字PLL電路。


圖1是表示本發(fā)明的第1實施方式中的數(shù)字PLL電路的整體結(jié)構(gòu)的框圖。
圖2是表示該數(shù)字PLL電路所具備的RPA電路(參考相位計算器)的內(nèi)部結(jié)構(gòu)的圖。
圖3是表示該數(shù)字PLL電路所具備的VPA電路(可變相位計算器)的內(nèi)部結(jié)構(gòu)的圖。
圖4是該RPA電路和VPA電路的動作時序圖。
圖5是表示該數(shù)字PLL電路所具備的門電路的內(nèi)部結(jié)構(gòu)的圖。
圖6是表示該門電路的動作時序的圖。
圖7是表示該數(shù)字PLL電路所具備的微小相位誤差生成器的內(nèi)部結(jié)構(gòu)的圖。
圖8是表示該微小相位誤差生成器所具備的振幅碼生成部的內(nèi)部結(jié)構(gòu)的圖。
圖9(a)是表示該振幅碼生成部所具備的閾值生成部的內(nèi)部結(jié)構(gòu)的圖，圖9(b)是表示該閾值生成部所具備的閾值庫(threshold bank)的內(nèi)部結(jié)構(gòu)的圖。
圖10是表示該閾值生成部所具備的選擇信號生成部的結(jié)構(gòu)的圖。
圖11是表示該微小相位誤差生成器所具備的振幅碼微小相位誤差變換部的內(nèi)部結(jié)構(gòu)的圖。
圖12是表示參考信號的振幅與頻率控制字的對應(yīng)的圖。
圖13是表示采樣點的例子的圖。
圖14是表示該數(shù)字PLL電路所具備的環(huán)形濾波器的內(nèi)部結(jié)構(gòu)的圖。
圖15是表示該數(shù)字PLL電路所具備的控制量生成器的內(nèi)部結(jié)構(gòu)的圖。
圖16是表示該控制量生成器所具備的調(diào)制處理部的內(nèi)部結(jié)構(gòu)的圖。
圖17是表示該數(shù)字PLL電路所具備的控制振蕩器的內(nèi)部結(jié)構(gòu)的圖。
圖18是表示該控制振蕩器的另一結(jié)構(gòu)的圖。
圖19是表示包括內(nèi)置該數(shù)字PLL電路的LSI的通信裝置的示意結(jié)構(gòu)的圖。
圖20是表示現(xiàn)有的數(shù)字PLL電路的結(jié)構(gòu)的框圖。
圖21是表示該現(xiàn)有的數(shù)字PLL電路的動作時序的圖。
圖22是表示現(xiàn)有的另一 PLL電路的整體結(jié)構(gòu)的圖。
圖23是該現(xiàn)有的另一 PLL電路所具備的TDC電路的內(nèi)部結(jié)構(gòu)的圖。
圖M表示該現(xiàn)有的另一 PLL電路中的微小數(shù)字相位誤差的計算方法，圖(a)是表示相位誤差為正值時的圖，圖(b)是表示生成每延遲了微小時間后的數(shù)據(jù)的延遲線及寄存器組的結(jié)構(gòu)的圖，圖(c)是表示相位誤差為負(fù)值時的圖，圖(d)是表示每延遲了微小時間后的數(shù)據(jù)的圖。
圖中10-數(shù)字PLL電路；101-RPA電路(第二計數(shù)器)；102-VPA電路(第一計數(shù)器)；103-相位比較器(比較器)；104-環(huán)形濾波器(濾波部)；105-控制量生成器； 106-控制振蕩器；107-微小相位誤差生成器；108-門電路；112-寄存器電路；1071-振幅碼生成部；1073-振幅碼微小相位誤差變換部；10711-閾值生成部；10712 10715-比較電路；10716-解碼器；1071101 1071108-閾值庫；1071110-選擇信號生成部(選擇部)；10731-最大值檢測部；10732-最小值檢測部；10733-系數(shù)計算部；10734-減法器； 10735-絕對值計算部；1041-整數(shù)部小數(shù)部綜合器；1051-調(diào)制處理部；1061-DAC (數(shù)字-模擬轉(zhuǎn)換器)；1062-VC0 (電壓控制振蕩器)；1063-DC0 (數(shù)字控制振蕩器)；1001-接收部； 1002-LSI。
具體實施例方式以下，參照附圖詳細(xì)說明本發(fā)明的實施方式。
(實施方式1) 圖1表示本發(fā)明的第1實施方式的數(shù)字PLL電路的結(jié)構(gòu)。
在圖1 中，101 是 RPA 電路(Reference Phase Accumulator 參考相位計算器)， 102是VPA電路(Variable Phase Accumulator 可變相位計算器)，103是相位比較器(比較器)，104是對輸入的相位誤差序列進行濾波處理來使誤差平滑化的環(huán)形濾波器，106是控制振蕩器，105是控制所述控制振蕩器106的控制量生成器，107是微小相位誤差生成器， 108是生成微小相位誤差生成器107的動作時序的門電路，109是生成與輸出時鐘CKVl同步地對參考信號FREF進行了重定時后的信號CKRl的寄存器電路，110是與所述重定時信號 CKRl同步地工作的寄存器電路，111是生成將所述重定時信號CKRl延遲了 1時鐘后的信號 CKR2的寄存器電路，112是與所述重定時延遲信號CKR2同步地工作的寄存器電路。
在該數(shù)字PLL電路中，以RPA電路101和VPA電路102為基礎(chǔ)算出參考信號FREF 和輸出時鐘信號CKVl之間的整數(shù)部的相位誤差，微小相位誤差生成器107計算出小數(shù)部的相位誤差，將整數(shù)部的相位誤差和小數(shù)部的相位誤差組合起來由環(huán)形濾波器104進行平滑化處理?？刂屏可善?05以所述環(huán)形濾波器104的輸出為基礎(chǔ)生成控制振蕩器106的控制碼，進行反饋控制，使得最終控制振蕩器106的輸出時鐘CKVl的頻率成為參考信號FREF 的頻率的頻率控制字FCW倍。
以下，詳細(xì)說明圖1所示的數(shù)字PLL電路的結(jié)構(gòu)及動作。
圖2表示RPA電路(第二計數(shù)器)101的結(jié)構(gòu)例。1011是加法器，1012是與重定時信號CKRl同步地保持加法器1011的輸出的寄存器。寄存器1012在每個重定時信號CKRl 的上升沿，獲取對自身保持的值和頻率控制字FCW進行了加法運算后的值(對頻率控制字 FCff的值進行積分)，計算出參考相位值PHR。
接著，圖3表示VPA電路(第一計數(shù)器)102的結(jié)構(gòu)例。1021是加法器，1022是與重定時信號CKVl同步地保持加法器1021的輸出的寄存器。寄存器1022在輸出時鐘CKVl 的每個上升沿，獲取對自身保持的值和“ 1 ”進行了加法運算后的值(加1運算)，計算出輸出時鐘CKVl的可變相位值PHV。
圖4表示頻率控制字FCW = 2. 25時圖2所示的RPA電路101和圖3所示的VPA 電路102的動作時序。
在圖1中，相位比較器103對下述兩個信號的整數(shù)部進行比較，上述兩個信號分別是對于以重定時信號CKRl重新定時了輸出時鐘CKVl的可變相位值PHV后的信號，進一步在寄存器電路112中利用重定時延遲信號CKR2重新定時后的信號；在寄存器電路112中利用重定時延遲信號CKR2重新定時了參考相位值PHR后的信號。輸出時鐘CKVl的可變相位值PHV和參考相位值PHR，都將輸出時鐘CKVl的1脈沖作為“1”處理，因此通過獲取直接差，能夠計算出整數(shù)部的相位誤差。其中，利用重定時延遲信號CKR2的重定時，是為了進行與微小相位誤差生成器107的定時調(diào)整。
圖5表示所述門電路108的結(jié)構(gòu)例。在圖5中，1081是對輸出時鐘CKVl的可變相位值PHV和參考相位值PHR的整數(shù)部進行比較的比較器，1082是輸出比較器1081的輸出與輸出時鐘CKVl的邏輯與的與門電路。若在輸出時鐘CKVl的可變相位值PHV上加“1”后的值與在參考相位值PHR上加上頻率控制字FCW后的值中的整數(shù)部相等，則比較器1081輸出 “1”，否則輸出“0”。與門電路1082輸出比較器1081的輸出和輸出時鐘CKVl的邏輯與，因此僅在輸出時鐘CKVl的可變相位值PHV和參考相位值PHR的整數(shù)部相等的情況下，解除輸出時鐘CKVl的屏蔽處理，輸出控制信號CKG。這是為了使微小相位誤差生成器107與重定時信號CKRl即將上升之前的輸出時鐘CKVl的上升沿同步地工作。圖6是圖5所示的門電路108的動作時序圖。
接著，說明本發(fā)明中重要的微小相位誤差生成器107的結(jié)構(gòu)及動作。圖7表示微小相位誤差生成器107的內(nèi)部結(jié)構(gòu)例。在圖7所示的微小相位誤差生成器107中，與門電路108的控制信號CKG同步地，以參考信號FREF和參考相位值PHR的小數(shù)部為基礎(chǔ)計算微小誤差。1071是根據(jù)參考信號FREF的振幅值生成振幅碼的振幅碼生成部，1072是由控制信號CKG驅(qū)動的寄存器，1073是將生成的振幅碼變換為微小相位誤差的振幅碼微小相位誤差變換部。寄存器1072在控制信號CKG的每個上升沿，獲取由振幅碼生成部1071生成的振幅碼。振幅碼微小相位誤差變換部1073根據(jù)保持在寄存器1072中的振幅碼計算出微小相位誤差，并輸出該微小相位誤差。圖7所示的CNT信號是來自圖1未示出的控制器的信號，是表示PLL電路處于學(xué)習(xí)模式的控制信號。
接著，圖8表示圖7所示的振幅碼生成部1071的具體結(jié)構(gòu)例。在圖8中，10712 10715是比較電路，10711是生成與其輸出連接的所述比較電路10712 10715的閾值的閾值生成部，10716是解碼器。
如圖9(a)所示，所述閾值生成部10711具有振幅方向的多個閾值庫1071101 1071108，選擇并輸出用于將參考信號FREF的振幅電平轉(zhuǎn)換為數(shù)字碼的閾值。在本實施方式中，構(gòu)成為具有八個閾值庫。CNT信號是表示是否處于學(xué)習(xí)模式的信號，若未處于學(xué)習(xí)模式，則選擇信號生成部(選擇部)1071110基于參考相位值PHR的小數(shù)部的值，判斷哪個閾值庫最適合在控制信號CKG的定時對參考信號FREF進行變換，并在選擇器1071109中生成選擇信號。
圖10表示所述選擇信號生成部1071110的結(jié)構(gòu)例。即，對于參考相位值PHR的小數(shù)部η位，輸出與閾值庫數(shù)對應(yīng)的高位。在圖10中，對于10位的PHR的小數(shù)部，根據(jù)閾值庫數(shù)=8而輸出高3位。由于微小相位誤差算出器107工作時已完成跟蹤動作，因此能夠?qū)⒖枷辔恢礟HR的小數(shù)部的高位用作選擇信號。將如圖9(b)所示的選擇出的一個閾值庫內(nèi)的四個閾值，作為圖8中的四個比較電路10712 10715的閾值來輸出，并進行變換運算。在圖9的結(jié)構(gòu)中，與閾值相應(yīng)地還輸出表示選擇了哪個閾值庫的選擇信號。以四個比較電路10712 10715的輸出和表示閾值生成部10711的庫位置的信號為基礎(chǔ)，解碼器10716 提取并輸出控制信號CKG的定時下的參考信號FREF的振幅信息。通過這樣構(gòu)成振幅碼生成部1071，即使減少比較電路的數(shù)量，也可以做到不會降低振幅方向的分辨率。
如上述那樣提取出的振幅信息在控制信號CKG的定時被保存到圖7所示的寄存器 1072 中。
在圖7所示的振幅碼微小相位誤差變換部1073中，進行微小相位誤差的標(biāo)準(zhǔn)化。 圖11表示振幅碼微小相位誤差變換部1073的結(jié)構(gòu)例。在圖11中，10731是檢測并保持寄存器電路1072的輸出的最大值的最大值檢測部，10732是檢測并保持寄存器電路1072的最小值的最小值檢測部。此外，10733是系數(shù)計算部，以頻率控制字FCW、最大值檢測部10731 的輸出及最小值檢測部10732的輸出為基礎(chǔ)，輸出標(biāo)準(zhǔn)化系數(shù)。10734是從寄存器電路1072 的輸出中減去來自最小值檢測部10732的最小值的減法器，10735是獲取所述減法器10734 的輸出的絕對值的絕對值計算部，10736是在絕對值計算部10735的輸出上乘以由系數(shù)計算部10733計算出的系數(shù)的乘法器，10737是從RPA電路101減去參考相位值PHR的小數(shù)部和乘法器10736的輸出后輸出微小相位誤差的減法器。
圖8的解碼器10716的輸出是對參考信號FREF的振幅信息進行了編碼的結(jié)果，因此為了能夠與計算微小相位誤差時成為基準(zhǔn)的參考相位值PHR進行比較而需要標(biāo)準(zhǔn)化。因此，在學(xué)習(xí)信號CNT被維持(assert)的情況下，使PLL電路空運轉(zhuǎn)，通過切換閾值庫，從而檢測參考信號FREF的最大值(MAX)和最小值(MIN)，在進行動作引入后的通常動作時，使用這些值來標(biāo)準(zhǔn)化微小相位誤差。
接著，說明標(biāo)準(zhǔn)化系數(shù)的計算方法。頻率控制字FCW是以參考信號FREF的頻率對輸出時鐘CKVl的振蕩頻率進行標(biāo)準(zhǔn)化后的結(jié)果，因此理想情況下設(shè)輸出時鐘CKVl的周期為1，則參考信號FREF的一周期成為頻率控制字FCW。圖12表示參考信號FREF接近正弦波的情況。此時，參考信號FREF的振幅的最大值對應(yīng)于FCW/4，最小值對應(yīng)于FCW/4*3 = (-FCW/4)。圖13表示采樣點的例子。在圖13所示的采樣點中，將理想采樣點的位置設(shè)為相位誤差0、將對應(yīng)的相位誤差設(shè)為perr f、振幅值設(shè)為α?xí)r，下述式( 成立，可使用振幅信息α來計算微小相位誤差。因此，通過使用參考信號FREF的最大值、最小值及頻率控制字FCW，能夠?qū)⒄穹郸翗?biāo)準(zhǔn)化。在下述式O)中，F(xiàn)CW/4 · 1/|MAX-MIN|是由所述系數(shù)計算部10733計算出的標(biāo)準(zhǔn)化系數(shù)。
[數(shù)學(xué)式2]
權(quán)利要求
1.一種數(shù)字PLL電路，其被輸入?yún)⒖夹盘?，輸出具有以由整?shù)部和小數(shù)部構(gòu)成的數(shù)值對該參考信號的頻率進行了規(guī)定倍率后的頻率的時鐘信號，該數(shù)字PLL電路的特征在于， 具備控制振蕩器，其被輸入控制量，根據(jù)該輸入的控制量，變更從所述數(shù)字PLL電路輸出的時鐘信號的頻率；第一計數(shù)器，其對由所述控制振蕩器變更了頻率后的所述時鐘信號進行計數(shù)；第二計數(shù)器，其根據(jù)基于來自所述控制振蕩器的時鐘信號對所述參考信號進行了重定時后的重定時信號，增加所述規(guī)定倍率；比較器，其比較所述第一計數(shù)器的計數(shù)值和所述第二計數(shù)器的計數(shù)值的整數(shù)部，輸出兩者之差作為整數(shù)部的相位誤差；微小相位誤差生成器，其基于所述第二計數(shù)器的計數(shù)值的小數(shù)部，生成所述參考信號的振幅值附近的多個閾值，基于該多個閾值來檢測所述參考信號的振幅值，并且基于該檢測出的振幅值，生成作為所述參考信號與來自所述控制振蕩器的輸出時鐘信號之間的小數(shù)部的相位誤差的微小相位誤差信息；濾波部，其接收來自所述比較器的整數(shù)部的相位誤差和來自所述微小相位誤差生成器的作為小數(shù)部的相位誤差的微小相位誤差信息，使這兩個相位誤差的合計誤差平滑化；和控制量生成器，其基于所述濾波部的輸出，生成并輸出對于所述振蕩器的所述控制量。
2.根據(jù)權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，所述微小相位誤差生成器具備分別輸出多個閾值的多個閾值庫；選擇部，其接收所述第二計數(shù)器的計數(shù)值的小數(shù)部，基于該小數(shù)部選擇所述多個閾值庫的其中一個；和多個比較電路，設(shè)置的個數(shù)與從由所述選擇部選擇出的閾值庫輸出的閾值的個數(shù)相等，從所述選擇出的閾值庫接收對應(yīng)的閾值，并且接收所述參考信號，將該參考信號與所述接收到的閾值進行比較。
3.根據(jù)權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，所述微小相位誤差生成器基于所述生成的多個閾值，對所述參考信號的振幅值進行多次檢測，并基于該檢測出的多個振幅值中的最大值、最小值、所述第二計數(shù)器即將增加所述規(guī)定倍率之前的振幅值、以及由所述整數(shù)部和小數(shù)部構(gòu)成的規(guī)定倍率，生成作為所述參考信號與來自所述控制振蕩器的輸出時鐘信號之間的小數(shù)部的相位誤差的微小相位誤差信息。
4.根據(jù)權(quán)利要求3所述的數(shù)字PLL電路，其特征在于，所述微小相位誤差生成器在對所述第二計數(shù)器即將增加所述規(guī)定倍率之前的振幅值進行檢測時，根據(jù)所述第一計數(shù)器的輸出和所述第二計數(shù)器的輸出，在對從所述數(shù)字PLL 電路輸出的時鐘信號進行間隔提取而得到的定時，檢測所述即將增加所述規(guī)定倍率之前的振幅值。
5.根據(jù)權(quán)利要求3所述的數(shù)字PLL電路，其特征在于，所述微小相位誤差生成器在PLL電路處于動作引入時或?qū)W習(xí)模式的情況下，切換所述多個閾值庫來檢測所述參考信號的振幅值的最大值和最小值，在動作引入后的通常動作時，使用所述檢測出的最大值和最小值對微小相位誤差進行標(biāo)準(zhǔn)化。
6.根據(jù)權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，所述第一計數(shù)器的計數(shù)值和所述第二計數(shù)器的計數(shù)值分別保存在均與所述重定時信號同步的兩個寄存器電路中，所述比較器對所述一個寄存器電路中保存的第一計數(shù)器的計數(shù)值和所述另一個寄存器電路中保存的第二計數(shù)器的計數(shù)值的整數(shù)部進行比較。
7.根據(jù)權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，關(guān)于向所述控制振蕩器輸出的控制量，所述控制量生成部將對一部分或全部進行了調(diào)制后的結(jié)果作為控制量來輸出到所述控制振蕩器。
8.根據(jù)權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，所述控制振蕩器具備數(shù)字-模擬轉(zhuǎn)換電路和電壓控制振蕩器。
9.根據(jù)權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，所述控制振蕩器是數(shù)字控制振蕩器。
10.根據(jù)權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，所述參考信號是以正弦波為基準(zhǔn)的信號。
11.根據(jù)權(quán)利要求1所述的數(shù)字PLL電路，其特征在于，所述參考信號是鋸齒波狀的信號。
12.一種通信裝置，其特征在于，具備具有信號處理電路的大規(guī)模集成電路，所述信號處理電路基于利用所述權(quán)利要求1 11的任一項所述的數(shù)字PLL電路而得到的時鐘信號，對包含聲音數(shù)據(jù)或影像數(shù)據(jù)的接收信號進行譯碼；和顯示器終端，其接收來自所述大規(guī)模集成電路的譯碼信號，顯示譯碼后的聲音數(shù)據(jù)或影像數(shù)據(jù)。
全文摘要
本發(fā)明提供一種數(shù)字PLL電路及通信裝置。在輸出具有以頻率控制字(頻率比率)對參考信號的頻率進行了規(guī)定倍率后的頻率的時鐘信號的數(shù)字PLL電路中，RPA電路(101)逐次對具有小數(shù)成分的頻率控制字(FCW)進行加法運算。該RPA電路(101)的輸出被輸入到微小相位誤差生成器(107)。在該相位誤差生成器(107)中，基于所述頻率控制字(FCW)的逐次加法運算值的小數(shù)部，生成參考信號(REF)的實際的振幅值附近的多個閾值，并基于這些閾值，計算出所述參考信號(REF)的振幅值以及與該振幅值對應(yīng)的參考信號REF的相位誤差，從而計算出參考信號(REF)與輸出時鐘(CKV1)之間的微小相位誤差。因此，即使在頻率控制字包含小數(shù)成分的情況下，也能夠以小面積、低功耗計算并修正參考信號與輸出時鐘之間的殘留微小相位誤差。
文檔編號H03L7/085GK102187579SQ20098014171
公開日2011年9月14日 申請日期2009年3月13日 優(yōu)先權(quán)日2008年10月23日
發(fā)明者瀨上史明, 岡本好史 申請人:松下電器產(chǎn)業(yè)株式會社