專利名稱：具有兩點調(diào)制和自適應延遲匹配的數(shù)字鎖相回路的制作方法
技術領域：
本發(fā)明大體涉及電子設備，且更具體來說，涉及具有兩點調(diào)制的數(shù)字鎖相回路 (DPLL)。
背景技術：
DPLL為通常用以調(diào)整振蕩器的頻率和/或相位的電路。在一個普通應用中，DPLL 可用以將振蕩器的頻率和/或相位鎖定到具有精確頻率的參考信號。在另一應用中，DPLL可用以用調(diào)制信號調(diào)制振蕩器的頻率和/或相位。如果調(diào)制信號的帶寬比DPLL的閉合回路帶寬小得多，那么可在DPLL內(nèi)的回路濾波器前施加調(diào)制信號。然而，如果調(diào)制信號的帶寬比閉合回路帶寬寬，那么可執(zhí)行兩點調(diào)制，且可將調(diào)制信號施加到DPLL中的兩個調(diào)制路徑。一個調(diào)制路徑可連接到回路濾波器前，且可用于窄帶調(diào)制。另一調(diào)制路徑可連接到回路濾波器后，且可用于寬帶調(diào)制。可使用兩點調(diào)制有效地增加DPLL的帶寬，使得可用寬帶調(diào)制信號對振蕩器進行頻率調(diào)制，同時最低限度地干擾DPLL 的正常操作。然而，兩點調(diào)制的性能視正對每一調(diào)制路徑施加的適當增益和延遲而定。

發(fā)明內(nèi)容
本文中描述支持兩點調(diào)制與自適應延遲匹配的DPLL。DPLL包括(i)高通調(diào)制路徑，其支持振蕩器的頻率和/或相位的寬帶調(diào)制，以及(ii)低通調(diào)制路徑，其支持所述振蕩器的頻率和/或相位的窄帶調(diào)制。所述DPLL可自適應地調(diào)整一個調(diào)制路徑的延遲以與另一調(diào)制路徑的延遲匹配。自適應延遲匹配/調(diào)整是指基于在正常操作期間在DPLL中可用的一個或一個以上信號的延遲的動態(tài)調(diào)整。在一個設計中，所述DPLL可包括自適應延遲單元，其可提供兩個調(diào)制路徑中的一者的可變延遲。在一個設計中，所述自適應延遲單元可包括延遲計算單元、內(nèi)插器和可編程延遲單元。所述延遲計算單元可基于施加到所述兩個調(diào)制路徑的調(diào)制信號和在所述DPLL 中的相位誤差信號確定所述可變延遲?？蓪⑺隹勺冄舆t分解為(i)整數(shù)部分，其包含整數(shù)數(shù)目個樣本周期，以及(ii)分數(shù)部分，其包含一個樣本周期的分數(shù)。所述內(nèi)插器可提供所述可變延遲的所述分數(shù)部分，且所述可編程延遲單元可提供所述可變延遲的所述整數(shù)部分。所述DPLL可進一步包括自適應按比例縮放單元，其可提供用于所述高通調(diào)制路徑的可變增益以與所述低通調(diào)制路徑的增益匹配。以下進一步詳細地描述本發(fā)明的各個方面和特征。


圖1展示具有兩點調(diào)制和自適應延遲匹配的DPLL。圖2和圖3展示具有兩點調(diào)制和自適應延遲匹配的兩個DPLL。圖4展示性能降級與延遲失配。圖5展示用以獲得分數(shù)延遲的線性內(nèi)插。
圖6展示自適應延遲單元。圖7展示延遲計算單元和內(nèi)插器。圖8展示自適應按比例縮放單元。圖9展示用于執(zhí)行兩點調(diào)制與自適應延遲匹配的過程。圖10展示無線通信裝置的框圖。
具體實施例方式詞語“示范性”在本文中用以表示“充當實例、例子或說明”。本文中描述為“示范性”的任一設計未必被看作比其它設計優(yōu)選或有利。圖1展示具有兩點調(diào)制和自適應延遲匹配的DPLL 100的設計的框圖。兩點調(diào)制通常也被稱作雙端口調(diào)制。在DPLL 100內(nèi)，將調(diào)制信號fm(t)提供到低通調(diào)制路徑和高通調(diào)制路徑兩者。在高通調(diào)制路徑中，自適應按比例縮放單元110用增益按比例縮放調(diào)制信號，且提供經(jīng)按比例縮放的調(diào)制信號fms(t)。自適應延遲單元120將經(jīng)按比例縮放的調(diào)制信號延遲合適的量且提供經(jīng)延遲的調(diào)制信號fmd(t)。在低通調(diào)制路徑中，累積器130累積調(diào)制信號(其將頻率轉(zhuǎn)換為相位)且提供調(diào)制相位信號Pm (t)。自適應延遲單元140將調(diào)制相位信號延遲合適的量且提供經(jīng)延遲的調(diào)制相位信號Pmd (t)。求和器142從經(jīng)延遲的調(diào)制相位信號減去反饋信號Pfb (t)，且提供相位誤差信號 Pe(t)0回路濾波器150對相位誤差信號進行濾波，且提供經(jīng)濾波的相位誤差信號?；芈窞V波器150設定DPLL 100的回路動力性質(zhì)，且確定閉合回路帶寬、DPLL 100的獲取時間和獲取范圍、相位噪聲性能等。求和器152對來自回路濾波器150的經(jīng)濾波的相位誤差信號與來自自適應延遲單元120的經(jīng)延遲的調(diào)制信號求和，且為振蕩器160提供控制信號。所述控制信號調(diào)整振蕩器160的頻率，使得振蕩器的相位遵循調(diào)制的相位。振蕩器160提供經(jīng)調(diào)制的信號m(t)，其具有由調(diào)制信號調(diào)制的頻率。分頻器170對經(jīng)調(diào)制的信號進行分頻，且將反饋信號提供到求和器142。圖1展示高通調(diào)制路徑中的自適應延遲單元120和低通調(diào)制路徑中的自適應延遲單元140。圖1還展示可將自適應延遲單元放置于高通調(diào)制路徑和低通調(diào)制路徑中的可能位置。圖1展示自適應延遲單元120在高通調(diào)制路徑中放置于自適應按比例縮放單元110 后。一般來說，可將自適應延遲單元120放置于自適應按比例縮放單元110前或后。在圖1中展示的設計中，自適應延遲單元可用于高通調(diào)制路徑和低通調(diào)制路徑兩者中。在另一設計中，僅一個自適應延遲單元可用于一個調(diào)制路徑中一通常，在具有較短延遲的調(diào)制路徑中。此自適應延遲單元可改變其調(diào)制路徑的延遲以與另一調(diào)制路徑的延遲匹配。對于兩個設計，一旦鎖定了 DPLL 100，延遲匹配就可允許在回路濾波器150的輸入端處取消經(jīng)由高通調(diào)制路徑和低通調(diào)制路徑的兩點調(diào)制的效果。DPLL 100可接著如同未應用低通和高通調(diào)制一樣操作。如圖1中所示，用于低通調(diào)制路徑的調(diào)制點可處于在回路濾波器150前的求和器 142的輸入端處。用于高通調(diào)制路徑的調(diào)制點可處于在回路濾波器150后的求和器152的輸入端處。調(diào)制信號的帶寬可由針對其使用DPLL 100的應用確定，且可比DPLL的閉合回路帶寬寬。低通調(diào)制路徑的帶寬由回路濾波器150確定，且可相對窄(例如，小于IOOKHz) 以便實現(xiàn)所要的噪聲濾波和回路動力性質(zhì)。通過經(jīng)由單獨的高通調(diào)制路徑和低通調(diào)制路徑施加調(diào)制信號，DPLL 100可用比DPLL的閉合回路帶寬寬的信號帶寬調(diào)制振蕩器160。振蕩器160可為數(shù)字控制振蕩器(DCO)、電壓控制振蕩器(VCO)、電流控制振蕩器 (ICO)、數(shù)值控制振蕩器(NCO)或其頻率可由控制信號調(diào)整的某一其它類型的振蕩器。振蕩器160可在f。s。的標稱頻率下操作，所述標稱頻率可由針對其使用DPLL 100的應用確定。 舉例來說，DPLL 100可用于無線通信裝置，且f。s?？蔀閿?shù)百兆赫(MHz)或幾千兆赫(GHz)。圖1還展示與DPLL 100中的各種電路塊相關聯(lián)的延遲。在低通調(diào)制路徑中，累積器130具有延遲T1，且自適應延遲單元140具有可變延遲τ『在高通調(diào)制路徑中，按比例縮放單元110具有延遲τ 2，且自適應延遲單元120具有可變延遲τΗΡ。振蕩器160具有延遲τ 3，且分頻器170具有延遲τ 4?？蓪恼{(diào)制信號經(jīng)由高通調(diào)制路徑到回路濾波器150 的輸入端的總延遲τΗΡΜ表達為τΗΡΜ = τ 2+ τ 3+ τ 4+ τ Ηρ,等式(1)其中如果自適應延遲單元120不存在，那么τ Ηρ可等于零?？蓪恼{(diào)制信號經(jīng)由低通調(diào)制路徑到回路濾波器150的輸入端的總延遲τ LPM表達為Tlpm = T1+! Lp，等式(2)其中如果自適應延遲單元140不存在，那么τ m可等于零。兩個調(diào)制路徑的總延遲應匹配，使得τΗΡΜ= τΜ。如果僅在高通調(diào)制路徑中使用自適應延遲單元120，那么可如下設定此單元的延遲τΗρ= τ ^T2-T3-τ 4，其中 Tlp = 0。等式(3)如果僅在低通調(diào)制路徑中使用自適應延遲單元140，那么可如下設定此單元的延遲Tlp= τ2+τ 3+τ4-T1，其中 τΗρ = 0。等式圖4展示誤差向量量值(EVM)與在8元相移鍵控(8-PSK)的高通調(diào)制路徑與低通調(diào)制路徑之間的延遲失配的曲線410。EVM通常用以測量調(diào)制性能。按用以更新DPLL內(nèi)的各種數(shù)字電路塊的時鐘的樣本周期為單位給出失配。舉例來說，對于在57. 6MHz下的時鐘， 樣本周期可等于17. 4納秒(ns)。如圖4中所示，EVM的降級對于小于0. 2個樣本周期的延遲失配可為最小限度，但對于逐漸較大的延遲失配可能逐漸惡化。返回參看圖1，振蕩器160的延遲τ 3通常未知且可為樣本周期的分數(shù)。自適應延遲單元120或140可用以解決振蕩器160的延遲，且可具有樣本周期的分數(shù)的分辨率。自適應延遲單元120或140還可用以解決DPLL 100內(nèi)的其它電路塊的延遲。圖1展示具有兩點調(diào)制和自適應延遲匹配的DPLL的模型。圖1中的DPLL可以各種設計實施。圖2展示具有基于Δ - Σ調(diào)制器(delta-sigma modulator, DSM)的兩點調(diào)制和自適應延遲匹配的DPLL 200的設計的框圖。在DPLL 200內(nèi)，將調(diào)制信號&(0提供到低通調(diào)制路徑和高通調(diào)制路徑兩者。在高通調(diào)制路徑中，自適應按比例縮放單元210用可變增益 g(t)按比例縮放調(diào)制信號，且提供經(jīng)按比例縮放的調(diào)制信號fms(t)。自適應延遲單元220 將經(jīng)按比例縮放的調(diào)制信號延遲可變延遲τ (t)且提供經(jīng)延遲的調(diào)制信號fmd(t)。在低通調(diào)制路徑中，Σ調(diào)制器230按相對低的輸入速率接收具有多個位(例如，10個或10個以上位)的分辨率的調(diào)制信號，且按高輸出速率產(chǎn)生具有相同分辨率但使用一個或幾個位的DSM輸出信號。多模分頻器270接收來自DCO 260的經(jīng)調(diào)制的信號m(t)，用由DSM輸出信號確定的可變分頻器因數(shù)(frequency divider factor)對經(jīng)調(diào)制的信號進行分頻，且提供反饋信號Pfb(t)。相位-數(shù)字轉(zhuǎn)換器(PDC) 240將反饋信號的相位與參考(Ref)時鐘f,ef的相位進行比較，且提供相位誤差信號Pe (t)?；芈窞V波器250對相位誤差信號進行濾波，且提供經(jīng)濾波的相位誤差信號。求和器252對經(jīng)濾波的相位誤差信號與來自自適應延遲單元220的經(jīng)延遲的調(diào)制信號求和，且為DCO 260提供控制信號。自適應按比例縮放單元210可基于調(diào)制信號和相位誤差信號自適應地改變用于高通調(diào)制路徑的增益g(t)，如下文所描述。自適應延遲單元220可基于經(jīng)按比例縮放的調(diào)制信號和相位誤差信號自適應地改變用于高通調(diào)制路徑的延遲τ (t)，也如下文所描述。在圖2中展示的設計中，僅在高通調(diào)制路徑中使用自適應延遲單元220，且無自適應延遲單元用于低通調(diào)制路徑中。在另一設計中，可省略自適應延遲單元220，且可在相位-數(shù)字轉(zhuǎn)換器240后插入自適應延遲單元?？苫诰w振蕩器(XO)、電壓控制晶體振蕩器(VCXO)、溫度補償晶體振蕩器 (TCXO)或具有準確頻率的某一其它類型的振蕩器產(chǎn)生參考時鐘。參考時鐘的頻率可比DCO 260的頻率低得多。舉例來說，fref可為數(shù)十MHz，而f。s。可為幾GHz。圖3展示具有基于累積器的兩點調(diào)制和自適應延遲匹配的DPLL 300的設計的框圖。在DPLL 300內(nèi)，將調(diào)制信號&(0提供到低通調(diào)制路徑和高通調(diào)制路徑兩者。在高通調(diào)制路徑中，自適應按比例縮放單元310用可變增益g(t)按比例縮放調(diào)制信號，且提供經(jīng)按比例縮放的調(diào)制信號fms(t)。自適應延遲單元320將經(jīng)按比例縮放的調(diào)制信號延遲可變延遲τ (t)且提供經(jīng)延遲的調(diào)制信號fmd(t)。在低通調(diào)制路徑中，累積器330累積調(diào)制信號(其將頻率轉(zhuǎn)換為相位)且提供調(diào)制相位信號Pm (t)。相位-數(shù)字轉(zhuǎn)換器340將反饋信號ffb(t)的相位與參考時鐘fMf的相位進行比較，且提供PDC輸出信號。求和器342對PDC輸出信號與來自累積器330的調(diào)制相位信號求和，且提供相位誤差信號Pe (t)?；芈窞V波器350對相位誤差信號進行濾波，且提供經(jīng)濾波的相位誤差信號。求和器352對經(jīng)濾波的相位誤差信號與來自自適應延遲單元320的經(jīng)延遲的調(diào)制信號求和，且為DCO 360提供控制信號。分頻器370接收來自DCO 360的經(jīng)調(diào)制的信號，用固定因數(shù)對經(jīng)調(diào)制的信號進行分頻，且提供反饋信號?？苫谡袷庮l率f。s。和參考頻率fMf確定固定分頻器因數(shù)。自適應按比例縮放單元310可自適應地改變用于高通調(diào)制路徑的增益g(t)，如下文所描述。自適應延遲單元320可自適應地改變用于高通調(diào)制路徑的延遲τ (t)，也如下文所描述。在圖3中展示的設計中，僅在高通調(diào)制路徑中使用自適應延遲單元320，且無自適應延遲單元用于低通調(diào)制路徑中。在另一設計中，可省略自適應延遲單元320，且可在累積器330后插入自適應延遲單元。圖2和圖3展示具有兩點調(diào)制和自適應延遲匹配的DPLL的兩個示范性設計。具有兩點調(diào)制和自適應延遲匹配的DPLL也可以其它設計實施。DPLL 200和DPLL 300可以所有或大多數(shù)數(shù)字電路實施。舉例來說，圖2和圖3中的所有電路塊(可能除了 DCO 260 和DCO 360外)可以數(shù)字電路實施。所有數(shù)字電路塊(可能除了分頻器270和分頻器370 外)可基于在合適的頻率fsamp下的樣本時鐘操作。提供到數(shù)字電路塊或由數(shù)字電路塊提供的信號因此可由在樣本速率fsamp下的樣本序列構成。數(shù)字電路塊可經(jīng)設計以具有足夠的位寬度和分辨率。對于具有兩點調(diào)制的DPLL，可執(zhí)行自適應延遲匹配以使兩個調(diào)制路徑的延遲匹配。對于自適應延遲匹配，可自適應地調(diào)整一個調(diào)制路徑(例如，在圖2和圖3中展示的設計中的高通調(diào)制路徑)的延遲以解決兩個調(diào)制路徑之間的任何延遲差(例如，歸因于DCO 260或DCO 360的延遲的波動)。自適應延遲調(diào)整可基于各種自適應算法，例如，最小均方 (LMS)算法、最小平方(LS)算法、最小均方誤差(MMSE)算法等。這些各種自適應算法由西蒙赫金(Simon Haykin)在題為“自適應濾波器理論(Adaptive Filter Theory) ”的書(第三版，普倫蒂斯霍爾出版社(Prentice Hall), 1996)中描述。為了清晰起見，下文描述基于 LMS算法的自適應延遲調(diào)整。LMS算法可試圖使相位誤差信號pe (t)的均方誤差(MSE)最小化，可將其表達為E[p2e(t)] = EKprefO)-pfl(t,T))2], 等式(5)其中Pm(t)為參考相位信號，其為參考時鐘的相位，Pfb (t，τ)為隨延遲τ而變的來自分頻器的反饋信號，且Ε[]表示期望運算。為了使MSE最小化，可如下自適應地更新延遲τ (t) = τ (t"l) + A τ (t)等式(6)= τ (t-D + μ ‘ fms (t) ‘ pe(t)其中μ為自適應步長，Δ τ (t)為針對樣本周期t的延遲更新值，且τ (t)為針對樣本周期t的延遲。較大自適應步長可導致延遲τ (t)較快地收斂到其最終值，但也可導致較多抖動。相反，較小的自適應步長可導致較慢的收斂，但較少的抖動。可基于收斂速率與抖動之間的折衷選擇合適的自適應步長。也可改變自適應步長。舉例來說，可將較大自適應步長用于獲取，且可將較小自適應步長用于跟蹤收斂。如在等式(6)中所示，可用視自適應步長μ、按比例縮放的調(diào)制信號fms(t)和相位誤差信號Pe(t)而定的量Δ τ (t)更新延遲τ (t)。為了避免在計算延遲更新值的過程中的乘法，可如下自適應地更新延遲τ (t) = τ (t"l) + y · sign [fms (t) ] · pe (t)，等式(7)其中sign[fms(t)]為經(jīng)按比例縮放的調(diào)制信號的正負號?？蓪⒆赃m應步長選擇為二的冪。在此情況下，可按以下方法獲得延遲更新值(i)將pe(t)移位由自適應步長確定的特定數(shù)目個位，以及(ii)如果fms(t)小于零，那么使經(jīng)移位的P6 (t)的正負號相反?？砂礃颖局芷跒閱挝唤o出延遲τ (t)，且τ (t)可分解為整數(shù)部分和分數(shù)部分?？赏ㄟ^可提供延遲的整數(shù)數(shù)目個樣本周期的可編程延遲單元獲得τ (t)的整數(shù)部分?？赏ㄟ^可提供為一個樣本周期的分數(shù)的延遲的內(nèi)插器獲得τ (t)的分數(shù)部分。對于任一給定延遲τ (其中τ可為正值或負值)，可將經(jīng)按比例縮放的調(diào)制信號 ffflS(t)延遲τ以獲得經(jīng)延遲的調(diào)制信號fmd(t) = fms(t_ τ )?？赏ㄟ^選擇最靠近fms(t_ τ )的經(jīng)按比例縮放的調(diào)制信號中的樣本來獲得τ的整數(shù)部分?？赏ㄟ^內(nèi)插位于fms(t-x)的兩側上的兩個或兩個以上樣本來獲得τ的分數(shù)部分。在一個設計中，可使用線性內(nèi)插來獲得分數(shù)延遲。為了簡單起見，以下描述假定-1 < τ (t) < 1和可利用三個頻率調(diào)制樣本f(t_l)、f(t)和f(t+l)，其中f(t)為當前樣本，f(t-l)為先前/較舊的樣本，且f(t+l)為下一個/將來的樣本?？赏ㄟ^延遲經(jīng)按比例縮放的調(diào)制信號且將此信號的最新近樣本用作f (t+Ι)來獲得這三個樣本?？扇缦聢?zhí)行線性內(nèi)插以獲得分數(shù)延遲
權利要求
1.一種設備，其包含數(shù)字鎖相回路(DPLL)，其操作以執(zhí)行經(jīng)由第一和第二調(diào)制路徑的兩點調(diào)制且自適應地調(diào)整所述第一調(diào)制路徑的延遲以與所述第二調(diào)制路徑的延遲匹配。
2.根據(jù)權利要求1所述的設備，其中所述DPLL包含自適應延遲單元，其操作以為所述第一調(diào)制路徑提供可變延遲。
3.根據(jù)權利要求2所述的設備，其中所述自適應延遲單元包含延遲計算單元，其操作以基于施加到所述第一和第二調(diào)制路徑的調(diào)制信號確定所述可變延遲。
4.根據(jù)權利要求3所述的設備，其中所述延遲計算單元進一步基于所述DPLL中的相位誤差信號確定所述可變延遲。
5.根據(jù)權利要求4所述的設備，其中所述延遲計算單元基于所述相位誤差信號、所述調(diào)制信號的正負號和自適應步長確定延遲更新值，且用所述延遲更新值更新所述可變延遲。
6.根據(jù)權利要求2所述的設備，其中所述自適應延遲單元根據(jù)最小均方(LMS)算法、最小平方(LS)算法或最小均方誤差(MMSE)算法確定所述可變延遲。
7.根據(jù)權利要求2所述的設備，其中所述自適應延遲單元包含內(nèi)插器，其操作以提供所述可變延遲的分數(shù)部分，所述分數(shù)部分處于-1樣本周期與+1 樣本周期之間。
8.根據(jù)權利要求7所述的設備，其中所述內(nèi)插器對于正分數(shù)延遲基于當前樣本和先前樣本執(zhí)行線性內(nèi)插且對于負分數(shù)延遲基于所述當前樣本和將來樣本執(zhí)行線性內(nèi)插。
9.根據(jù)權利要求2所述的設備，其中所述自適應延遲單元包含可編程延遲單元，其操作以提供所述可變延遲的整數(shù)部分，所述整數(shù)部分包含整數(shù)數(shù)目個樣本周期。
10.根據(jù)權利要求1所述的設備，其中所述第一調(diào)制路徑為高通調(diào)制路徑，且所述第二調(diào)制路徑為低通調(diào)制路徑，且其中所述DPLL自適應地調(diào)整所述高通調(diào)制路徑的所述延遲。
11.根據(jù)權利要求1所述的設備，其中所述第一調(diào)制路徑為低通調(diào)制路徑，且所述第二調(diào)制路徑為高通調(diào)制路徑，且其中所述DPLL自適應地調(diào)整所述低通調(diào)制路徑的所述延遲。
12.根據(jù)權利要求1所述的設備，其中所述第一和第二調(diào)制路徑中的一者為高通調(diào)制路徑，且其中所述第一和第二調(diào)制路徑中的另一者為低通調(diào)制路徑。
13.根據(jù)權利要求12所述的設備，其中所述DPLL包含自適應按比例縮放單元，其操作以為所述高通調(diào)制路徑提供可變增益以與所述低通調(diào)制路徑的增益匹配。
14.根據(jù)權利要求13所述的設備，其中所述自適應按比例縮放單元基于施加到所述高通和低通調(diào)制路徑的調(diào)制信號和所述DPLL中的相位誤差信號確定所述可變增益。
15.根據(jù)權利要求12所述的設備，其中所述高通調(diào)制路徑包含操作以按比例縮放調(diào)制信號且提供經(jīng)按比例縮放的調(diào)制信號的按比例縮放單元，且其中所述低通調(diào)制路徑包含操作以接收所述調(diào)制信號且提供用以改變所述DPLL中的分頻器因數(shù)的輸出信號的Σ調(diào)制器。
16.根據(jù)權利要求12所述的設備，其中所述高通調(diào)制路徑包含操作以按比例縮放調(diào)制信號且提供經(jīng)按比例縮放的調(diào)制信號的按比例縮放單元，且其中所述低通調(diào)制路徑包含操作以累積所述調(diào)制信號且提供調(diào)制相位信號的累積器。
17.根據(jù)權利要求1所述的設備，其中所述設備為集成電路。
18.根據(jù)權利要求1所述的設備，其中所述設備為無線通信裝置。
19.一種設備，其包含處理器，其操作以執(zhí)行經(jīng)由數(shù)字鎖相回路(DPLL)的第一和第二調(diào)制路徑的兩點調(diào)制且自適應地調(diào)整所述第一調(diào)制路徑的延遲以與所述第二調(diào)制路徑的延遲匹配。
20.一種方法，其包含將調(diào)制信號施加到支持兩點調(diào)制的數(shù)字鎖相回路(DPLL)的第一調(diào)制路徑；將所述調(diào)制信號施加到所述DPLL的第二調(diào)制路徑；以及自適應地調(diào)整所述第一調(diào)制路徑的延遲以與所述第二調(diào)制路徑的延遲匹配。
21.根據(jù)權利要求20所述的方法，其中所述自適應地調(diào)整所述第一調(diào)制路徑的延遲包含基于所述調(diào)制信號和所述DPLL中的相位誤差信號確定所述第一調(diào)制路徑的可變延遲。
22.根據(jù)權利要求21所述的方法，其中所述確定所述可變延遲包含基于所述相位誤差信號、所述調(diào)制信號的正負號和自適應步長確定延遲更新值，以及用所述延遲更新值更新所述可變延遲。
23.根據(jù)權利要求21所述的方法，其中所述自適應地調(diào)整所述第一調(diào)制路徑的延遲包含通過內(nèi)插提供所述可變延遲的分數(shù)部分，所述分數(shù)部分處于-1樣本周期與+1樣本周期之間。
24.根據(jù)權利要求21所述的方法，其中所述自適應地調(diào)整所述第一調(diào)制路徑的延遲包含通過可編程延遲單元提供所述可變延遲的整數(shù)部分，所述整數(shù)部分包含整數(shù)數(shù)目個樣本周期。
25.根據(jù)權利要求20所述的方法，其進一步包含自適應地調(diào)整高通調(diào)制路徑的增益以與低通調(diào)制路徑的增益匹配，其中所述第一和第二調(diào)制路徑中的一者為所述高通調(diào)制路徑，且其中所述第一和第二調(diào)制路徑中的另一者為所述低通調(diào)制路徑。
26.一種設備，其包含用于將調(diào)制信號施加到支持兩點調(diào)制的數(shù)字鎖相回路(DPLL)的第一調(diào)制路徑的裝置；用于將所述調(diào)制信號施加到所述DPLL的第二調(diào)制路徑的裝置；以及用于自適應地調(diào)整所述第一調(diào)制路徑的延遲以與所述第二調(diào)制路徑的延遲匹配的裝置。
27.根據(jù)權利要求26所述的設備，其中所述用于自適應地調(diào)整所述第一調(diào)制路徑的延遲的裝置包含用于基于所述調(diào)制信號和所述DPLL中的相位誤差信號確定所述第一調(diào)制路徑的可變延遲的裝置。
28.根據(jù)權利要求27所述的設備，其中所述用于自適應地調(diào)整所述第一調(diào)制路徑的延遲的裝置包含用于通過內(nèi)插提供所述可變延遲的分數(shù)部分的裝置，所述分數(shù)部分處于-1樣本周期與+1樣本周期之間。
29.根據(jù)權利要求26所述的設備，其進一步包含用于自適應地調(diào)整高通調(diào)制路徑的增益以與低通調(diào)制路徑的增益匹配的裝置，其中所述第一和第二調(diào)制路徑中的一者為所述高通調(diào)制路徑，且其中所述第一和第二調(diào)制路徑中的另一者為所述低通調(diào)制路徑。
30.一種計算機程序產(chǎn)品，其包含計算機可讀媒體，其包含用于致使至少一個計算機將調(diào)制信號施加到支持兩點調(diào)制的數(shù)字鎖相回路(DPLL)的第一調(diào)制路徑的代碼；用于致使所述至少一個計算機將所述調(diào)制信號施加到所述DPLL的第二調(diào)制路徑的代碼；以及用于致使所述至少一個計算機自適應地調(diào)整所述第一調(diào)制路徑的延遲以與所述第二調(diào)制路徑的延遲匹配的代碼。
全文摘要
本發(fā)明描述一種支持兩點調(diào)制具有自適應延遲匹配的數(shù)字鎖相回路(DPLL)。所述DPLL包括分別支持振蕩器的頻率和/或相位的寬帶和窄帶調(diào)制的高通調(diào)制路徑和低通調(diào)制路徑。所述DPLL可自適應地調(diào)整一個調(diào)制路徑的延遲以與另一調(diào)制路徑的延遲匹配。在一個設計中，所述DPLL包括自適應延遲單元，其為所述兩個調(diào)制路徑中的一者提供可變延遲。在所述自適應延遲單元內(nèi)，延遲計算單元基于施加到所述兩個調(diào)制路徑的調(diào)制信號和所述DPLL中的相位誤差信號確定所述可變延遲。內(nèi)插器提供所述可變延遲的分數(shù)部分，且可編程延遲單元提供所述可變延遲的整數(shù)部分。
文檔編號H03C3/09GK102273066SQ200980153932
公開日2011年12月7日 申請日期2009年12月9日 優(yōu)先權日2008年12月9日
發(fā)明者丹尼爾·F·菲利波維奇, 加里·約翰·巴蘭坦, 耿吉峰 申請人:高通股份有限公司