專利名稱：用于性能監(jiān)視的關(guān)鍵路徑電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字集成電路，并且具體地說，涉及在數(shù)字電路中的計(jì)時(shí)差錯(cuò)探測(cè)。
背景技術(shù)：
在最近幾年，電路設(shè)計(jì)者已經(jīng)調(diào)查了用來預(yù)測(cè)在集成電路(IC)中的失效的各種手段。一種這樣的手段稱作關(guān)鍵路徑性能監(jiān)視。在傳統(tǒng)關(guān)鍵路徑性能監(jiān)視中，電路設(shè)計(jì)者識(shí)別一條或多條信號(hào)路徑，這些信號(hào)路徑認(rèn)為對(duì)于集成電路的適當(dāng)操作是關(guān)鍵的(稱作“關(guān)鍵路徑”或“關(guān)鍵數(shù)據(jù)路徑”)，通常是具有最大延遲的路徑。對(duì)于在關(guān)鍵路徑內(nèi)的給定電路元件，設(shè)計(jì)者還相對(duì)于時(shí)鐘信號(hào)轉(zhuǎn)換識(shí)別目標(biāo)計(jì)時(shí)裕度，即一時(shí)間段，在該時(shí)間段之前，數(shù)據(jù)信號(hào)轉(zhuǎn)換應(yīng)該到達(dá)電路元件。計(jì)時(shí)監(jiān)視器電路(或“老化傳感器”)提供在集成電路上， 以監(jiān)視在每條關(guān)鍵路徑中信號(hào)的計(jì)時(shí)。由于集成電路隨時(shí)間老化，所以在每條關(guān)鍵路徑中信號(hào)的實(shí)際計(jì)時(shí)趨于退化。當(dāng)計(jì)時(shí)監(jiān)視器電路確定在關(guān)鍵路徑中的信號(hào)的實(shí)際計(jì)時(shí)裕度小于目標(biāo)計(jì)時(shí)裕度時(shí)，人們可以預(yù)期電路失效可能發(fā)生，并且集成電路可以采取步驟以自校正，例如通過調(diào)整時(shí)鐘頻率、電壓供給、或甚至在集成電路中的晶體管的本體偏壓。見例如 Neil Savage 的“Intel and ARM are Exploring Self-Correction Schemes to Boost Processor Performance and Cut Power", Spectrum Online，2008 年 2 月，http://www. spectrum, ieee. org/feb08/5975,禾口 Mridul Agarwal 等的"Circuit Failure Prediction and its application to Transistor Aging，，, 25th IEEE VLSI Test Symposium, 2007 年 5月6-10日，pp. 277486，它們的每一個(gè)由此通過參考全部包括。圖1是集成電路100的方塊圖，該集成電路100包括關(guān)鍵路徑102和由Agarwal 等描述的計(jì)時(shí)監(jiān)視器電路110。關(guān)鍵路徑102包括電路元件104、106。計(jì)時(shí)監(jiān)視器電路110 包括(i)D型觸發(fā)器118，插入在關(guān)鍵路徑102中在電路元件104之后并且在電路元件106 之前；(ii)延遲元件114，具有與沿關(guān)鍵路徑102的這個(gè)位置的目標(biāo)計(jì)時(shí)裕度相等的延遲值Te，并且連接到第一電路元件104的輸出；(iii)另一個(gè)D型觸發(fā)器116，連接到延遲元件 114的輸出；及(iv)異或O(OR)邏輯門122，連接到觸發(fā)器118、116的輸出。依據(jù)用途，延遲值Te將典型地在從幾百皮秒至幾納秒的范圍中。計(jì)時(shí)監(jiān)視器電路110通過如下而工作 將在電路元件104的輸出處出現(xiàn)的信號(hào)112的拷貝延遲延遲值Te，將延遲的信號(hào)鎖存在觸發(fā)器116處，及將經(jīng)XOR邏輯門122來自觸發(fā)器116的輸出與在觸發(fā)器118的輸出處出現(xiàn)的輸出信號(hào)120相比較。然后將來自XOR邏輯門122的輸出信號(hào)1 鎖存到計(jì)時(shí)失效指示器寄存器1 中，該計(jì)時(shí)失效指示器寄存器IM產(chǎn)生輸出信號(hào)128。輸出信號(hào)1 然后通到控制器，該控制器可以基于輸出信號(hào)128，或者調(diào)整時(shí)鐘速率，或者調(diào)整集成電路的供給電壓。作為第一例，假定信號(hào)112包括從邏輯值0到邏輯值1的數(shù)據(jù)轉(zhuǎn)換，并且觸發(fā)器 116的建立時(shí)間剛好滿足(即，具有零計(jì)時(shí)裕度)，那么邏輯值1將借助于時(shí)鐘CL成功地鎖存到觸發(fā)器116中。由于0到1轉(zhuǎn)換相對(duì)于時(shí)鐘CL將在某一較早時(shí)間到達(dá)觸發(fā)器118的輸入D，所以觸發(fā)器118也將成功地鎖住邏輯值1。XOR計(jì)時(shí)失效指示器寄存器1 將具有
5邏輯值0，因?yàn)閮蓚€(gè)觸發(fā)器都具有相同的輸出值。這個(gè)邏輯值0指示，在關(guān)鍵路徑中的觸發(fā)器118至少按由延遲值Te設(shè)置的目標(biāo)時(shí)間裕度滿足其建立時(shí)間。作為第二例，在信號(hào)112中的0到1數(shù)據(jù)轉(zhuǎn)換比以上例子出現(xiàn)得晚一段短時(shí)間(例如，由于在關(guān)鍵路徑102中在信號(hào)112上游的電路元件的老化)的場(chǎng)合，觸發(fā)器118可能借助于時(shí)鐘CL成功地鎖住邏輯值1，而觸發(fā)器116由于延遲值Te鎖住在邏輯值0。XOR計(jì)時(shí)失效指示器寄存器126現(xiàn)在將具有邏輯值1，指示建立違反已經(jīng)發(fā)生在觸發(fā)器116中，并且觸發(fā)器118具有比延遲值Te小的建立裕度。這樣，計(jì)時(shí)失效將較可能發(fā)生，例如隨著電路繼續(xù)老化然而，在某些情況下，計(jì)時(shí)監(jiān)視器電路110可能給出滿足關(guān)鍵路徑102的計(jì)時(shí)的錯(cuò)誤指示，即使建立違反可能發(fā)生。具體地說，如果0到1轉(zhuǎn)換出現(xiàn)得比在以上第二例中晚， 則觸發(fā)器116、118可能都經(jīng)歷建立違反，并且錯(cuò)誤地鎖住邏輯值0。在這種情況下，XOR計(jì)時(shí)失效指示器寄存器126將錯(cuò)誤地示出邏輯值0，因?yàn)樗荒芴綔y(cè)在兩個(gè)觸發(fā)器中建立違反的情形。除給出虛假否定的這種敏感性外，計(jì)時(shí)監(jiān)視器電路110具有幾個(gè)其它缺點(diǎn)。首先， 因?yàn)橹皇褂靡粋€(gè)延遲元件114，所以只能按該元件的延遲值Te的分辨率識(shí)別計(jì)時(shí)問題。第二，為了使計(jì)時(shí)監(jiān)視器電路110測(cè)試關(guān)鍵路徑102的計(jì)時(shí)，某一小量的數(shù)據(jù)活動(dòng)必須出現(xiàn)在關(guān)鍵路徑102中，以便在信號(hào)112中引起足夠的數(shù)據(jù)轉(zhuǎn)換而產(chǎn)生計(jì)時(shí)失效(或成功)指示。如果在關(guān)鍵路徑102中有很小數(shù)據(jù)活動(dòng)，那么在關(guān)鍵路徑102中的延遲(例如，由于老化)可能發(fā)生，但由計(jì)時(shí)監(jiān)視器電路110未探測(cè)到。第三，計(jì)時(shí)監(jiān)視器電路典型地僅在已經(jīng)完成集成電路的物理設(shè)計(jì)和靜態(tài)計(jì)時(shí)分析 (包括關(guān)鍵路徑的識(shí)別)之后，才添加到集成電路。然而，當(dāng)在計(jì)時(shí)監(jiān)視器電路110中的觸發(fā)器118插入到關(guān)鍵路徑102中時(shí)，關(guān)鍵路徑102的計(jì)時(shí)和負(fù)載都受到影響。這樣，電路負(fù)載和計(jì)時(shí)分析可能在放置計(jì)時(shí)監(jiān)視器電路110之后需要重復(fù)，并且物理設(shè)計(jì)可能必須變化，以容納計(jì)時(shí)監(jiān)視器電路110。這樣的變化對(duì)集成電路的設(shè)計(jì)方案可能具有顯著影響。

發(fā)明內(nèi)容
在現(xiàn)有技術(shù)中的問題按照本發(fā)明的原理由一種改進(jìn)的計(jì)時(shí)監(jiān)視器電路解決，該計(jì)時(shí)監(jiān)視器電路放置在集成電路中在待被監(jiān)視的關(guān)鍵路徑附近的區(qū)域中。因而，在一個(gè)實(shí)施例中，本發(fā)明是一種集成電路，該集成電路具有用來監(jiān)視在集成電路中的關(guān)鍵路徑中的計(jì)時(shí)的監(jiān)視器電路。關(guān)鍵路徑具有目標(biāo)計(jì)時(shí)裕度。監(jiān)視器電路包括第一移位寄存器，該第一移位寄存器具有輸入和輸出，并且具有將延遲值施加到接收的信號(hào)上的延遲電路。監(jiān)視器電路還包括第二移位寄存器，該第二移位寄存器具有輸入和輸出， 其中，第一和第二移位寄存器的輸入連接在一起，以形成能夠接收輸入信號(hào)的信號(hào)輸入節(jié)點(diǎn)。監(jiān)視器電路也包括邏輯電路，該邏輯電路具有輸出和至少兩個(gè)輸入，每個(gè)輸入連接到第一和第二移位寄存器的輸出的對(duì)應(yīng)一個(gè)上。邏輯電路的輸出指示是否滿足目標(biāo)計(jì)時(shí)裕度。在另一個(gè)實(shí)施例中，本發(fā)明是一種用來監(jiān)視在集成電路中的關(guān)鍵路徑中的計(jì)時(shí)的設(shè)備。關(guān)鍵路徑具有目標(biāo)計(jì)時(shí)裕度。設(shè)備包括(a)用來將輸入信號(hào)分裂成第一路徑和第二路徑的裝置，該第一路徑包括第一移位寄存器，該第二路徑包括第二移位寄存器；(b)用來將在第一路徑中的輸入信號(hào)延遲第一延遲的裝置；(C)用來將在第二路徑中的輸入信號(hào)與在第一路徑中的延遲的輸入信號(hào)相比較的裝置；及(d)用來基于比較產(chǎn)生輸出的裝置， 該輸出指示是否滿足目標(biāo)計(jì)時(shí)裕度。在又一個(gè)實(shí)施例中，本發(fā)明是一種用來監(jiān)視在集成電路中的關(guān)鍵路徑中的計(jì)時(shí)的方法。關(guān)鍵路徑具有目標(biāo)計(jì)時(shí)裕度。輸入信號(hào)被分裂成第一路徑和第二路徑，該第一路徑包括第一移位寄存器，該第二路徑包括第二移位寄存器。在第一路徑中的輸入信號(hào)被延遲第一延遲。將在第二路徑中的輸入信號(hào)與在第一路徑中的延遲的輸入信號(hào)相比較。最后， 基于比較產(chǎn)生輸出，該輸出指示是否滿足目標(biāo)計(jì)時(shí)裕度。


本發(fā)明的其它方面、特征、及優(yōu)點(diǎn)由如下詳細(xì)描述、附屬權(quán)利要求書、及附圖將變得更徹底地明白，在附圖中，類似附圖標(biāo)記標(biāo)識(shí)相似或相同元素。圖1是現(xiàn)有技術(shù)計(jì)時(shí)監(jiān)視器電路的示意方塊圖。圖2是按照本發(fā)明實(shí)施例的計(jì)時(shí)監(jiān)視器電路的示意方塊圖。圖3是按照本發(fā)明另一個(gè)實(shí)施例的計(jì)時(shí)監(jiān)視器電路的示意方塊圖，該計(jì)時(shí)監(jiān)視器電路包括精密延遲探測(cè)器。圖4是圖3的精密延遲探測(cè)器的實(shí)施例的詳細(xì)方塊圖。圖5-7是計(jì)時(shí)圖，表明在圖3中表示的計(jì)時(shí)監(jiān)視器電路的工作，該計(jì)時(shí)監(jiān)視器電路具有在圖4中表示的精密延遲探測(cè)器。
具體實(shí)施例方式圖2描繪集成電路200，該集成電路200包括按照本發(fā)明一個(gè)實(shí)施例的計(jì)時(shí)監(jiān)視器電路210。計(jì)時(shí)監(jiān)視器電路210優(yōu)選地放置成足夠地靠近具有電路元件204和206的關(guān)鍵路徑202，從而計(jì)時(shí)監(jiān)視器電路210經(jīng)歷與在關(guān)鍵路徑202中的電路元件相同的過程、電壓、溫度、及老化效應(yīng)。與以上關(guān)于圖1討論的計(jì)時(shí)監(jiān)視器電路110相反，圖1的計(jì)時(shí)監(jiān)視器電路110位于關(guān)鍵路徑102內(nèi)并且連接到其上，計(jì)時(shí)監(jiān)視器電路210優(yōu)選地大體獨(dú)立于關(guān)鍵路徑202 (即，沒有與關(guān)鍵路徑202共用的部件，并且除時(shí)鐘CL之外不依賴于穿過關(guān)鍵路徑202的信號(hào)，該時(shí)鐘CL可以由計(jì)時(shí)監(jiān)視器電路210和關(guān)鍵路徑202共享)。計(jì)時(shí)監(jiān)視器電路210包括(i)第一移位寄存器230，由D型觸發(fā)器232和234形成；和(ii)第二移位寄存器M0，由D型觸發(fā)器242和248形成。第二移位寄存器240還包括延遲元件對(duì)4，該延遲元件244提供延遲值TDELAY。延遲值Tdelay的設(shè)計(jì)值優(yōu)選地與預(yù)定時(shí)間段相等，該預(yù)定時(shí)間段是在關(guān)鍵路徑202中的電路元件206的目標(biāo)計(jì)時(shí)裕度的函數(shù)。例如，預(yù)定時(shí)間段可以是約一個(gè)時(shí)鐘周期減目標(biāo)計(jì)時(shí)裕度。然而，隨時(shí)間，實(shí)際延遲值Tdelay可能增大，例如由于老化效應(yīng)。移位寄存器230和240的輸出連接到XOR邏輯門沈0的輸入，并且XOR邏輯門260 的輸出連接到觸發(fā)器270，該觸發(fā)器270產(chǎn)生通到計(jì)時(shí)失效指示器觀0的計(jì)時(shí)失效指示器信號(hào)。計(jì)時(shí)監(jiān)視器電路210還可以包括啟用/禁用電路四0，該啟用/禁用電路四0只有當(dāng)它接收到啟用信號(hào)EN時(shí)，才將時(shí)鐘信號(hào)CL通到在電路中的其它元件。啟用/禁用電路 290可以如圖2所示實(shí)施成AND (與)邏輯門，或者作為替代，實(shí)施成NAND (與非)、N0R(或非)、OR(或)、或M)R(異或)邏輯門(具有啟用信號(hào)EN的適當(dāng)極性)。
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計(jì)時(shí)監(jiān)視器電路210還可以包括產(chǎn)生信號(hào)224的脈沖發(fā)生器220，該信號(hào)2 用作要輸入到移位寄存器230 J40的“測(cè)試數(shù)據(jù)”信號(hào)。在圖2中表示的實(shí)施例中，脈沖發(fā)生器220是構(gòu)造成由時(shí)鐘CL驅(qū)動(dòng)的二分(divide-by-2)電路(即，使其NOT-Q輸出連接到其 D輸入)，盡管可以采用其它適當(dāng)脈沖發(fā)生器。在圖2中表示的實(shí)施例中，對(duì)于每?jī)蓚€(gè)時(shí)鐘循環(huán)，觸發(fā)器222在其NOT-Q輸出處產(chǎn)生一個(gè)輸出脈沖。在觸發(fā)器222的NOT-Q輸出處的信號(hào)然后被分裂，并且輸入到觸發(fā)器232和M2的D輸入。作為替代，觸發(fā)器222的Q輸出 (而不是NOT-Q輸出)可以用來驅(qū)動(dòng)觸發(fā)器232和242的D輸入。對(duì)于時(shí)鐘CL的給定上升沿，在信號(hào)2M中的數(shù)據(jù)轉(zhuǎn)換(例如，0到1)鎖存到觸發(fā)器232和M2中。在時(shí)鐘CL的下個(gè)上升沿上，數(shù)據(jù)轉(zhuǎn)換將被鎖存到在未延遲的移位寄存器 230中的觸發(fā)器234中。如果在延遲元件對(duì)4中的實(shí)際延遲值Tdelay不超過預(yù)定時(shí)間段加目標(biāo)計(jì)時(shí)裕度(例如，實(shí)際延遲值Tdeuy不超過約一個(gè)時(shí)鐘周期)，那么將不違反觸發(fā)器248 的建立時(shí)間，并且在延遲的移位寄存器240中的觸發(fā)器248將正確地鎖存住同一數(shù)據(jù)轉(zhuǎn)換。 XOR邏輯門260將在其輸出處相應(yīng)地產(chǎn)生邏輯值0，指示在包括觸發(fā)器M2、延遲元件M4、 及觸發(fā)器248的測(cè)試數(shù)據(jù)路徑中的計(jì)時(shí)滿足設(shè)計(jì)極限。因?yàn)榘ㄓ|發(fā)器對(duì)2、延遲元件對(duì)4、 及觸發(fā)器M8的測(cè)試數(shù)據(jù)路徑放置成足夠地靠近關(guān)鍵路徑202，從而在兩條路徑中的元件經(jīng)歷相同過程、電壓、溫度、及老化效應(yīng)，所以在XOR邏輯門260的輸出處的邏輯值0假定指示在關(guān)鍵路徑202中的計(jì)時(shí)也滿足設(shè)計(jì)極限。另一方面，如果過程、電壓、溫度和/或老化效應(yīng)已經(jīng)使實(shí)際延遲值Tdelay超過預(yù)定時(shí)間段加目標(biāo)計(jì)時(shí)裕度(例如，實(shí)際延遲值Tdelay超過約一個(gè)時(shí)鐘周期)，那么將不再滿足目標(biāo)計(jì)時(shí)裕度。在未延遲的移位寄存器230中的觸發(fā)器234將正確地鎖存住數(shù)據(jù)轉(zhuǎn)換值(例如，邏輯值1)，但在延遲的移位寄存器MO中的觸發(fā)器248將鎖存住錯(cuò)誤數(shù)據(jù)轉(zhuǎn)換值(例如，0)。在這種情況下，XOR邏輯門260將在其輸出處產(chǎn)生邏輯值1，建議已經(jīng)不滿足在關(guān)鍵路徑202中的計(jì)時(shí)。觸發(fā)器270又將產(chǎn)生計(jì)時(shí)失效指示器信號(hào)，該計(jì)時(shí)失效指示器信號(hào)通到計(jì)時(shí)失效指示器觀0。在實(shí)際中，延遲元件244在設(shè)計(jì)過程期間優(yōu)選地從標(biāo)準(zhǔn)延遲電路(包括例如電路宏)的預(yù)定集中選擇。標(biāo)準(zhǔn)延遲電路可以基于待被監(jiān)視的具體目標(biāo)計(jì)時(shí)裕度，提供與時(shí)鐘周期的各個(gè)部分相對(duì)應(yīng)的傳播延遲，該具體目標(biāo)計(jì)時(shí)裕度可以在計(jì)劃的開始處設(shè)置。標(biāo)準(zhǔn)延遲電路優(yōu)選地包含標(biāo)準(zhǔn)單元，這些標(biāo)準(zhǔn)單元具有與待被監(jiān)視的集成電路的關(guān)鍵路徑密切并行的高、標(biāo)準(zhǔn)、及低閾值電壓值的混合。而且，延遲元件244可以是可調(diào)整延遲元件，從而計(jì)時(shí)監(jiān)視器電路210在集成電路200的操作期間可以容納一個(gè)范圍的時(shí)鐘頻率。計(jì)時(shí)監(jiān)視器電路210具有優(yōu)于圖1的現(xiàn)有技術(shù)計(jì)時(shí)監(jiān)視器電路110的多個(gè)優(yōu)點(diǎn)。 首先，計(jì)時(shí)監(jiān)視器電路210可以在進(jìn)行最終統(tǒng)計(jì)計(jì)時(shí)分析之前，良好地插入在物理設(shè)計(jì)中。 可以進(jìn)行在集成電路上的各個(gè)關(guān)鍵位置中的多個(gè)放置，而沒有對(duì)于關(guān)鍵路徑的任何額外負(fù)載的添加，并且計(jì)時(shí)監(jiān)視器電路210的每例在僅一個(gè)額外邏輯門的時(shí)鐘信號(hào)上有另外的負(fù)載。結(jié)果，計(jì)時(shí)監(jiān)視器電路210對(duì)于集成電路的統(tǒng)計(jì)計(jì)時(shí)分析或最終物理設(shè)計(jì)具有最小影響。第二，計(jì)時(shí)監(jiān)視器電路210對(duì)于以上關(guān)于計(jì)時(shí)監(jiān)視器電路110討論的虛假否定問題不敏感，因?yàn)橛|發(fā)器234將始終鎖存正確數(shù)據(jù)。第三，計(jì)時(shí)監(jiān)視器電路210不依賴于集成電路提供數(shù)據(jù)轉(zhuǎn)換以測(cè)試監(jiān)視的關(guān)鍵路徑。而是，脈沖發(fā)生器220提供通過計(jì)時(shí)監(jiān)視器電路210的大量數(shù)據(jù)轉(zhuǎn)換，從而頻繁地測(cè)試監(jiān)視的關(guān)鍵路徑，盡管是間接地。第四，因?yàn)閱⒂?禁用電路290接收時(shí)鐘信號(hào)CL，并且將它分配給在計(jì)時(shí)監(jiān)視器電路210中的剩余電路元件，將計(jì)時(shí)監(jiān)視器電路210添加到集成電路上僅將單個(gè)門添加到集成電路時(shí)鐘負(fù)載上。圖3描繪按照本發(fā)明另一個(gè)實(shí)施例的計(jì)時(shí)監(jiān)視器電路310。在圖3中的計(jì)時(shí)監(jiān)視器電路310與圖2的計(jì)時(shí)監(jiān)視器電路210相似，使類似元件使用具有相同最后兩位的標(biāo)號(hào)標(biāo)識(shí)，不同之處在于，在計(jì)時(shí)監(jiān)視器電路310中，粗略延遲元件344和連接到精密延遲輸出寄存器350上的精密延遲探測(cè)器電路；346已經(jīng)代替在圖2中的延遲元件對(duì)4。粗略延遲元件344的延遲值選擇成大約與由延遲元件244提供的大體部分相同， 而與精密延遲探測(cè)器346相關(guān)聯(lián)的延遲值選擇成是由延遲元件244提供的延遲值的剩余部分。這樣，在圖2中的計(jì)時(shí)監(jiān)視器電路210中的觸發(fā)器242和248之間和在圖3中的計(jì)時(shí)監(jiān)視器電路310中的觸發(fā)器342和348之間的總路徑延遲值近似相同。精密延遲探測(cè)器346 優(yōu)選地適于(i)按預(yù)定分辨率，將粗略延遲元件344的實(shí)際延遲與預(yù)定時(shí)間段(該預(yù)定時(shí)間段是目標(biāo)計(jì)時(shí)裕度的函數(shù)，如以上討論的那樣)相比較；和(ii)基于結(jié)果產(chǎn)生探測(cè)器輸出信號(hào)，該探測(cè)器輸出信號(hào)與在計(jì)時(shí)監(jiān)視器電路310中的實(shí)際計(jì)時(shí)裕度相對(duì)應(yīng)。探測(cè)器輸出信號(hào)然后通到精密延遲探測(cè)器寄存器350。在優(yōu)選實(shí)施例中，精密延遲探測(cè)器346適于， 不僅探測(cè)與粗略延遲元件344相關(guān)聯(lián)的實(shí)際延遲量的增大，而且也探測(cè)這樣的延遲量的減小。在這樣做時(shí)，精密延遲探測(cè)器346也能夠評(píng)估在計(jì)時(shí)監(jiān)視器電路310中的實(shí)際計(jì)時(shí)裕度的增大和減小。圖4描繪圖3的精密延遲探測(cè)器電路346的示范實(shí)施例。如圖4所示，精密延遲探測(cè)器電路；346包括串聯(lián)連接的九個(gè)延遲線元件(DLEMoetl-^e8、九個(gè)觸發(fā)器如知-仙知、及八個(gè)XOR邏輯門404-402^到觸發(fā)器40、和到DLE 4060的輸入連接到信號(hào)TRIN，該信號(hào) TRin從在圖3中的粗略延遲元件344的輸出取得。來自DLE406q-4067的輸出分別連接到觸發(fā)器404q-4048的D輸入和DLE406q-40 的輸入。DLE 4068提供成使得DLE 4067的輸出負(fù)載與DLE406Q-40%的輸出負(fù)載相同。這樣，不使用來自DLE 40 的輸出。在這種配置中，輸入信號(hào)TRin沿由DLE 406Q-40 形成的延遲線向下傳播。DLE 4060-4068和觸發(fā)器404q-4048形成“溫度計(jì)”寄存器。在具有一組η個(gè)輸出位的溫度計(jì)寄存器中，第0至第i輸出位全部是高，而輸出位的其余部分(即，第i+Ι至第n-1輸出位)全部是低(或者反之亦然)。溫度計(jì)寄存器輸出位的值的轉(zhuǎn)換點(diǎn)(例如，從邏輯值1到邏輯值0) 指示，在當(dāng)時(shí)鐘信號(hào)CL到達(dá)觸發(fā)器404q-4048時(shí)的時(shí)刻，輸入信號(hào)TRin沿由DLE 4060-4068 形成的延遲線已經(jīng)向下傳播多遠(yuǎn)。來自觸發(fā)器404q-4048的依次對(duì)的Q輸出連接到XOR邏輯門402。-4027的相應(yīng)輸入上。XOR邏輯門402。-4027又分別產(chǎn)生輸出位Btl-B7，這些輸出位Btl-B7提供粗略延遲元件 344的實(shí)際延遲的測(cè)量。DLE 406^4068、觸發(fā)器如知-仙知、及XOR邏輯門402^-402,因而形成“一個(gè)熱”寄存器，在該“一個(gè)熱”寄存器中，只有一個(gè)輸出位是高(即“ 1”)，而其余是低 (即“0”)(或者反之亦然)。在輸出位Btl-B7內(nèi)的高輸出位的位置指示，在當(dāng)時(shí)鐘信號(hào)CL到達(dá)觸發(fā)器404q-4048時(shí)的時(shí)刻，輸入信號(hào)TRin沿由DLE 4060-4068形成的延遲線已經(jīng)向下傳播多遠(yuǎn)。
然后將輸出位Btl-B7存儲(chǔ)在精密延遲探測(cè)器寄存器350中，以便例如由IC計(jì)時(shí)控制器(未表示)使用。IC計(jì)時(shí)控制器然后可以使用由輸出位Btl-B7提供的計(jì)時(shí)信息，以例如基于計(jì)時(shí)信息調(diào)整集成電路時(shí)鐘的速率或電源電壓。例如，如果目標(biāo)計(jì)時(shí)裕度已經(jīng)滿足過大裕度，那么可以增大時(shí)鐘速率，而不用害怕在關(guān)鍵路徑202中產(chǎn)生計(jì)時(shí)差錯(cuò)。另一方面， 如果不滿足目標(biāo)計(jì)時(shí)裕度，則可以減小時(shí)鐘速率，以便改進(jìn)在關(guān)鍵路徑202中的計(jì)時(shí)。探測(cè)器電路346的輸出信號(hào)TRqut可以從來自DLE 4060-4068的輸出的任何一個(gè)連接到圖3的觸發(fā)器348的D輸入。在集成電路的設(shè)計(jì)期間，根據(jù)設(shè)計(jì)者希望探測(cè)到成功 (即，較早)或不成功(即，較晚)計(jì)時(shí)的程度，可以選擇用作用于輸出信號(hào)TRqut的連接的具體DLE輸出，如下面進(jìn)一步解釋的那樣。在圖4中表示的實(shí)施例中，例如，在DLE 406^3 輸出處直接取得輸出信號(hào)TRot。作為替代，來自DLE 406^-40 的輸出可以連接到9X1選擇開關(guān)(未表示)，并且來自選擇開關(guān)的輸出可以取作輸出信號(hào)TRoUT。選擇開關(guān)可以是有源門復(fù)用器、傳輸門 (Tgate)復(fù)用器、三穩(wěn)態(tài)緩沖器復(fù)用器、或其它適當(dāng)選擇開關(guān)或復(fù)用器。在這個(gè)替代實(shí)施例中，選擇開關(guān)可以基于例如來自計(jì)時(shí)控制器的控制信號(hào)，選擇來自DLE^etlIOh的輸出的任一個(gè)，以用作輸出信號(hào)TRot。參照分別由在圖5-7中表示的計(jì)時(shí)圖表明的如下三種情形，可以進(jìn)一步理解在圖 3中表示的計(jì)時(shí)監(jiān)視器電路310和在圖4中表示的精密延遲探測(cè)器電路346的操作。情形1 滿足目標(biāo)計(jì)時(shí)裕度而沒有過量裕度圖5表明情形1的計(jì)時(shí)，在該情形1下，滿足目標(biāo)計(jì)時(shí)裕度而沒有過量裕度。在情形1下，⑴從時(shí)鐘CL到觸發(fā)器342的輸出Q的延遲、(ii)通過粗略延遲元件344的延遲、 及(iii)通過精密延遲探測(cè)器346的延遲(例如，信號(hào)TRin行進(jìn)到信號(hào)TRott的時(shí)間)的總和的設(shè)計(jì)值選擇成，與大約一個(gè)時(shí)鐘周期相等(即，假定目標(biāo)計(jì)時(shí)裕度最小，從而很小或沒有空閑存在)。數(shù)據(jù)邏輯值1在時(shí)鐘CL的第一上升沿上被鎖存到在圖3中的觸發(fā)器332和342 中，如在圖5中的計(jì)時(shí)圖中的時(shí)刻、處所示。相應(yīng)地，觸發(fā)器332和342的Q輸出從邏輯值0轉(zhuǎn)換到邏輯值1。剛好在圖5中的時(shí)刻t2處時(shí)鐘CL的第二上升沿之前，通過設(shè)計(jì)，跨整個(gè)粗略延遲元件344和在精密延遲探測(cè)器346中的前兩個(gè)DLE40~和406i的輸出將觀察到0到1轉(zhuǎn)換。 在時(shí)鐘CL的第二上升沿(在時(shí)刻、處)，在最靠近TRin輸入的前兩個(gè)DLE( S卩，DLE 40 和 406!)的輸出處，將觀察到邏輯值1。七個(gè)剩余DLE 4062-40 的輸出將全部顯示邏輯值0。 時(shí)鐘CL的第二上升沿也將把邏輯值1寄存到在圖3中的觸發(fā)器334和348中，從而計(jì)時(shí)失效指示器380將最終寄存邏輯值0，指示已經(jīng)滿足計(jì)時(shí)約束條件。時(shí)鐘CL的第二上升沿也將把邏輯值1寄存到觸發(fā)器40^-404中，并且把邏輯值0寄存到在圖4中的觸發(fā)器4043-4048中。相應(yīng)地，由XOR邏輯門402。-4027輸出的位值 B
將分別具有邏輯值{00100000}。邏輯值1的化位值指示，在時(shí)鐘CL的第二上升沿的時(shí)刻處，0到1轉(zhuǎn)換發(fā)生在第三DLE (DLE 4062)內(nèi)。換句話說，到DLE 4062的輸入(以及來自DLE 406i的輸出)是邏輯值1，并且來自DLE 40 的輸出在時(shí)鐘CL的第二上升沿的時(shí)刻(時(shí)刻t2)處具有邏輯值0。在這種情況下，這些XOR輸出位值(B
= {0010 0000}) 指示，以最小可探測(cè)過量裕度滿足目標(biāo)計(jì)時(shí)裕度。
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情形2 滿足目標(biāo)計(jì)時(shí)裕度而具有顯著過量裕度圖6表明情形2的計(jì)時(shí)，在該情形2下，滿足目標(biāo)計(jì)時(shí)裕度而具有顯著過量裕度。 在情形2下，如在情形1下那樣，⑴從時(shí)鐘CL到觸發(fā)器342的輸出Q的延遲、(ii)通過粗略延遲元件344的延遲、及(iii)通過精密延遲探測(cè)器346的延遲的總和的設(shè)計(jì)值選擇成， 與大約一個(gè)時(shí)鐘周期相等(即，假定目標(biāo)計(jì)時(shí)裕度最小，從而很小或沒有空閑存在)。然而， 在情形2下，假定隨時(shí)間的時(shí)鐘分配減慢和/或數(shù)據(jù)路徑加速的組合已經(jīng)導(dǎo)致0到1轉(zhuǎn)換沿延遲線發(fā)生得遠(yuǎn)比原始設(shè)計(jì)的靠下。初始地，數(shù)據(jù)邏輯值1在時(shí)鐘CL的第一上升沿上被記錄到觸發(fā)器332和342中，如在圖6中的計(jì)時(shí)圖中的時(shí)刻、處所示。相應(yīng)地，觸發(fā)器332和342的Q輸出從邏輯值0轉(zhuǎn)換到邏輯值1。剛好在時(shí)刻t2處時(shí)鐘CL的第二上升沿之前，跨整個(gè)粗略延遲元件344和在精密延遲探測(cè)器電路346中的延遲線的前七個(gè)DLE 4060和40 的輸出觀察到0到1轉(zhuǎn)換。 在圖6中的時(shí)刻t2處，在時(shí)鐘CL的第二上升沿處，在最靠近輸入TRin的前七個(gè)DLE (即，DLE 4060和4066)的輸出處，將觀察到邏輯值1。剩余DLE 4067和40 的輸出將顯示邏輯值0。 時(shí)鐘CL的第二上升沿也將把邏輯值1寄存到在圖3中的觸發(fā)器334和348中，并且計(jì)時(shí)失效指示器380將最終寄存邏輯值0，指示滿足該計(jì)時(shí)約束條件。時(shí)鐘CL的第二上升沿也將把邏輯值1寄存到觸發(fā)器404^401中，并且把邏輯值 0寄存到在圖4中的觸發(fā)器4048中。相應(yīng)地，XOR輸出位值B
將分別具有值{0000 0001}。這里，邏輯值1的第八個(gè)位值$指示，在時(shí)鐘CL的第二上升沿的時(shí)刻(時(shí)刻t2)處， 0到1轉(zhuǎn)換發(fā)生在第八DLE 4067內(nèi)。換句話說，到DLE 4067的輸入(以及來自DLE 4066的輸出)是邏輯值1，而來自DLE 4067的輸出在時(shí)鐘CL的第二上升沿的時(shí)刻處具有邏輯值0。 這些XOR輸出位值表示，以最大可探測(cè)過量裕度滿足目標(biāo)計(jì)時(shí)裕度。在這種情況下，最大可探測(cè)過量裕度近似是五個(gè)DLE延遲。情形3 不滿足計(jì)時(shí)而具有建立違反圖7表明情形3，在該情形3下，不滿足目標(biāo)計(jì)時(shí)裕度，并且探測(cè)到建立違反。在情形3下，如在情形1和2下那樣，⑴從時(shí)鐘CL到觸發(fā)器342的輸出Q的延遲、(ii)通過粗略延遲元件344的延遲、及(iii)通過精密延遲探測(cè)器346的延遲的總和的初始值選擇成， 與大約一個(gè)時(shí)鐘周期相等(即，假定目標(biāo)計(jì)時(shí)裕度最小，從而很小或沒有空閑存在)。然而， 在情形3下，隨時(shí)間的時(shí)鐘分配加速和/或數(shù)據(jù)路徑減慢的組合已經(jīng)導(dǎo)致，0到1轉(zhuǎn)換沿延遲線向上發(fā)生得如此遠(yuǎn)，以至于超過目標(biāo)計(jì)時(shí)裕度，并且建立違反發(fā)生。在情形3下，在圖7中的時(shí)刻、處，邏輯值1在時(shí)鐘CL的第一上升沿上被記錄到觸發(fā)器332和342中。相應(yīng)地，觸發(fā)器332和342的Q輸出從邏輯值0轉(zhuǎn)換到邏輯值1。剛好在時(shí)刻t2處時(shí)鐘CL的第二上升沿之前，跨整個(gè)粗略延遲元件344和在延遲線的第一 DLE 4060的輸出處觀察到0到1轉(zhuǎn)換。在時(shí)刻t2處，在時(shí)鐘CL的第二上升沿處，在最靠近輸入 TRin的第一 DLE (即，DLE406。)的輸出處，將觀察到邏輯值1。八個(gè)剩余DLE 406r4068的輸出將都顯示邏輯0。時(shí)鐘CL的第二上升沿也將把邏輯值1寄存到在圖3中的未延遲的移位寄存器330中的觸發(fā)器334中。然而，時(shí)鐘CL的第二上升沿將把邏輯值0寄存到在圖3中的延遲的移位寄存器340的觸發(fā)器348中。作為結(jié)果，計(jì)時(shí)失效指示器380將最終寄存邏輯值1，指示計(jì)時(shí)失效已經(jīng)發(fā)生并且已經(jīng)不滿足目標(biāo)計(jì)時(shí)裕度。在時(shí)刻t2處的時(shí)鐘CL的第二上升沿也將把邏輯值1寄存到觸發(fā)器404^401中，并且把邏輯值0寄存到在圖4中的觸發(fā)器4042-4048中。相應(yīng)地，XOR輸出位值B
將分別具有值{0100 0000}。這里，邏輯值1的輸出位值B1指示，在時(shí)鐘CL的第二上升沿的時(shí)刻(時(shí)刻t2)處，0到1轉(zhuǎn)換發(fā)生在第二 DLE 406!內(nèi)。換句話說，在時(shí)鐘CL的第二上升沿的時(shí)刻處，到DLE 406!的輸入(和來自DLE 4060的輸出)具有邏輯值1，并且來自DLE 406i 的輸出具有邏輯值0。這些輸出位值B
表示，不滿足目標(biāo)計(jì)時(shí)裕度，并且近似一個(gè)DLE 延遲量級(jí)的建立違反已經(jīng)發(fā)生。圖3和4的實(shí)施例，像圖2的實(shí)施例，具有優(yōu)于現(xiàn)有技術(shù)的多個(gè)優(yōu)點(diǎn)。作為初始問題，圖3和4的實(shí)施例共享以上描述的圖2的優(yōu)點(diǎn)的全部。另外，圖3和4的實(shí)施例不僅提供是/否計(jì)時(shí)失效指示符，而且也提供實(shí)際計(jì)時(shí)裕度的數(shù)值測(cè)量(正的和負(fù)的)。而且，通過調(diào)整粗略延遲344和/或延遲線元件的數(shù)量和它們的對(duì)應(yīng)觸發(fā)器和XOR邏輯門，可以調(diào)整計(jì)時(shí)裕度測(cè)量的范圍。況且，通過在計(jì)時(shí)監(jiān)視器電路310的操作期間使粗略路徑延遲元件344是可調(diào)整的，可以容納一個(gè)范圍的時(shí)鐘頻率。最后，通過在精密延遲探測(cè)器電路346 中改變輸出TRot相對(duì)于DLE的位置，可管理正到負(fù)計(jì)時(shí)裕度測(cè)量能力的相對(duì)范圍。盡管在具有XOR邏輯門沈0、360的電路的背景中已經(jīng)描述了本發(fā)明，但使用其它類型的邏輯門，如非M)R(NXOR)門，也可實(shí)施本發(fā)明。另外，盡管在圖4中所示的精密延遲探測(cè)器電路346包括九個(gè)DLE 406。-4068、九個(gè)觸發(fā)器404q-4048及八個(gè)XOR邏輯門402。_4027，但在實(shí)際中，根據(jù)對(duì)于特定用途希望的精密延遲分辨率的量，可以使DLE、觸發(fā)器、及XOR邏輯門的量比在圖4中表示的那些大或小。而且，盡管在以上在圖2和3中描繪的實(shí)施例中，數(shù)據(jù)信號(hào)224、324由脈沖發(fā)生器 220、320產(chǎn)生，但應(yīng)該認(rèn)識(shí)到，脈沖發(fā)生器220的使用是可選的。因而，在本發(fā)明的一個(gè)實(shí)施例中，橫穿關(guān)鍵路徑202的數(shù)據(jù)信號(hào)(例如，來自電路元件204的輸出信號(hào))可以分裂，并且用作數(shù)據(jù)信號(hào)224，該數(shù)據(jù)信號(hào)2M輸入到觸發(fā)器232、242和/或332、342。本發(fā)明可以實(shí)施成基于數(shù)字(或模擬和數(shù)字的混合的)電路的過程，包括作為單個(gè)集成電路(如ASIC或FPGA)、多芯片模塊、單個(gè)卡、或多卡電路組的可能實(shí)施。如對(duì)于本領(lǐng)域的技術(shù)人員顯然的那樣，作為在軟件程序中的處理塊也可以實(shí)施電路元件的各種功能。這樣的軟件可以用在例如數(shù)字信號(hào)處理器、微控制器、或通用計(jì)算機(jī)中。也為了本說明書的目的，術(shù)語“couple(耦接)”、“C0Upling(耦接)”、 “coupled(耦接)”、“connect (連接)，，、“connecting(連接)”、或“connected(連接)”是指在技術(shù)中已知的或以后開發(fā)的任何方式，按照該方式，允許能量在兩個(gè)或更多個(gè)元件之間傳遞，并且想到一個(gè)或多個(gè)另外元件的插入，盡管不要求。相反，術(shù)語“直接耦接”、“直接連接”等等意味著這樣附加元件的缺少。信號(hào)和對(duì)應(yīng)節(jié)點(diǎn)或端口可以由相同名稱指示，并且為了這里的目的是可互換的。除非另外清晰地指出，每個(gè)數(shù)字值和范圍應(yīng)該解釋成是近似的，就像字詞“大約” 或“近似”在值或范圍的值前面。將進(jìn)一步理解，由本領(lǐng)域的技術(shù)人員可以進(jìn)行細(xì)節(jié)、材料、及零件布置的各種變化，而不脫離本發(fā)明的范圍，為了解釋本發(fā)明的性質(zhì)，已經(jīng)描述和表明了這些細(xì)節(jié)、材料、及零件布置。相反，本發(fā)明的范圍表達(dá)在如下權(quán)利要求書中。在圖2的移位寄存器240具有延遲元件244和圖3的移位寄存器340具有延遲元件344和346的背景中已經(jīng)描述了本發(fā)明。一般地，本發(fā)明的移位寄存器可借助于任何適當(dāng)電路實(shí)施，該電路將適當(dāng)延遲量添加到通過移位寄存器傳播的信號(hào)上。在權(quán)利要求書中附圖標(biāo)號(hào)和/或附圖標(biāo)記的使用打算識(shí)別要求保護(hù)主題的一個(gè)或多個(gè)可能實(shí)施例，以便促進(jìn)權(quán)利要求書的解釋。這樣的使用不一定解釋成將那些權(quán)利要求的范圍限于在對(duì)應(yīng)附圖中表示的實(shí)施例。應(yīng)該理解，這里敘述的示范方法的步驟不一定要求按描述的順序進(jìn)行，并且這樣的方法的步驟的順序應(yīng)該理解成僅僅是示范性的。同樣，附加步驟可以包括在這樣的方法中，并且在與本發(fā)明的各個(gè)實(shí)施例相一致的方法中，可以省略或組合某些步驟。盡管在如下方法權(quán)利要求書中的元素，如果有的話，按具有對(duì)應(yīng)標(biāo)號(hào)的特定順序講述，除非權(quán)利要求講述另外意味著用來實(shí)施這些元素的某些或全部的特定順序，這些元素不一定打算限于按該特定順序?qū)嵤＿@里對(duì)于“一個(gè)實(shí)施例”或“實(shí)施例”的參考是指，聯(lián)系實(shí)施例描述的特定特征、結(jié)構(gòu)、或特性可包括在本發(fā)明的至少一個(gè)實(shí)施例中。在本說明書中的各個(gè)地方短語“在一個(gè)實(shí)施例中”的出現(xiàn)未必都指同一實(shí)施例，分離或替代實(shí)施例也不一定相互排除其它實(shí)施例。 這同樣適用于術(shù)語“實(shí)施”。
權(quán)利要求
1.一種集成電路，具有用來監(jiān)視在集成電路中的關(guān)鍵路徑(例如，202)中的計(jì)時(shí)的監(jiān)視器電路(例如，210、310)，關(guān)鍵路徑具有目標(biāo)計(jì)時(shí)裕度，所述監(jiān)視器電路包括第一移位寄存器(例如，240、340)，具有輸入和輸出，第一移位寄存器包括將延遲值施加到接收的信號(hào)上的延遲電路(例如，244、344/346)；第二移位寄存器(例如，230、330)，具有輸入和輸出，其中，第一和第二移位寄存器的輸入連接在一起，以形成能夠接收輸入信號(hào)(例如，2M、3M)的信號(hào)輸入節(jié)點(diǎn)；及邏輯電路(例如，260、360)，具有輸出和至少兩個(gè)輸入，每個(gè)輸入連接到第一和第二移位寄存器的輸出的對(duì)應(yīng)一個(gè)，其中，邏輯電路的輸出指示是否滿足目標(biāo)計(jì)時(shí)裕度。
2.根據(jù)權(quán)利要求1所述的集成電路，其中如果延遲值小于預(yù)定時(shí)間段加目標(biāo)計(jì)時(shí)裕度，那么邏輯電路產(chǎn)生指示已經(jīng)滿足目標(biāo)計(jì)時(shí)裕度的輸出(例如，280、380)，并且如果延遲值大于預(yù)定時(shí)間段加目標(biāo)計(jì)時(shí)裕度，那么邏輯電路產(chǎn)生指示還未滿足目標(biāo)計(jì)時(shí)裕度的輸出(例如，280、380)。
3.根據(jù)權(quán)利要求2所述的集成電路，其中，如果輸入脈沖插入在信號(hào)輸入節(jié)點(diǎn)處，那么(i)第一移位寄存器在其輸出處產(chǎn)生第一脈沖； ( )第二移位寄存器在其輸出處產(chǎn)生第二脈沖；及(iii)只有第一脈沖與第二脈沖在時(shí)間方面分離比預(yù)定時(shí)間段加目標(biāo)計(jì)時(shí)裕度大的時(shí)間量時(shí)，邏輯電路才產(chǎn)生指示還未滿足目標(biāo)計(jì)時(shí)裕度的輸出。
4.根據(jù)權(quán)利要求1所述的集成電路，其中，邏輯電路是M)R邏輯門和NXOR邏輯門之一。
5.根據(jù)權(quán)利要求1所述的集成電路，還包括脈沖發(fā)生器(例如，220、320)，適于在連接到信號(hào)輸入節(jié)點(diǎn)的輸出處提供輸入信號(hào)。
6.根據(jù)權(quán)利要求1所述的集成電路，其中，監(jiān)視器電路(i)大體獨(dú)立于關(guān)鍵路徑；并且(ii)布置得足夠靠近在集成電路中待被監(jiān)視的關(guān)鍵路徑，從而還未滿足目標(biāo)計(jì)時(shí)裕度的指示表明在關(guān)鍵路徑中存在計(jì)時(shí)問題。
7.根據(jù)權(quán)利要求1所述的集成電路，其中 第一移位寄存器包括第一觸發(fā)器(例如，242、342)，具有輸出和連接到信號(hào)輸入節(jié)點(diǎn)的輸入； 延遲電路，連接到第一觸發(fā)器的輸出；及第二觸發(fā)器(例如，248、348)，具有連接到延遲電路的輸入；以及第二移位寄存器包括第三觸發(fā)器(例如，232、332)，具有輸出和連接到信號(hào)輸入節(jié)點(diǎn)的輸入；和第四觸發(fā)器(例如，234、334)，具有連接到第三觸發(fā)器的輸出的輸入。
8.根據(jù)權(quán)利要求7所述的集成電路，其中，延遲電路包括 粗略延遲元件(例如，344)，適于提供粗略延遲值；和精密延遲探測(cè)器電路(例如，346)，適于基于粗略延遲值產(chǎn)生指示滿足目標(biāo)計(jì)時(shí)裕度的程度的輸出信號(hào)。
9.根據(jù)權(quán)利要求8所述的集成電路，其中，精密延遲探測(cè)器電路包括延遲線，具有輸入和串聯(lián)連接的多個(gè)延遲線元件(例如，406^-40 ),每個(gè)延遲線元件具有輸入和輸出。
10.根據(jù)權(quán)利要求9所述的集成電路，其中，精密延遲探測(cè)器電路還包括多個(gè)觸發(fā)器(例如，40^-404^,—個(gè)或多個(gè)觸發(fā)器具有輸入和輸出，每一個(gè)觸發(fā)器的輸入連接到對(duì)應(yīng)延遲線元件的輸入，其中多個(gè)觸發(fā)器的輸出指示滿足目標(biāo)計(jì)時(shí)裕度的程度。
11.根據(jù)權(quán)利要求10所述的集成電路，其中，精密延遲探測(cè)器電路還包括多個(gè)邏輯門(例如，402。-4027)，每個(gè)邏輯門具有至少兩個(gè)輸入，這兩個(gè)輸入分別連接到在沿延遲線串聯(lián)的多個(gè)觸發(fā)器中的對(duì)應(yīng)相鄰觸發(fā)器對(duì)的輸出，其中至少一個(gè)邏輯門的輸出指示滿足目標(biāo)計(jì)時(shí)裕度的程度。
12.—種用來監(jiān)視在集成電路中的關(guān)鍵路徑中的計(jì)時(shí)的方法，關(guān)鍵路徑具有目標(biāo)計(jì)時(shí)裕度，所述方法包括(a)將輸入信號(hào)分裂成第一路徑和第二路徑，所述第一路徑包括第一移位寄存器(例如，240、340)，所述第二路徑包括第二移位寄存器(例如，230、330)；(b)將在第一路徑中的輸入信號(hào)延遲第一延遲；(c)將在第二路徑中的輸入信號(hào)與在第一路徑中的延遲的輸入信號(hào)相比較；及(d)基于比較產(chǎn)生輸出(例如，280、380)，所述輸出指示是否滿足目標(biāo)計(jì)時(shí)裕度。
13.根據(jù)權(quán)利要求12所述的方法，其中，將在第二路徑中的輸入信號(hào)與在第一路徑中的延遲的輸入信號(hào)相比較，包括對(duì)于來自第一路徑和第二路徑的輸出進(jìn)行邏輯運(yùn)算。
14.根據(jù)權(quán)利要求12所述的方法，其中如果在第一路徑中的輸入信號(hào)相對(duì)于在第二路徑中的輸入信號(hào)被延遲比預(yù)定時(shí)間段加目標(biāo)計(jì)時(shí)裕度小的時(shí)間量，那么產(chǎn)生的輸出指示已經(jīng)滿足目標(biāo)計(jì)時(shí)裕度，并且如果在第一路徑中的輸入信號(hào)相對(duì)于在第二路徑中的輸入信號(hào)被延遲比預(yù)定時(shí)間段加目標(biāo)計(jì)時(shí)裕度大的時(shí)間量，那么產(chǎn)生的輸出指示還未滿足目標(biāo)計(jì)時(shí)裕度。
15.根據(jù)權(quán)利要求12所述的方法，還包括探測(cè)是否目標(biāo)計(jì)時(shí)裕度的程度。
16.根據(jù)權(quán)利要求15所述的方法，其中，探測(cè)是否目標(biāo)計(jì)時(shí)裕度的程度包括在將在第一路徑中的輸入信號(hào)延遲第一延遲之后，由在延遲線中的多個(gè)延遲元件依次延遲輸入信號(hào)；并且對(duì)于在延遲線中的每個(gè)延遲元件，產(chǎn)生與在延遲元件的輸入處的信號(hào)狀態(tài)相對(duì)應(yīng)的輸出信號(hào)。
17.根據(jù)權(quán)利要求16所述的方法，其中，探測(cè)是否目標(biāo)計(jì)時(shí)裕度的程度還包括對(duì)于與在延遲線中的延遲元件的依次對(duì)相對(duì)應(yīng)的輸出信號(hào)的每個(gè)依次對(duì)進(jìn)行邏輯運(yùn)算，以基于輸出信號(hào)的依次對(duì)，確定在由時(shí)鐘信號(hào)確定的時(shí)刻處，輸入信號(hào)是否已經(jīng)到達(dá)在延遲線中的對(duì)應(yīng)延遲元件；并且輸出與輸出信號(hào)的至少一個(gè)依次對(duì)相對(duì)應(yīng)的邏輯運(yùn)算的結(jié)果。
18.一種用來監(jiān)視在集成電路中的關(guān)鍵路徑中的計(jì)時(shí)的設(shè)備，關(guān)鍵路徑具有目標(biāo)計(jì)時(shí)裕度，所述設(shè)備包括(a)用來將輸入信號(hào)分裂成第一路徑和第二路徑的裝置，所述第一路徑包括第一移位寄存器，所述第二路徑包括第二移位寄存器；(b)用來將在第一路徑中的輸入信號(hào)延遲第一延遲的裝置；(C)用來將在第二路徑中的輸入信號(hào)與在第一路徑中的延遲的輸入信號(hào)相比較的裝置；及(d)用來基于比較產(chǎn)生輸出的裝置，所述輸出指示是否滿足目標(biāo)計(jì)時(shí)裕度。
全文摘要
公開了一種集成電路，該集成電路具有用來監(jiān)視在關(guān)鍵路徑中的計(jì)時(shí)的監(jiān)視器電路，該關(guān)鍵路徑具有目標(biāo)計(jì)時(shí)裕度。監(jiān)視器電路具有兩個(gè)移位寄存器，其中的一個(gè)包括延遲元件，該延遲元件將延遲值施加到接收的信號(hào)上。到兩個(gè)移位寄存器的輸入形成能夠接收輸入信號(hào)的信號(hào)輸入節(jié)點(diǎn)。監(jiān)視器電路也具有邏輯門，該邏輯門具有輸出和至少兩個(gè)輸入，每個(gè)輸入連接到兩個(gè)移位寄存器的輸出的對(duì)應(yīng)一個(gè)上。邏輯門的輸出指示是否滿足目標(biāo)計(jì)時(shí)裕度。
文檔編號(hào)H03K5/19GK102292912SQ200980155334
公開日2011年12月21日 申請(qǐng)日期2009年1月27日 優(yōu)先權(quán)日2009年1月27日
發(fā)明者J·D·可里帕拉, R·P·馬丁, R·穆斯卡瓦格, S·A·瑟甘 申請(qǐng)人:艾格瑞系統(tǒng)有限公司