專利名稱：減少集成電路的輸入端口中的功率消耗的電路和方法
技術(shù)領(lǐng)域：
本發(fā)明大體涉及集成電路，且特定來說涉及一種減少集成電路的輸入端口中的功率消耗的電路和方法。
背景技術(shù)：
集成電路是任何電子裝置的重要部分。隨著更多的電子裝置依賴于電池電力，重要的是減少集成電路中的功率消耗。電子裝置的消耗功率的一個(gè)部分是經(jīng)耦合以接收輸入信號(hào)或產(chǎn)生輸出信號(hào)的輸入/輸出(I/O)端口。特定電路中或整個(gè)集成電路中需要的功率可基于與集成電路相關(guān)聯(lián)的工藝、電壓和溫度(也稱為PVT)而變化。即，依據(jù)用于制造集成電路的例如晶體管等組件的工藝、施加到集成電路的電源電壓，或者集成電路或集成電路的一部分的溫度，給定電路的功率消耗將變化。用于實(shí)施I/O端口的常規(guī)電路和方法在每一 I/O端口中使用本機(jī)偏置放大器。這些本機(jī)偏置放大器不僅消耗集成電路上的額外面積，而且其具有比各種PVT組合高的功率消耗。更特定來說，功率消耗將依據(jù)施加到裝置的電源電壓而變化。為了減少功率消耗，有益的是提供與PVT變量的變化無關(guān)的電路。

發(fā)明內(nèi)容
一種用于減少集成電路的輸入端口中的功率消耗的電路包括所述集成電路的多個(gè)接收器電路，其用于接收耦合到所述集成電路的輸入信號(hào)；以及偏流產(chǎn)生器，其耦合到所述多個(gè)接收器電路，所述偏流產(chǎn)生器為所述多個(gè)接收器電路中的每一接收器電路提供偏壓，以在所述接收器電路的每一者中鏡射所述偏流產(chǎn)生器中的電流。在此電路中，偏流產(chǎn)生器可包括經(jīng)耦合以接收帶隙電壓的第一放大器。第一放大器的輸出可耦合到第一電流路徑以用于產(chǎn)生第一固定電流。第一固定電流可基于第一電流路徑中的電阻器。第一電流路徑中的電阻器的值可經(jīng)選擇以產(chǎn)生針對(duì)第一固定電流的預(yù)定電流。所述電路可進(jìn)一步包括耦合到第一放大器的輸出的第二電流路徑，其中第一固定電流鏡射于第二電流路徑中。另外，所述電路可進(jìn)一步包括耦合到第二電流路徑的第二放大器，所述第二放大器可產(chǎn)生偏壓。根據(jù)替代實(shí)施例，一種用于減少集成電路的輸入端口中的功率消耗的電路包括所述集成電路的多個(gè)接收器電路，其用于接收耦合到所述集成電路的輸入信號(hào)；以及偏流產(chǎn)生器，其耦合到所述多個(gè)接收器電路，所述偏流產(chǎn)生器包括經(jīng)耦合以接收第一固定電壓并產(chǎn)生第一固定電流的第一放大器，和經(jīng)耦合以基于第一固定電流產(chǎn)生參考電壓的第二放大器，其中所述偏流產(chǎn)生器將參考電壓提供到所述多個(gè)接收器電路中的每一接收器電路。在此替代實(shí)施例中，第一固定電壓可包括帶隙電壓。第一固定電流可基于第一電流路徑中的電阻器。第一電流路徑中的電阻器的值可經(jīng)選擇以產(chǎn)生針對(duì)第一固定電流的預(yù)定電流。所述多個(gè)接收器電路可包括電壓參考輸入電路。電壓參考輸入電路可包括經(jīng)耦合以從隨機(jī)存取存儲(chǔ)器接收數(shù)據(jù)的輸入。集成電路可包括具有可編程邏輯的裝置。
還揭示一種減少集成電路的輸入端口中的功率消耗的方法。所述方法包括接收固定電壓；在電流鏡電路的第一路徑中基于固定電壓產(chǎn)生第一固定電流；在電流鏡電路的第二路徑中產(chǎn)生第二固定電流；將基于第二固定電流的參考電壓耦合到集成電路的多個(gè)接收器；以及在用于接收耦合到所述集成電路的輸入信號(hào)的所述多個(gè)接收器中的每一接收器中產(chǎn)生固定電流，所述多個(gè)接收器中的固定電流是基于參考電壓。在此方法中，接收固定電壓可包括接收帶隙電壓?；诠潭妷寒a(chǎn)生第一固定電流可包括在電流鏡的第一路徑中提供電阻器?；诠潭妷寒a(chǎn)生第一固定電流可包括使用經(jīng)耦合以接收固定電壓和電阻器的節(jié)點(diǎn)處的電壓的第一差分放大器。耦合基于第二固定電流的參考電壓可包括使用耦合到電流鏡的第二路徑的節(jié)點(diǎn)處的電壓和所述放大器的輸出的第二差分放大器。產(chǎn)生第一固定電流可包括基于所述多個(gè)接收器的所需速度產(chǎn)生第一固定電流。


圖1是根據(jù)本發(fā)明實(shí)施例的用于減少集成電路的輸入端口中的功率消耗的電路的框圖；圖2是根據(jù)本發(fā)明實(shí)施例的圖1的電路的偏流產(chǎn)生器的框圖；圖3是根據(jù)本發(fā)明實(shí)施例的圖1的電路的輸入/輸出端口的接收器電路的框圖；圖4是根據(jù)本發(fā)明實(shí)施例的實(shí)施用于減少集成電路的輸入端口中的功率消耗的電路的系統(tǒng)；圖5是根據(jù)本發(fā)明實(shí)施例的具有可編程邏輯的裝置；圖6是根據(jù)本發(fā)明實(shí)施例的圖5的裝置的可配置邏輯元件的框圖；以及圖7是展示根據(jù)本發(fā)明實(shí)施例的減少集成電路的輸入端口中的功率消耗的方法的流程圖。
具體實(shí)施例方式首先參看圖1，展示根據(jù)本發(fā)明實(shí)施例的用于減少集成電路的輸入端口中的功率消耗的電路的框圖。裝置102耦合到存儲(chǔ)器104。裝置102可為集成電路，例如具有可編程邏輯的裝置，如下文將更詳細(xì)描述。存儲(chǔ)器104可為隨機(jī)存取存儲(chǔ)器，例如雙數(shù)據(jù)速率 (DDR)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)。裝置102和存儲(chǔ)器104可包括單獨(dú)的集成電路， 或可為單一集成電路的一部分。裝置102包括包含各種I/O端口的輸入/輸出組106，且更特定來說包括各種輸入/輸出塊(IOB)?？刂破鱅OB塊108實(shí)現(xiàn)將控制信號(hào)耦合到存儲(chǔ)器 104，例如耦合到DDR SDRAM的DDR控制信號(hào)。數(shù)據(jù)路徑IOB塊110包括包含放大器的多個(gè)差分接收器。特定來說，圖1中展示“η”個(gè)VREF接收器，其中VREF接收器112到118經(jīng)耦合以分別接收數(shù)據(jù)信號(hào)Data 0(數(shù)據(jù)0)到Data η(數(shù)據(jù)η)。如下文將更詳細(xì)描述，VREF 接收器接收輸入信號(hào)，且將輸入信號(hào)與電壓參考進(jìn)行比較以確定輸入處的值。然而，如將參看圖4描述，本發(fā)明的電路和方法可應(yīng)用于任何差分接收器，例如低壓差分信令(LVDS)接收器。裝置102還可包括用于將信號(hào)耦合到裝置102外部的裝置(除存儲(chǔ)器外)的基礎(chǔ)結(jié)構(gòu)IOB 120。如下文將更詳細(xì)描述，偏流產(chǎn)生器122實(shí)現(xiàn)借助參考電壓節(jié)點(diǎn)123在VREF接收器的每一者中產(chǎn)生參考電流。
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控制器124也耦合到輸入/輸出組106以將控制信號(hào)提供到輸入/輸出組106。 最后，數(shù)據(jù)路徑控制電路1 實(shí)現(xiàn)借助VREF接收器從存儲(chǔ)器104讀取和向存儲(chǔ)器104寫入。 特定來說，數(shù)據(jù)讀取電路1 包括讀取地址FIFO 130和讀取數(shù)據(jù)FIFO 132，其實(shí)現(xiàn)從數(shù)據(jù)路徑IOB讀取數(shù)據(jù)和產(chǎn)生用戶輸出數(shù)據(jù)。類似地，數(shù)據(jù)讀取控制器134與數(shù)據(jù)路徑IOB通信讀取控制信號(hào)，而數(shù)據(jù)寫入電路136接收用戶輸入數(shù)據(jù)，并將數(shù)據(jù)和寫入控制信號(hào)提供到數(shù)據(jù)路徑Ι0Β。如下文將更詳細(xì)描述，圖1的電路布置通過借助提供VREF接收器來消除作為變量之一的電壓而改進(jìn)功率消耗的PVT范圍，所述VREF接收器的電流消耗與施加到接收器的電源電壓的變化無關(guān)。根據(jù)本發(fā)明的實(shí)施例的電路和方法使用偏流產(chǎn)生器來產(chǎn)生使用電流鏡鏡射到所述多個(gè)I/O接收器的恒定電流。下文更詳細(xì)陳述的電路和方法減少PVT變化期間的功率消耗，通過為集成電路的多個(gè)輸入/輸出端口提供單一偏流產(chǎn)生器而降低電路要求，且提供可依據(jù)I/O端口的所需速度調(diào)整的可編程偏流?，F(xiàn)參看圖2，展示根據(jù)本發(fā)明實(shí)施例的圖1的電路的偏流產(chǎn)生器122的框圖。使用兩個(gè)放大器來產(chǎn)生耦合到多個(gè)輸入/輸出端口的參考電壓，其中一個(gè)放大器用于通過使用電阻器產(chǎn)生參考電流，且另一放大器用于驅(qū)動(dòng)參考線。第一放大器202的輸出在電流鏡的兩個(gè)路徑中耦合到晶體管的柵極。特定來說，放大器202的輸出耦合到ρ型金屬氧化物半導(dǎo)體(PM0Q晶體管的柵極，所述PMOS晶體管的源極耦合到電源電壓，且漏極耦合到電阻器 206的第一端子，電阻器206具有耦合到接地的第二端子。放大器202包括差分放大器，其經(jīng)耦合以接收于第一輸入處的固定電壓和于電阻器206的第一端子處的電壓。圖2的電路配置為電流鏡，其中在包括晶體管204和電阻器206的第一電流路徑中所產(chǎn)生的電流鏡射于包括晶體管208和晶體管210的第二路徑中。特定來說，放大器 202的輸出耦合到PMOS晶體管208的柵極，所述PMOS晶體管208還具有耦合到電源電壓的源極。晶體管208的漏極耦合到具有耦合到接地的源極的η型金屬氧化物半導(dǎo)體晶體管 (NMOS)的漏極。晶體管210的漏極在第二差分放大器212的第一輸入處耦合到其柵極，所述第一輸入還經(jīng)耦合以接收放大器的輸出REFl作為第二輸入。放大器212的輸出REFl包括將變化以維持電流鏡的第二路徑中的固定電流的參考電壓。圖2的電流鏡配置提供穩(wěn)定的電流源，而不管偏流產(chǎn)生器上的負(fù)載如何，且與施加到VREF接收器的電源電壓的變化無關(guān)。如將參看圖3描述，電流鏡的第二路徑中的電流鏡射于VREF接收器的每一者中。根據(jù)本發(fā)明的一個(gè)實(shí)施例，所述電路和方法使用耦合到放大器的第一輸入的1. 2V 帶隙參考電壓來產(chǎn)生將僅依據(jù)裝置的工藝和溫度的電流。即，帶隙電壓是基于裸片的材料特性(例如其中帶隙電壓可近似為1.25伏的硅裸片的特性)的穩(wěn)定的電壓供應(yīng)。所述電路可放置于芯片的隅角中，所述芯片可不含有具有可編程邏輯的裝置(例如，圖5中描述的裝置)的列中通常所見的電路。REFl引腳將用于使VREF接收器中的每一者偏置。通過配置電源電壓與接地之間的兩個(gè)平行路徑(其中PMOS晶體管的柵極耦合到同一電壓，且NMOS 晶體管配置為如圖所示的二極管)，兩個(gè)路徑中的電流將相等，假定PMOS晶體管具有相同尺寸(例如柵極長度和柵極寬度)且使用相同工藝制造(例如柵極氧化物厚度)。盡管展示一個(gè)偏流產(chǎn)生器，但可采用多個(gè)偏流產(chǎn)生器，其中每一偏流產(chǎn)生器向多個(gè)VREF接收器提供參考電流。如下文將更詳細(xì)描述，電阻器的值將決定電流鏡中的電流，且因此決定VREF 接收器的速度。根據(jù)一個(gè)實(shí)施例，電阻器的值可編程，且因此依據(jù)應(yīng)用的速度，參考電流可增加/減小以滿足電路的需要。雖然圖2的特定實(shí)施例提供電流鏡的一個(gè)實(shí)例，但可根據(jù)本發(fā)明采用其它電流鏡電路。即，可使用將使用可靠的固定電壓以在第一路徑中產(chǎn)生第一電流并在第二電流路徑中鏡射所述第一電流的任何電流鏡，其中將使用基于電流鏡中所產(chǎn)生的電流的參考電壓來使VREF接收器偏置。現(xiàn)在參看圖3，展示根據(jù)本發(fā)明實(shí)施例的輸入/輸出端口的接收器電路的框圖。圖 3的電路包括經(jīng)耦合以接收參考電壓VREF和輸入數(shù)據(jù)的VREF接收器，且將基于輸入數(shù)據(jù) INDATA的值產(chǎn)生輸出信號(hào)OUT。特定來說，VREF接收器的電流路徑包括PMOS晶體管302， 其具有耦合到電源電壓的源極和耦合到η溝道晶體管304的漏極的漏極，所述η溝道晶體管304經(jīng)耦合以在其柵極處接收REFl電壓。晶體管302的漏極耦合到其柵極。電流鏡電路的包括圖2的偏流產(chǎn)生器的晶體管208和210的第二路徑中的電流鏡射到包括每一 VREF 接收器的晶體管302和304的電流路徑，以提供鏡射于電路的其余部分中的偏流。通過在 VREF接收器中鏡射偏流產(chǎn)生器中所產(chǎn)生的電流，VREF接收器中的電流消耗與電源電壓的變化無關(guān)。圖3的電路的其余部分包括差分接收器，其基于輸入數(shù)據(jù)INDATA的相對(duì)值和VREF 值而產(chǎn)生輸出信號(hào)OUT。晶體管302和304的漏極處的電壓耦合到P溝道晶體管306的柵極，所述P溝道晶體管306的源極耦合到電源電壓，且漏極耦合到輸入晶體管308和310的源極，以將電流鏡射于電路的其余部分中。PMOS晶體管308經(jīng)耦合以在其柵極處接收例如從存儲(chǔ)器裝置讀取的數(shù)據(jù)等輸入數(shù)據(jù)INDATA，同時(shí)PMOS晶體管310在其柵極處接收參考電壓VREF。VREF可具有例如近似為電源電壓的一半的值。晶體管308和310的漏極分別耦合到交叉耦合晶體管312和314。特定來說，晶體管308的漏極耦合到NMOS晶體管312 的漏極，且晶體管310的漏極耦合到晶體管314的漏極。晶體管312的柵極耦合到晶體管 310和314的漏極，且晶體管314的柵極耦合到晶體管308和312的漏極。NMOS晶體管316 耦合在輸出節(jié)點(diǎn)與接地之間，其中晶體管316的柵極耦合到輸出節(jié)點(diǎn)。最后，NMOS晶體管 318耦合在用于產(chǎn)生反相輸出信號(hào)OUTB的反相輸出節(jié)點(diǎn)之間，其中晶體管318的柵極耦合到0UTB。將使用在偏流產(chǎn)生器中產(chǎn)生且鏡射于包括晶體管302和304的路徑中的參考電流來使VREF接收器偏置，且其電流消耗將不取決于電源電壓而是僅取決于參考電流的值。在操作中，當(dāng)INDATA的值較低時(shí)，晶體管308接通，從而將OUTB拉高，這是接通晶體管314以將輸出信號(hào)OUT拉低。當(dāng)INDATA的值較高時(shí)，晶體管308切斷。晶體管310接通，從而將輸出拉高，這是接通晶體管312以將反相輸出OUTB拉低。雖然在圖3中借助實(shí)例展示特定接收器電路，但包括晶體管302和304的電流路徑可用另一接收器電路實(shí)施，以提供與電路中的電壓變化無關(guān)的VREF接收器。雖然在圖3中借助實(shí)例展示VREF接收器， 但可采用其它差分接收器。舉例來說，可通過將反相輸入數(shù)據(jù)(INDATA_B)耦合到經(jīng)耦合以接收?qǐng)D5的VREF電壓的節(jié)點(diǎn)而采用LVDS接收器。雖然圖3所示的放大器可能需要修改以滿足給定LVDS標(biāo)準(zhǔn)，但將電流鏡射到放大器的操作是相同的?，F(xiàn)參看圖4，展示根據(jù)本發(fā)明實(shí)施例的實(shí)施用于減少集成電路的輸入端口中的功率消耗的電路的系統(tǒng)。電路402包括具有耦合到存儲(chǔ)器406(此處展示為DDR SDRAM)的可編程邏輯404的裝置。例如非易失性存儲(chǔ)器408或某一其它集成電路410等其它裝置可耦合到裝置404。非易失性存儲(chǔ)器408可耦合到裝置404的I/O端口 412。非易失性存儲(chǔ)器 408中存儲(chǔ)的配置位流可耦合到控制電路414或配置控制器416，以在裝置中加載配置位流。配置位流可加載到裝置404的非易失性存儲(chǔ)器418中，以加載到可編程邏輯422的易失性存儲(chǔ)器420中?；蛘?，配置位流可通過控制電路414或配置控制器416直接加載到易失性存儲(chǔ)器420中。下文參看圖5和6陳述裝置404的更詳細(xì)描述?，F(xiàn)在參看圖5，展示根據(jù)本發(fā)明實(shí)施例的具有可編程邏輯的裝置。雖然具有可編程邏輯的裝置可實(shí)施在任何類型的集成電路裝置(例如，具有可編程邏輯的專用集成電路 (ASIC))中，但其它裝置包括專門的可編程邏輯裝置?？删幊踢壿嬔b置(PLD)是經(jīng)設(shè)計(jì)以可由用戶編程使得用戶可實(shí)施其選擇的邏輯設(shè)計(jì)的集成電路裝置。一種類型的PLD是復(fù)合可編程邏輯裝置(CPLD)。CPLD包含兩個(gè)或兩個(gè)以上連接在一起且通過互連開關(guān)矩陣而連接到輸入/輸出(I/O)資源的“功能塊”。CPLD的每一功能塊包含類似于可編程邏輯陣列 (PLA)或可編程陣列邏輯(PAL)裝置中使用的結(jié)構(gòu)的雙層與/或(AND/OR)結(jié)構(gòu)。另一類型的PLD是現(xiàn)場可編程門陣列(FPGA)。在典型的FPGA中，可配置邏輯塊(CLB)的陣列耦合到可編程輸入/輸出塊(IOB)。CLB和IOB通過可編程路由資源的層級(jí)而互連。這些CLB、 IOB和可編程路由資源通過通常從芯片外存儲(chǔ)器將配置位流加載到FPGA的配置存儲(chǔ)器單元中而定制。對(duì)于這兩種類型的可編程邏輯裝置，裝置的功能性由出于所述目的而提供到裝置的配置位流的配置數(shù)據(jù)位控制。配置數(shù)據(jù)位可存儲(chǔ)在易失性存儲(chǔ)器(例如，靜態(tài)存儲(chǔ)器單元，如在FPGA和一些CPLD中)中、非易失性存儲(chǔ)器(例如，快閃存儲(chǔ)器，如在一些CPLD 中)中，或任何其它類型的存儲(chǔ)器單元中。圖5的裝置包括FPGA架構(gòu)500，其具有大量不同的可編程瓦片，包含多千兆位收發(fā)器(MGT 501)、可配置邏輯塊(CLB 502)、隨機(jī)存取存儲(chǔ)器塊(BRAM 503)、輸入/輸出塊 (Ι0Β 504)、配置和時(shí)鐘控制邏輯(CONFIG/CLOCKS 505)、數(shù)字信號(hào)處理塊(DSP 506)、專門的輸入/輸出塊(I/O 507)(例如，配置端口和時(shí)鐘端口)，以及其它可編程邏輯508，例如數(shù)字時(shí)鐘管理器、模/數(shù)轉(zhuǎn)換器、系統(tǒng)監(jiān)視邏輯等。一些FPGA還包含專門的處理器塊(PR0C 510)。在一些FPGA中，每一可編程瓦片包含具有去往和來自每一鄰近瓦片中的對(duì)應(yīng)互連元件的標(biāo)準(zhǔn)化連接的可編程互連元件(INT 511)。因此，可編程互連元件放在一起實(shí)施用于所說明的FPGA的可編程互連結(jié)構(gòu)?？删幊袒ミB元件(INT 511)還包含去往和來自同一瓦片內(nèi)的可編程邏輯元件的連接，如圖5的頂部處包含的實(shí)例所展示。舉例來說，CLB 502可包含可經(jīng)編程以實(shí)施用戶邏輯的可配置邏輯元件(CLE 512)加上單一可編程互連元件(INT 511)。BRAM 503除一個(gè)或一個(gè)以上可編程互連元件外還可包含BRAM邏輯元件(BRL 513)。BRAM包括與配置邏輯塊的分布式RAM分離的專門存儲(chǔ)器。通常，瓦片中包含的互連元件的數(shù)目取決于瓦片的高度。在所描繪的實(shí)施例中，BRAM 瓦片具有與四個(gè)CLB相同的高度，但也可使用其它數(shù)字(例如，五)。DSP瓦片506除適當(dāng)數(shù)目的可編程互連元件外還可包含DSP邏輯元件(DSPL 514)。IOB 504除可編程互連元件 (INT 511)的一個(gè)例子外還可包含(例如)輸入/輸出邏輯元件(I0L 515)的兩個(gè)例子。 裝置的連接的位置由出于所述目的而提供到裝置的配置位流的配置數(shù)據(jù)位控制?？删幊袒ミB響應(yīng)于配置位流的位而使得能夠使用包括互連線的連接，以將各種信號(hào)耦合到實(shí)施于可編程邏輯中的電路，或例如BRAM或處理器等其它電路。在所描繪的實(shí)施例中，瓦片的中心附近的列區(qū)域(圖5中以陰影展示)用于配置、 時(shí)鐘和其它控制邏輯。從此列延伸的水平區(qū)域509用于在FPGA的廣度上分布時(shí)鐘和配置
7信號(hào)。利用圖5中說明的架構(gòu)的一些FPGA包含擾亂組成FPGA的較大部分的規(guī)則列結(jié)構(gòu)的額外邏輯塊。所述額外邏輯塊可為可編程塊和/或?qū)ｉT邏輯。舉例來說，圖5中所示的處理器塊PROC 510橫跨CLB和BRAM的若干列。注意，圖5意在說明僅示范性FPGA架構(gòu)。列中的邏輯塊的數(shù)目、列的相對(duì)寬度、列的數(shù)目和次序、列中包含的邏輯塊的類型、邏輯塊的相對(duì)大小和圖5的頂部處包含的互連/ 邏輯實(shí)施方案純粹是示范性的。舉例來說，在實(shí)際FPGA中，無論CLB在何處出現(xiàn)，通常包含 CLB的一個(gè)以上鄰近列以促進(jìn)用戶邏輯的高效實(shí)施。現(xiàn)在參看圖6，展示根據(jù)本發(fā)明實(shí)施例的圖5的裝置的可配置邏輯元件的框圖。特定來說，圖6說明圖5的配置邏輯塊502的可配置邏輯元件的簡化形式。在圖6的實(shí)施例中，切片M 601包含四個(gè)查找表(LUTM) 601A到601D，每一查找表由六個(gè)LUT數(shù)據(jù)輸入端子 Al到A6、Bl到B6、Cl到C6和Dl到D6驅(qū)動(dòng)，且各自提供兩個(gè)LUT輸出信號(hào)05和06。來自LUT 601A到601D的06輸出端子分別驅(qū)動(dòng)切片輸出端子A到D。LUT數(shù)據(jù)輸入信號(hào)由 FPGA互連結(jié)構(gòu)經(jīng)由輸入多路復(fù)用器供應(yīng)，所述輸入多路復(fù)用器可由可編程互連元件611實(shí)施，且LUT輸出信號(hào)也供應(yīng)到互連結(jié)構(gòu)。切片M還包含驅(qū)動(dòng)輸出端子AMUX到DMUX的輸出選擇多路復(fù)用器611A到611D ；驅(qū)動(dòng)存儲(chǔ)器元件602A到602D的數(shù)據(jù)輸入端子的多路復(fù)用器612A到612D ；組合多路復(fù)用器616、618和619 ；反跳多路復(fù)用器電路622到623 ；由反相器605和多路復(fù)用器606(其一起提供輸入時(shí)鐘路徑上的任選反相)表示的電路；以及包括多路復(fù)用器614A到614D、615A到615D、620到621和“異或”門613A到613D的進(jìn)位邏輯。 所有這些元件耦合在一起，如圖6所示。在未展示圖6中說明的多路復(fù)用器的選擇輸入的情況下，選擇輸入由配置存儲(chǔ)器單元控制。即，存儲(chǔ)在配置存儲(chǔ)器單元中的配置位流的配置位耦合到多路復(fù)用器的選擇輸入，以選擇到多路復(fù)用器的正確輸入。這些配置存儲(chǔ)器單元 (其是眾所周知的)為了清楚而從圖6以及從本文中的其它選定的圖省略。在所描繪的實(shí)施例中，每一存儲(chǔ)器元件602A到602D可經(jīng)編程以充當(dāng)同步或異步觸發(fā)器或鎖存器。通過對(duì)同步/異步選擇電路603進(jìn)行編程而針對(duì)切片中的所有四個(gè)存儲(chǔ)器元件作出同步與異步功能性之間的選擇。當(dāng)存儲(chǔ)器元件經(jīng)編程以使得S/R(設(shè)定/復(fù)位) 輸入信號(hào)提供設(shè)定功能時(shí)，REV輸入端子提供復(fù)位功能。當(dāng)存儲(chǔ)器元件經(jīng)編程以使得S/R輸入信號(hào)提供復(fù)位功能時(shí)，REV輸入端子提供設(shè)定功能。存儲(chǔ)器元件602A到602D由時(shí)鐘信號(hào)CK進(jìn)行時(shí)鐘控制，所述時(shí)鐘信號(hào)CK可由(例如)全局時(shí)鐘網(wǎng)絡(luò)或由互連結(jié)構(gòu)提供。此些可編程存儲(chǔ)器元件是FPGA設(shè)計(jì)的領(lǐng)域中眾所周知的。每一存儲(chǔ)器元件602A到602D向互連結(jié)構(gòu)提供所寄存的輸出信號(hào)AQ到DQ。因?yàn)槊恳?LUT 601A到601D提供兩個(gè)輸出信號(hào) 05和06，所以LUT可經(jīng)配置以充當(dāng)具有五個(gè)共享輸入信號(hào)(mi到1陽)的兩個(gè)5輸入LUT， 或充當(dāng)具有輸入信號(hào)mi到IN6的一個(gè)6輸入LUT。在圖6的實(shí)施例中，每一 LUTM 601A到601D可在若干模式的任一者中起作用。當(dāng)處于查找表模式中時(shí)，每一 LUT具有由FPGA互連結(jié)構(gòu)經(jīng)由輸入多路復(fù)用器供應(yīng)的六個(gè)數(shù)據(jù)輸入信號(hào)mi到IN6。64個(gè)數(shù)據(jù)值中的一者基于信號(hào)mi到IN6的值而可編程地選自配置存儲(chǔ)器單元。當(dāng)在RAM模式中時(shí)，每一 LUT充當(dāng)單個(gè)64位RAM或具有共享尋址的兩個(gè)32 位RAM。RAM寫入數(shù)據(jù)經(jīng)由輸入端子DIl (經(jīng)由用于LUT 601A到601C的多路復(fù)用器617A 到617C)供應(yīng)到64位RAM，或經(jīng)由輸入端子DIl和DI2供應(yīng)到兩個(gè)32位RAM。LUT RAM中的RAM寫入操作由來自多路復(fù)用器606的時(shí)鐘信號(hào)CK或由來自多路復(fù)用器607的寫入啟用信號(hào)WEN所控制，所述多路復(fù)用器607可選擇性地通過時(shí)鐘啟用信號(hào)CE或?qū)懭雴⒂眯盘?hào) WE。在移位寄存器模式中，每一 LUT充當(dāng)兩個(gè)16位移位寄存器，或其中所述兩個(gè)16位移位寄存器串聯(lián)耦合以形成單個(gè)32位移位寄存器。經(jīng)由輸入端子DIl和DI2中的一者或兩者提供移入信號(hào)。16位和32位移出信號(hào)可經(jīng)由LUT輸出端子提供，且32位移出信號(hào)也可經(jīng)由LUT輸出端子MC31更直接地提供。還可將LUT 60IA的32位移出信號(hào)MC31經(jīng)由輸出選擇多路復(fù)用器611D和CLE輸出端子DMUX而提供到用于移位寄存器鏈接的一般互連結(jié)構(gòu)。 圖1到4的電路和本發(fā)明的方法可實(shí)施于圖5和6的裝置中，或?qū)嵤┯谌魏芜m宜的裝置中， 包含具有可編程邏輯的任何類型的集成電路。舉例來說，VREF接收器可實(shí)施于圖5的IOB 中，而控制器1 可實(shí)施于(例如)處理器510中或CLB中。數(shù)據(jù)路徑控制電路可實(shí)施于圖5的中心列中的專門電路中。偏置產(chǎn)生器可放置在集成電路的隅角處，其中可存在用于如圖5所示的列中未再現(xiàn)的專門電路的空間?，F(xiàn)參看圖7，流程圖展示根據(jù)本發(fā)明實(shí)施例的用于減少集成電路的輸入端口中的功率消耗的方法。特定來說，在步驟702處接收固定電壓。固定電壓可為(例如)硅的帶隙電壓，在步驟704處，基于電流鏡電路的第一路徑中的固定電壓產(chǎn)生第一固定電流。在步驟706處，在電流鏡電路的第二路徑中產(chǎn)生第二固定電流。在步驟708處，將基于第二固定電流的參考電壓耦合到集成電路的多個(gè)接收器。在步驟710處，在用于接收耦合到集成電路的輸入信號(hào)的所述多個(gè)接收器的每一接收器中產(chǎn)生固定電流，其中所述多個(gè)接收器中的固定電流是基于參考電壓。即，通過將電流從電流產(chǎn)生器鏡射到所述接收器的每一者中的電流路徑，圖7的方法實(shí)現(xiàn)通過使輸入端口中消耗的電流與電源電壓的變化無關(guān)而減少集成電路的輸入端口中的功率消耗。圖7的方法可使用如所描述的圖1到6的任一電路中來實(shí)施或使用任何其它適宜的電路來實(shí)施。因此可了解，已描述了減少集成電路的輸入端口中的功率消耗的新的且新穎的電路和方法。所屬領(lǐng)域的技術(shù)人員將了解，將看到存在并入有所揭示的發(fā)明的許多替代形式和均等物。因此，本發(fā)明不應(yīng)受以上實(shí)施例限制，而是僅受所附權(quán)利要求書限制。
權(quán)利要求
1.一種用于減少集成電路的輸入端口中的功率消耗的電路，所述電路包括所述集成電路的多個(gè)接收器電路，其用于接收耦合到所述集成電路的輸入信號(hào)；以及偏流產(chǎn)生器，其耦合到所述多個(gè)接收器電路，所述偏流產(chǎn)生器為所述多個(gè)接收器電路中的每一接收器電路提供偏壓，以在所述接收器電路的每一者中鏡射所述偏流產(chǎn)生器中的電流。
2.根據(jù)權(quán)利要求1所述的電路，其中所述偏流產(chǎn)生器包括經(jīng)耦合以接收帶隙電壓的第一放大器。
3.根據(jù)權(quán)利要求2所述的電路，其中所述第一放大器的輸出耦合到第一電流路徑以用于產(chǎn)生第一固定電流。
4.根據(jù)權(quán)利要求3所述的電路，其中所述第一固定電流是基于所述第一電流路徑中的電阻器。
5.根據(jù)權(quán)利要求4所述的電路，其中所述第一電流路徑中的所述電阻器的值經(jīng)選擇以產(chǎn)生針對(duì)所述第一固定電流的預(yù)定電流。
6.根據(jù)權(quán)利要求3所述的電路，其進(jìn)一步包括耦合到所述第一放大器的所述輸出的第二電流路徑，其中所述第一固定電流鏡射于所述第二電流路徑中。
7.根據(jù)權(quán)利要求6所述的電路，其進(jìn)一步包括耦合到所述第二電流路徑的第二放大器，所述第二放大器產(chǎn)生所述偏壓。
8.一種減少集成電路的輸入端口中的功率消耗的方法，所述方法包括接收固定電壓；在電流鏡電路的第一路徑中基于所述固定電壓產(chǎn)生第一固定電流；在電流鏡電路的第二路徑中產(chǎn)生第二固定電流；將基于所述第二固定電流的參考電壓耦合到所述集成電路的多個(gè)接收器；以及在用于接收耦合到所述集成電路的輸入信號(hào)的所述多個(gè)接收器中的每一接收器中產(chǎn)生固定電流，所述多個(gè)接收器中的所述固定電流是基于所述參考電壓。
9.根據(jù)權(quán)利要求8所述的方法，其中接收固定電壓包括接收帶隙電壓。
10.根據(jù)權(quán)利要求8或9所述的方法，其中基于所述固定電壓產(chǎn)生第一固定電流包括在所述電流鏡的所述第一路徑中提供電阻器。
11.根據(jù)權(quán)利要求10所述的方法，其中基于所述固定電壓產(chǎn)生第一固定電流包括使用經(jīng)耦合以接收所述固定電壓和在所述電阻器的節(jié)點(diǎn)處的電壓的第一差分放大器。
12.根據(jù)權(quán)利要求11所述的方法，其中耦合基于所述第二固定電流的參考電壓包括使用耦合到所述電流鏡的所述第二路徑的節(jié)點(diǎn)處的電壓和所述放大器的輸出的第二差分放大器。
13.根據(jù)權(quán)利要求8到12中任一權(quán)利要求所述的方法，其中產(chǎn)生第一固定電流包括基于所述多個(gè)接收器的所需速度產(chǎn)生第一固定電流。
全文摘要
本發(fā)明揭示一種用于減少集成電路(102)的輸入端口中的功率消耗的電路。所述電路包括所述集成電路(102)的多個(gè)接收器電路(112、114、116、118)，其用于接收耦合到所述集成電路(102)的輸入信號(hào)；以及偏流產(chǎn)生器(122)，其耦合到所述多個(gè)接收器電路(112、114、116、118)，所述偏流產(chǎn)生器(122)為所述多個(gè)接收器電路(112、114、116、118)中的每一接收器電路提供偏壓，以在所述接收器電路(112、114、116、118)的每一者中鏡射所述偏流產(chǎn)生器(122)中的電流。本發(fā)明還揭示一種減少集成電路(102)的輸入端口中的功率消耗的方法。
文檔編號(hào)H03K19/0185GK102301598SQ200980155657
公開日2011年12月28日 申請(qǐng)日期2009年11月23日 優(yōu)先權(quán)日2009年1月28日
發(fā)明者?？枴·康斯坦汀, 愛德華·庫蘭 申請(qǐng)人:吉林克斯公司