專(zhuān)利名稱(chēng)：預(yù)充電邏輯數(shù)字時(shí)鐘占空比校準(zhǔn)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要應(yīng)用于高速數(shù)據(jù)通信系統(tǒng)及數(shù)字信號(hào)處理系統(tǒng)中(例如高速數(shù)據(jù)存 儲(chǔ)器、流水線型處理器等)對(duì)系統(tǒng)時(shí)鐘的占空比進(jìn)行校正，屬于占空比校準(zhǔn)電路設(shè)計(jì)的技 術(shù)領(lǐng)域。
背景技術(shù)：
伴隨著集成電路工藝的進(jìn)步，現(xiàn)代數(shù)字系統(tǒng)的工作主頻不斷提高，并已開(kāi)始廣泛 采用諸如雙數(shù)據(jù)速率(DDR)、流水線等技術(shù)來(lái)獲取更大的數(shù)據(jù)吞吐率。因此，數(shù)字系統(tǒng)對(duì)工 作時(shí)鐘的信號(hào)質(zhì)量也提出了更高的要求。一個(gè)優(yōu)質(zhì)的時(shí)鐘信號(hào)應(yīng)當(dāng)具有快速建立、低抖動(dòng)、 低偏斜的特性，并具有50%的占空比以確保滿足數(shù)據(jù)信號(hào)在傳輸過(guò)程中建立與保持的相關(guān) 時(shí)序限制要求，保證系統(tǒng)的工作穩(wěn)定。相對(duì)于模擬系統(tǒng)而言，在多數(shù)數(shù)字系統(tǒng)的實(shí)際應(yīng)用場(chǎng)合中，在保證時(shí)鐘信號(hào)的采 樣邊沿對(duì)準(zhǔn)有效數(shù)據(jù)窗口的前提下，數(shù)字系統(tǒng)對(duì)時(shí)鐘邊沿的抖動(dòng)沒(méi)有非?？量痰囊?，而 是希望時(shí)鐘信號(hào)能夠快速建立，具有接近50%的占空比，并與原始輸入時(shí)鐘信號(hào)具有可預(yù) 知的固定延時(shí)。目前的占空比校準(zhǔn)方式大體可以分為模擬方式和數(shù)字方式。模擬方式一般而言可 以獲得更高的占空比校正精度、工作在更高的頻率、并獲得更小的邊沿抖動(dòng)，但是模擬方式 也存在著建立時(shí)間長(zhǎng)，系統(tǒng)穩(wěn)定性設(shè)計(jì)困難，以及受工藝-電壓-溫度(P. V. T.)變化影響 明顯的缺點(diǎn)。相比之下，純數(shù)字方式的占空比校準(zhǔn)方案雖然校準(zhǔn)精度存在離散性，但是可以 做到快速建立、絕對(duì)穩(wěn)定，以及抗PVT偏差的優(yōu)良特性。同時(shí)考慮到一般數(shù)字系統(tǒng)工作頻率 的范圍(例如300MHz 1. 5GHz)、對(duì)時(shí)鐘的小幅邊沿抖動(dòng)不敏感，以及從便于與數(shù)字系統(tǒng)本 身集成的角度出發(fā)，在數(shù)字系統(tǒng)中，更適合采用數(shù)字方式來(lái)實(shí)現(xiàn)時(shí)鐘占空比的校準(zhǔn)工作。

發(fā)明內(nèi)容
技術(shù)問(wèn)題本發(fā)明旨在給出一種能夠解決上述背景中提到的技術(shù)問(wèn)題的數(shù)字時(shí)鐘 占空比校準(zhǔn)電路，解決在數(shù)字系統(tǒng)中時(shí)鐘的占空比校準(zhǔn)問(wèn)題。該電路使用純數(shù)字_開(kāi)環(huán)方 式完成對(duì)輸入時(shí)鐘的占空比檢測(cè)及占空比校準(zhǔn)操作。技術(shù)方案本發(fā)明的目的在于，針對(duì)現(xiàn)有的數(shù)字方式占空比校準(zhǔn)電路存在的不足， 提出一種在指定工藝下能在更寬的頻率、占空比范圍內(nèi)進(jìn)行占空比校準(zhǔn)的電路結(jié)構(gòu)。除此 之外，所提出的方案對(duì)工藝失配等現(xiàn)象也具有較好的抑制力。本發(fā)明預(yù)充電邏輯數(shù)字時(shí)鐘占空比校準(zhǔn)電路，包括輸入緩沖級(jí)BUF、周期延遲線 HCDL、匹配延遲線MDL、RS觸發(fā)器和電源控制模塊PM，其中輸入緩沖級(jí)BUF的左信號(hào)輸入端 接待校準(zhǔn)的原始輸入時(shí)鐘信號(hào)；輸入緩沖級(jí)BUF的第一、第二信號(hào)輸出端的輸出信號(hào)分別 為差分形式的時(shí)鐘信號(hào)、第三信號(hào)輸出端的輸出信號(hào)為緩沖后的時(shí)鐘信號(hào)；差分形式的時(shí) 鐘信號(hào)和緩沖后的時(shí)鐘信號(hào)同時(shí)連接至半周期延遲線HCDL和匹配延遲線MDL的對(duì)應(yīng)輸入 端；半周期延遲線HCDL的輸出信號(hào)即差分形式的半周期延遲時(shí)鐘信號(hào)以及匹配延遲線的輸出信號(hào)即差分形式的匹配延時(shí)時(shí)鐘信號(hào)分別接RS觸發(fā)器的差分形式的復(fù)位輸入端和差 分形式的置位輸入端；RS觸發(fā)器的差分輸出端處信號(hào)即為校準(zhǔn)后的具有50%占空比校準(zhǔn) 時(shí)鐘信號(hào)，RS觸發(fā)器的同相輸出端Q+信號(hào)即為校準(zhǔn)時(shí)鐘信號(hào)CK0 ；電源控制模塊PM與半周 期延遲線HCDL相連。優(yōu)選地，所述的輸入緩沖級(jí)BUF由單穩(wěn)態(tài)脈沖產(chǎn)生電路PG依次串接單端轉(zhuǎn)差分電 路STD、基本延遲單元SFDLY和多級(jí)反相緩沖器INV組成。優(yōu)選地，所述的半周期延遲線HCDL由n級(jí)半周期延遲線單元HCDLU依次串聯(lián)而 成第一級(jí)半周期延遲線單元HCDLU的第一信號(hào)輸入端即DLI+接輸入緩沖級(jí)BUF 的第一信號(hào)輸出端輸出的時(shí)鐘信號(hào)，第一級(jí)半周期延遲線單元HCDLU的第二信號(hào)輸入端 即DLI-接輸入緩沖級(jí)BUF的第二信號(hào)輸出端的輸出時(shí)鐘信號(hào)，第一級(jí)半周期延遲線單 元H⑶LU的第三信號(hào)輸入端即延遲線使能輸入端ENI接低電平，第一級(jí)半周期延遲線單 元HCDLU的第四信號(hào)輸入端即QPI+接第二半周期延遲線單元HCDLU的第一信號(hào)輸出端 QP0+;第一級(jí)半周期延遲線單元HCDLU的第五信號(hào)輸入端即QPI-接第二半周期延遲線單元 HCDLU(201)的第二信號(hào)輸出端QP0-;第一級(jí)半周期延遲線單元HCDLU的第六信號(hào)輸入端 即HDLI+接第二半周期延遲線單元HCDLU的第三信號(hào)輸出端HDL0+ ；第一級(jí)半周期延遲線 單元HCDLU的第七信號(hào)輸入端即HDLI-接第二半周期延遲線單元HCDLU的第四信號(hào)輸出端 HDL0-,第一級(jí)半周期延遲線單元HCDLU的第一信號(hào)輸出端QP0+和第二信號(hào)輸出端QP0-懸 空，第一級(jí)半周期延遲線單元HCDLU的第三信號(hào)輸出端HDL0+即半周期延遲線HCDL輸出 端的輸出信號(hào)，第一級(jí)半周期延遲線單元HCDLU的第四信號(hào)輸出端HDL0-即半周期延遲線 HCDL輸出端的輸出信號(hào)；從第二級(jí)半周期延遲線單元HCDLU開(kāi)始至倒數(shù)第二級(jí)半周期延遲線單元HCDLU 中，后級(jí)半周期延遲線單元HCDLU的第一信號(hào)輸入端即DLI+接前級(jí)半周期延遲線單元 HCDLU的第五信號(hào)輸出端DL0+，后級(jí)半周期延遲線單元HCDLU的第二信號(hào)輸入端即DLI-接 前級(jí)半周期延遲線單元HCDLU的第六信號(hào)輸出端DL0-，后級(jí)半周期延遲線單元HCDLU的第 一信號(hào)輸出端即QP0+接前級(jí)半周期延遲線單元HCDLU的第四信號(hào)輸入端QPI+，后級(jí)半周期 延遲線單元HCDLU的第二信號(hào)輸出端即QP0-接前級(jí)半周期延遲線單元HCDLU的第五信號(hào) 輸入端QPI-，后級(jí)半周期延遲線單元HCDLU的第三信號(hào)輸出端HDL0+接前級(jí)半周期延遲線 單元HCDLU的第六信號(hào)輸入端即HDLI+ ；后級(jí)半周期延遲線單元HCDLU的第四信號(hào)輸出端 HDL0-接前級(jí)半周期延遲線單元HCDLU的第七信號(hào)輸入端即HDLI-；后級(jí)半周期延遲線單元 HCDLU的第三信號(hào)輸入端ENI接前級(jí)半周期延遲線單元HCDLU的第七信號(hào)輸出端即EN0 ；第n級(jí)半周期延遲線單元HCDLU的第一信號(hào)輸入端DLI+、第二信號(hào)輸入端DLI-、 第一信號(hào)輸出端QP0+、第二信號(hào)輸出端QP0-、第三信號(hào)輸出端HDL0+、第四信號(hào)輸出端 HDL0-、第三信號(hào)輸入端ENI端接法同中間級(jí)，第五信號(hào)輸出端DL0+、第六信號(hào)輸出端DL0-、 第七信號(hào)輸出端EN0端懸空，第四信號(hào)輸入端QPI+、第七信號(hào)輸入端HDLI-接高電平，第五 信號(hào)輸入端QPI-、第六信號(hào)輸入端HDLI+接低電平；所有半周期延遲線單元HCDLU的第八信號(hào)輸入端即時(shí)鐘信號(hào)輸入端接半周期延 遲線HCDL輸入端的輸入時(shí)鐘信號(hào)；所有半周期延遲線單元HCDLU的第九信號(hào)輸入端即全局 使能端輸入端接電源控制模塊PM，其中n為大于5的自然數(shù)。
優(yōu)選地，所述的匹配延遲線采用5級(jí)半周期延遲線單元HCDLU依次串聯(lián)而成，第一 級(jí)半周期延遲線單元HCDLU的第一信號(hào)輸入端即DLI+接輸入緩沖級(jí)BUF的第一信號(hào)輸出 端輸出的時(shí)鐘信號(hào)，第一級(jí)半周期延遲線單元HCDLU的第二信號(hào)輸入端即DLI-接輸入緩沖 級(jí)BUF的第二信號(hào)輸出端輸出端的輸出時(shí)鐘信號(hào)，第一級(jí)半周期延遲線單元HCDLU的第三 信號(hào)輸入端即延遲線使能輸入端ENI接低電平，第一級(jí)半周期延遲線單元HCDLU的第四信 號(hào)輸入端即QPI+接第二半周期延遲線單元HCDLU的第一信號(hào)輸出端QPO+ ；第一級(jí)半周期 延遲線單元HCDLU的第五信號(hào)輸入端即QPI-接第二半周期延遲線單元HCDLU的第二信號(hào) 輸出端QPO-；第一級(jí)半周期延遲線單元HCDLU的第六信號(hào)輸入端即HDLI+接第二半周期延 遲線單元HCDLU的第三信號(hào)輸出端HDLO+ ；第一級(jí)半周期延遲線單元HCDLU的第七信號(hào)輸 入端即HDLI-接第二半周期延遲線單元HCDLU的第四信號(hào)輸出端HDL0-，第一級(jí)半周期延遲 線單元HCDLU的第一信號(hào)輸出端QPO+和第二信號(hào)輸出端QPO-懸空，第一級(jí)半周期延遲線 單元HCDLU的第三信號(hào)輸出端HDLO+即匹配延遲線MDL輸出端的輸出信號(hào)，第一級(jí)半周期 延遲線單元HCDLU的第四信號(hào)輸出端HDLO-即延遲延遲線MDL輸出端的輸出信號(hào)；從第二級(jí)半周期延遲線單元HCDLU開(kāi)始至倒數(shù)第二級(jí)半周期延遲線單元HCDLU 中，后級(jí)半周期延遲線單元HCDLU的第一信號(hào)輸入端即DLI+接前級(jí)半周期延遲線單元 HCDLU的第五信號(hào)輸出端DL0+，后級(jí)半周期延遲線單元HCDLU的第二信號(hào)輸入端即DLI-接 前級(jí)半周期延遲線單元HCDLU的第六信號(hào)輸出端DL0-，后級(jí)半周期延遲線單元HCDLU的第 一信號(hào)輸出端即QPO+接前級(jí)半周期延 遲線單元HCDLU的第四信號(hào)輸入端QPI+，后級(jí)半周期 延遲線單元HCDLU的第二信號(hào)輸出端即QPO-接前級(jí)半周期延遲線單元HCDLU的第五信號(hào) 輸入端QPI-，后級(jí)半周期延遲線單元HCDLU的第三信號(hào)輸出端HDLO+接前級(jí)半周期延遲線 單元HCDLU 201的第六信號(hào)輸入端即HDLI+ ；后級(jí)半周期延遲線單元HCDLU的第四信號(hào)輸 出端HDLO-接下一半周期延遲線單元HCDLU的第七信號(hào)輸入端即HDLI-；后級(jí)半周期延遲 線單元HCDLU的第三信號(hào)輸入端ENI接前級(jí)半周期延遲線單元HCDLU的第七信號(hào)輸出端即 ENO ；第五級(jí)半周期延遲線單元HCDLU的第一信號(hào)輸入端DLI+、第二信號(hào)輸入端DLI-、 第一信號(hào)輸出端QP0+、第二信號(hào)輸出端QP0-、第三信號(hào)輸出端HDL0+、第四信號(hào)輸出端 HDL0-、第三信號(hào)輸入端MI端接法同中間級(jí)，第五信號(hào)輸出端DL0+、第六信號(hào)輸出端 DLO-懸空，第六信號(hào)輸入端HDLI+、第四信號(hào)輸入端QPI+接高電平，第七信號(hào)輸入端HDLI-、 第五信號(hào)輸入端QPI-接低電平，所有半周期延遲線單元HCDLU的第九信號(hào)輸入端即全局使 能端輸入端(EN)接低電平。優(yōu)選地，所述的RS觸發(fā)器使用差分形式的復(fù)位輸入端、置位輸 入端和結(jié)果輸出端，RS觸發(fā)器的差分復(fù)位輸入端接RS觸發(fā)器輸入信號(hào)CKD+和CKD-，RS觸 發(fā)器的差分復(fù)位輸入端接RS觸發(fā)器輸入信號(hào)CKM+和CKM- ；RS觸發(fā)器的差分輸出端處信號(hào) 即為校準(zhǔn)后的具有50%占空比校準(zhǔn)時(shí)鐘信號(hào)，取差分輸出格式的同相輸出端Q+信號(hào)即為 校準(zhǔn)時(shí)鐘信號(hào)CK0。優(yōu)選地，所述的半周期延遲線HCDL中第六至第η級(jí)半周期延遲線單元HCDLU以及 匹配延遲線采用的5級(jí)半周期延遲線單元HCDLU結(jié)構(gòu)相同，每個(gè)半周期延遲線單元HCDLU 都包括三個(gè)基本延遲單元、二個(gè)差分D觸發(fā)器、反相器、選擇器和五個(gè)MOS管，其中第一 MOS 管的柵極分別接第一、第二基本延遲單元的BN端后接電源，第一 MOS管的源極分別與第一 MOS管的漏極以及第一、第二基本延遲單元的BP端和discharge端相連接后接地，第一、第二基本延遲單元的YP端和YN端與第二基本延遲單元(SFDLY)的AP端、AN端對(duì)應(yīng)連接，二 個(gè)差分D觸發(fā)器的CK端連接，第一、第二差分D觸發(fā)器的DP和DN端分別與對(duì)應(yīng)的第一、第 二基本延遲單元的BYP端和BYN端連接，第一差分D觸發(fā)器的QP端接選擇器ENP1端，第一 差分D觸發(fā)器的QN端分別接選擇器ENN1端和第二、三M0S管的源極，第一差分D觸發(fā)器的 PULSE端接選擇器PULSE1端，第二差分D觸發(fā)器的QP端分別接選擇器ENP2端、第二和第五 M0S管的柵極，第二差分D觸發(fā)器的QN端分別接選擇器ENN2端和第三、四M0S管的柵極，第 二差分D觸發(fā)器的PULSE端接選擇器PULSE2端，選擇器的ENP3端分別接第四、五M0S管的 源極，第二、三、四、五M0S管的漏極分別連接后串接反相器，第三基本延遲單元(SFDLY)的 discharge腳分別接第一、第二基本延遲單元的charge腳，選擇器的0P腳接第三基本延遲單元的BP腳，選擇器的ON腳接第三基本延遲單元 的BN腳。優(yōu)選地，所述的半周期延遲線中第一至第五級(jí)半周期延遲線單元HCDLU的結(jié)構(gòu)如 下每個(gè)半周期延遲線單元HCDLU都包括三個(gè)基本延遲單元、二個(gè)差分D觸發(fā)器、反相器、 選擇器和五個(gè)M0S管，其中第一 M0S管的柵極分別接第一、第二基本延遲單元的BN端后接 電源，第一 M0S管的源極分別與第一 M0S管的漏極以及第一、第二基本延遲單元的BP端和 discharge端相連接后接地，第一、第二基本延遲單元的YP端和YN端與第二基本延遲單元 (SFDLY)的AP端、AN端對(duì)應(yīng)連接，二個(gè)差分D觸發(fā)器的CK端連接，第一、第二差分D觸發(fā)器 的DP和DN端分別與對(duì)應(yīng)的第一、第二基本延遲單元的BYP端和BYN端連接，第一差分D觸 發(fā)器的QP端接選擇器ENP1端，第一差分D觸發(fā)器的QN端分別接選擇器ENN1端和第二、三 M0S管的源極，第一差分D觸發(fā)器的PULSE端接選擇器PULSE1端，第二差分D觸發(fā)器的QP 端分別接選擇器ENP2端、第二和第五M0S管的柵極，第二差分D觸發(fā)器的QN端分別接選擇 器ENN2端和第三、四M0S管的柵極，第二差分D觸發(fā)器的PULSE端接選擇器PULSE2端，選擇 器的ENP3端分別接第四、五M0S管的源極，第二、三、四、五M0S管的漏極分別連接后串接反 相器，第三基本延遲單元(SFDLY)的discharge腳分別接第一、第二基本延遲單元的charge 腳。第三延遲線單元(SFDLY)的BP腳接地，第三延遲線單元(SFDLY)的BN腳接電源。有益效果與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于1、相對(duì)于基于模擬檢測(cè)和調(diào)整方式的占空比校準(zhǔn)電路，本發(fā)明中所描述的占空比 校準(zhǔn)電路具有快速建立(1. 5個(gè)時(shí)鐘周期)、相對(duì)穩(wěn)定、占空比校正誤差無(wú)累計(jì)效應(yīng)等優(yōu)勢(shì)。2、相對(duì)于一些基于數(shù)字檢測(cè)和調(diào)整方式的占空比校準(zhǔn)電路，本發(fā)明采用一種差分 預(yù)充電邏輯來(lái)構(gòu)造基本延遲單元，使其具有更小的延遲時(shí)間，從而顯著提高電路的工作頻 率上限和校準(zhǔn)精度。3、本發(fā)明使用了全新結(jié)構(gòu)的RS觸發(fā)器，實(shí)現(xiàn)了對(duì)從置位端到輸出端、以及從復(fù)位 端到輸出端路徑延時(shí)的更精確的匹配，以及在各個(gè)工藝角條件下保持一致的特性。


圖1為本發(fā)明的結(jié)構(gòu)框圖；圖2為輸入緩沖級(jí)的結(jié)構(gòu)框圖；圖3為半周期延遲線的結(jié)構(gòu)框圖；圖4為匹配延遲線的機(jī)構(gòu)框9
圖5為RS觸發(fā)器的原理圖；圖6 (a)為A型半周期延遲單元原理圖；圖6 (b)為B型半周期延遲單元原理圖；圖7為占空比校準(zhǔn)電路整體工作波形示意圖；圖8為輸入緩沖級(jí)的原理圖；圖9為輸入緩沖級(jí)工作波形示意圖；圖10為基本延遲單元原理圖；圖11為半周期延遲線工作波形示意圖。
具體實(shí)施例方式以下將結(jié)合附圖和具體實(shí)例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。如圖1所示，一種數(shù)字時(shí)鐘占空比校準(zhǔn)電路，其特征在于該電路中輸入級(jí)10的左 信號(hào)輸入端接待校準(zhǔn)的原始輸入時(shí)鐘信號(hào)CKI ；輸入級(jí)10的第一、第二信號(hào)輸出端的輸出 信號(hào)分別為差分形式的時(shí)鐘信號(hào)CK+與CK-、第三信號(hào)輸出端的輸出信號(hào)為緩沖后的時(shí)鐘 信號(hào)CKB。緩沖后的時(shí)鐘信號(hào)CKB同時(shí)連接至半周期延遲線HCDL 20和匹配延遲線MDL 30 的對(duì)應(yīng)輸入端；半周期延遲線HCDL 20的輸出信號(hào)即差分形式的半周期延遲時(shí)鐘信號(hào)CKD+ 與CKD-，以及匹配延遲線30的輸出信號(hào)即差分形式的匹配延時(shí)時(shí)鐘信號(hào)CKM+與CKM-分別 接RS觸發(fā)器40的差分形式的復(fù)位輸入端R+與R-和差分形式的置位輸入端S+與S- ；RS 觸發(fā)器40的差分輸出端Q+與Q-處信號(hào)即為校準(zhǔn)后的具有50%占空比校準(zhǔn)時(shí)鐘信號(hào)，取差 分輸出格式的同相輸出端Q+信號(hào)即為校準(zhǔn)時(shí)鐘信號(hào)CK0;電源控制模塊PM 50與半周期延 遲線HCDL 20相連；輸入級(jí)10的作用是由單端形式的輸入時(shí)鐘信號(hào)CKI生成符合特定時(shí)序 要求的CK+、CK-、CKB信號(hào)，并保障時(shí)鐘信號(hào)對(duì)后續(xù)電路的扇出能力；半周期延遲線HCDL20 用于產(chǎn)生相對(duì)于輸入時(shí)鐘信號(hào)CKB有半個(gè)周期延時(shí)的半周期延遲時(shí)鐘信號(hào)CKD ；匹配延遲 線30用于對(duì)輸入時(shí)鐘信號(hào)CKB進(jìn)行適當(dāng)?shù)难訒r(shí)得到匹配延時(shí)時(shí)鐘信號(hào)CKM，該延時(shí)用來(lái)匹 配半周期延遲線20引入的延時(shí)誤差；RS觸發(fā)器40使用上升沿相差恰為半個(gè)周期的半周期 延遲時(shí)鐘信號(hào)CKD和匹配延時(shí)時(shí)鐘信號(hào)CKM，使用上升沿觸發(fā)原理，合成具有50%占空比的 校準(zhǔn)時(shí)鐘信號(hào)CK0。電源控制模塊PM 50用于管理半周期延遲線HCDL 20中各個(gè)半周期延 遲線單元HCDLU 201的開(kāi)啟狀態(tài)，通過(guò)及時(shí)關(guān)閉閑置的半周期延遲線單元HCDLU 201達(dá)到 降低電路功耗的目的。如圖2所示，所述的輸入緩沖級(jí)10由單穩(wěn)態(tài)脈沖產(chǎn)生電路101、單端轉(zhuǎn)差分電路 102、基本延遲單元202，和若干級(jí)反相緩沖器103首尾依次串聯(lián)而成，反相緩沖器103逐級(jí) 放大基本延遲單元(SFDLY)的BYN信號(hào)，以獲得足夠的扇出驅(qū)動(dòng)能力。所述的半周期延遲線HCDL 20由一至若干級(jí)半周期延遲線單元HCDLU 201依次串 聯(lián)而成。串聯(lián)方法為第一級(jí)半周期延遲線單元HCDLU 201的第一信號(hào)輸入端即DLI+接半周期延遲線HCDL20輸入端的輸入時(shí)鐘信號(hào)CK+，第一級(jí)半周期延遲線單元HCDLU 201的第二信號(hào)輸入 端即DLI-接半周期延遲線HCDL 20輸入端的輸入時(shí)鐘信號(hào)CK-，第一級(jí)半周期延遲線單元 HCDLU 201的第三信號(hào)輸入端即延遲線使能輸入端ENI接低電平，第一級(jí)半周期延遲線單 元HCDLU 201的第四信號(hào)輸入端即QPI+接下一半周期延遲線單元HCDLU 201的第一信號(hào)輸出端QP0+ ；第一級(jí)半周期延遲線單元HCDLU 201的第五信號(hào)輸入端即QPI-接下一半周 期延遲線單元HCDLU(201)的第二信號(hào)輸出端QP0-;第一級(jí)半周期延遲線單元HCDLU 201 的第六信號(hào)輸入端即HDLI+接下一半周期延遲線單元HCDLU 201的第三信號(hào)輸出端HDL0+ ； 第一級(jí)半周期延遲線單元HCDLU 201的第七信號(hào)輸入端即HDLI-接下一半周期延遲線單元 HCDLU 201的第四信號(hào)輸出端HDL0-，第一級(jí)半周期延遲線單元HCDLU 201的第一信號(hào)輸出 端QP0+和第二信號(hào)輸出端QP0-懸空，第一級(jí)半周期延遲線單元HCDLU 201的第三信號(hào)輸 出端HDL0+即半周期延遲線HCDL 20輸出端的輸出信號(hào)CKD+，第四信號(hào)輸出端HDL0-即半 周期延遲線HCDL 20輸出端的輸出信號(hào)CKD-。從第二級(jí)半周期延遲線單元HCDLU201開(kāi)始至倒數(shù)第二級(jí)半周期延遲線單元 HCDLU201中，后級(jí)半周期延遲線單元HCDLU 201的第一信號(hào)輸入端即DLI+接前級(jí)半周期延 遲線單元HCDLU 201的第五信號(hào)輸出端DL0+，后級(jí)半周期延遲線單元HCDLU 201的第二信 號(hào)輸入端即DLI-接前級(jí)半周期延遲線單元HCDL U201的第六信號(hào)輸出端DL0-，后級(jí)半周期 延遲線單元HCDLU 201的第一信號(hào)輸出端即QP0+接前級(jí)半周期延遲線單元HCDLU 201的 第四信號(hào)輸入端QPI+，后級(jí)半周期延遲線單元HCDLU 201的第二信號(hào)輸出端即QP0-接前級(jí) 半周期延遲線單元HCDLU 201的第五信號(hào)輸入端QPI-，后級(jí)半周期延遲線單元HCDLU201的 第三信號(hào)輸出端HDL0+接前級(jí)周期延遲線單元HCDLU 201的第六信號(hào)輸入端即HDLI+ ；后 級(jí)半周期延遲線單元HCDLU 201的第四信號(hào)輸出端HDL0-接下一半周期延遲線單元HCDLU 201的第七信號(hào)輸入端即HDLI-；后級(jí)半周期延遲線單元HCDLU 201的第三信號(hào)輸入端ENI 接前級(jí)半周期延遲線單元HCDLU 201的第七信號(hào)輸出端即EN0。最后一級(jí)半周期延遲線單元HCDLU 201的第一信號(hào)輸入端DLI+、第二信號(hào)輸入 端DLI-、第一信號(hào)輸出端QP0+、第二信號(hào)輸出端QP0-、第三信號(hào)輸出端HDL0+、第四信號(hào)輸 出端HDL0-、第三信號(hào)輸入端EOT端接法同中間級(jí)，第五信號(hào)輸出端DL0+、第六信號(hào)輸出端 DL0-、第七信號(hào)輸出端EN0端懸空，第四信號(hào)輸入端QPI+、第七信號(hào)輸入端HDLI-接高電平， 第五信號(hào)輸入端QPI-、第六信號(hào)輸入端HDLI+接低電平。所有半周期延遲線單元HCDLU 201的第八信號(hào)輸入端即時(shí)鐘信號(hào)輸入端CK接半 周期延遲線HCDL 20輸入端的輸入時(shí)鐘信號(hào)CKB;所有半周期延遲線單元HCDLU 201的第 九信號(hào)輸入端即全局使能端輸入端EN接電源控制模塊PM 50，此處略。半周期延遲線HCDL 20中第一至第五級(jí)半周期延遲線單元HCDLU 201使用圖(6)a所示結(jié)構(gòu)，從第六級(jí)半周期延 遲線單元HCDLU 201開(kāi)始所有剩余半周期延遲線單元HCDLU(201)使用圖(6)b所示結(jié)構(gòu)。所述的匹配延遲線30結(jié)構(gòu)與半周期延遲線HCDL 20基本相同。匹配延遲線30 結(jié)構(gòu)與半周期延遲線HCDL 20之間的差異在于匹配延遲線30僅使用5級(jí)半周期延遲線 單元HCDLU 201串聯(lián)而成，所有半周期延遲線單元HCDLU 201均使用圖(6)b所示結(jié)構(gòu)，最 后一級(jí)半周期延遲線單元HCDLU 201的第六信號(hào)輸入端HDLI+接高電平，第七信號(hào)輸入端 HDLI-接低電平，所有半周期延遲線單元HCDLU 201的第九信號(hào)輸入端即全局使能端輸入 端EN接低電平。第一級(jí)半周期延遲線單元HCDLU 201的第三信號(hào)輸出端HDL0+即匹配延 遲線30輸出端的輸出信號(hào)CKM+，第四信號(hào)輸出端HDL0-即匹配延遲線30輸出端的輸出信 號(hào) CKM-。所述的RS觸發(fā)器40使用差分形式的復(fù)位輸入端R+與R-、置位輸入端S+與S-和 結(jié)果輸出端Q+與Q-，RS觸發(fā)器40電路結(jié)構(gòu)如圖5所示。RS觸發(fā)器40的差分復(fù)位輸入
11端R+與R-接RS觸發(fā)器40輸入信號(hào)CKD+和CKD-，RS觸發(fā)器40的差分復(fù)位輸入端S+與 S-接RS觸發(fā)器40輸入信號(hào)CKM+和CKM- ；RS觸發(fā)器40的差分輸出端Q+與Q-處信號(hào)即 為校準(zhǔn)后的具有50%占空比校準(zhǔn)時(shí)鐘信號(hào)，取差分輸出格式的同相輸出端Q+信號(hào)即為校 準(zhǔn)時(shí)鐘信號(hào)CKO。所述的電源控制模塊PM 50與半周期延遲線HCDL 20相連，半周期延遲線HCDL 20 中的所有半周期延遲線單元HCDLU 201從前至后共分為5組，并可進(jìn)行獨(dú)立的使能控制，電 源控制模塊PM 50根據(jù)在當(dāng)前輸入時(shí)鐘信號(hào)頻率下所需要使用的半周期延遲線單元HCDLU 201個(gè)數(shù)，關(guān)閉多余的半周期延遲線單元HCDLU 201組，從而達(dá)到降低功耗的目的。本發(fā)明中的半周期延遲線和匹配延遲線是實(shí)現(xiàn)占空比校準(zhǔn)的關(guān)鍵。如圖3所示， 輸入到半周期延遲線中的正向輸入時(shí)鐘信號(hào)CK+，CK-首先在由基本延遲單元的組成的正 向延遲線中向右傳播。當(dāng)下一個(gè)外部時(shí)鐘信號(hào)到 來(lái)時(shí)，在經(jīng)過(guò)緩沖的輸入時(shí)鐘信號(hào)CKB的 觸發(fā)下，已經(jīng)在正向延遲線中傳播了一個(gè)時(shí)鐘周期的時(shí)鐘信號(hào)經(jīng)一系列判決和選通電路進(jìn) 入反向延遲線中向左傳播，最終在 第一級(jí)半周期延遲線單元HCDLU輸出半周期延時(shí)時(shí)鐘信 號(hào)CKD+、CKD-0如圖4所示，輸入到匹配延遲線中的正向輸入時(shí)鐘信號(hào)CK+，CK-首先在由 基本延遲單元的組成的正向延遲線中向右傳播。當(dāng)在緊隨其后的經(jīng)過(guò)緩沖的輸入時(shí)鐘信號(hào) CKB的觸發(fā)下，已經(jīng)在正向延遲線中傳播了一定時(shí)間的時(shí)鐘信號(hào)經(jīng)一系列判決和選通電路 進(jìn)入反向延遲線中向左傳播，最終在第一級(jí)半周期延遲線單元HCDLU輸出匹配延時(shí)時(shí)鐘信 號(hào) CKM+、CKM-。電路結(jié)構(gòu)的設(shè)計(jì)使時(shí)鐘信號(hào)在反向延遲線中傳播所經(jīng)過(guò)的基本延遲單元數(shù)恰好 為正向延遲線中所經(jīng)過(guò)基本延遲單元數(shù)的一半，并使用匹配延時(shí)線抵消判決和選通電路帶 來(lái)的額外的延時(shí)，從而實(shí)現(xiàn)時(shí)鐘信號(hào)在半周期延遲線和匹配延遲線中傳播的時(shí)間恰好相差 1. 5個(gè)時(shí)鐘周期，從而產(chǎn)生具有半周期的相位差的兩路時(shí)鐘信號(hào)。RS觸發(fā)器使用兩路時(shí)鐘 信號(hào)利用邊沿觸發(fā)交替進(jìn)行置位和復(fù)位，合成具有50%占空比的校準(zhǔn)輸出時(shí)鐘信號(hào)CK0。 完整占空比校準(zhǔn)電路工作波形如圖7所示意。1、輸入緩沖級(jí)本發(fā)明使用如圖8所示結(jié)構(gòu)作為輸入緩沖級(jí)。該電路的工作原理如下在每一個(gè) CKI信號(hào)的上升沿之后，單穩(wěn)態(tài)脈沖產(chǎn)生電路PG 101在圖中A點(diǎn)產(chǎn)生一個(gè)短脈寬的正脈沖 信號(hào)，正脈沖寬度約為300ps。該正窄脈沖信號(hào)由單端轉(zhuǎn)差分電路STD102生成互補(bǔ)的CK+和 CK-信號(hào)，CK+和CK-信號(hào)同時(shí)連接到基本延遲單元SFDLY 201，基本延遲單元SFDLY (201) 的BYN輸出信號(hào)，即基本延時(shí)單元SFDLY 201的反相輸出信號(hào)YN的復(fù)制信號(hào)，經(jīng)過(guò)若干級(jí) 反相緩沖器INV 103緩沖后獲得有足夠扇出驅(qū)動(dòng)能力的CKB信號(hào)。輸入緩沖級(jí)工作波形示 意圖如圖9所示。2、基本延遲單元基本延時(shí)單元SFDLY(201)的結(jié)構(gòu)示意圖如圖10所示。其基本功能為由第一差 分輸入端AP、AN或者第二差分輸入端BP、BN中的任意一端輸入一個(gè)差分形式的正窄脈沖信 號(hào)，將在差分輸出端YP、YN和復(fù)制差分輸出端BYP、BYN同時(shí)產(chǎn)生一個(gè)差分形式的正窄脈沖 信號(hào)輸出。3、半周期延遲線半周期延遲線由若干級(jí)半周期延遲線單元依次串聯(lián)而成，如圖3所示。其中，每一級(jí)半周期延遲線單元(圖6)中的正向延遲線輸入端DLIP、DLIN和正向延遲線輸出端DL0P、 DL0N以及它們之間的兩個(gè)基本延遲單元SFDLY，共同組成輸入時(shí)鐘信號(hào)的正向延遲線。如 圖11所示，半周期延遲線輸入時(shí)鐘CK+、CK-上每一個(gè)差分形式的正窄脈沖都將在正向延遲 線中激發(fā)一個(gè)向右傳播的差分形式的正窄脈沖。而每一級(jí)半周期延遲線單元(圖6)中的 反向延遲線輸入端HDLIP、HDLIN和反向延遲線輸出端HDL0P、HDL0N以及它們之間的一個(gè)基 本延遲單元SFDLY，共同組成輸入時(shí)鐘信號(hào)的反向延遲線。反向延遲線中任何一個(gè)基本延遲 單元SFDLY的BP、BM輸入端獲得一個(gè)差分形式的正窄脈沖時(shí)，都將在反向延遲線中激發(fā)一 個(gè)向左傳播的差分形式的正窄脈沖。當(dāng)CK+、CK-信號(hào)端下一個(gè)差分形式的輸入時(shí)鐘信號(hào)到來(lái)時(shí)，假設(shè)在正向延遲線中 由上一個(gè)差分輸入時(shí)鐘信號(hào)激發(fā)的正窄脈沖傳播到第k個(gè)基本延遲線單元SFDLY，由于差 分D觸發(fā)器DDFF電路結(jié)構(gòu)被設(shè)計(jì)為CK上升沿鎖存，則第k個(gè)、第k+1個(gè)半基本延遲線單元 SFDLY下方對(duì)應(yīng)的差分D觸發(fā)器DDFF鎖存到的數(shù)據(jù)分別為“ 1，，和“0”，由兩個(gè)差分D觸發(fā) 器DDFF各自的鎖存信號(hào)輸出端QP、QN輸出。半周期延時(shí)單元中的信號(hào)選通電路將選通第 k個(gè)基本延遲單元SFDLY所連接的差分D觸發(fā)器DDFF的PULSE輸出信號(hào)(由差分D觸發(fā)器 DDFF的CK輸入信號(hào)經(jīng)過(guò)一個(gè)反相器后得到)并轉(zhuǎn)換成差分形式傳送至所連接的反向延遲 線中的基本延遲單元SFDLY的第二差分輸入端BP、BN。送入反向延遲線中的某個(gè)基本延遲 單元SFDLY的第二差分輸入端BP、BN的正窄脈沖信號(hào)沿反向延遲線傳播到半周期延遲線中 第一個(gè)半周期延遲單元的HCDL0端時(shí)，經(jīng)過(guò)的基本延遲單元數(shù)恰好為激發(fā)該脈沖的正向延 遲線中正脈沖經(jīng)過(guò)基本延遲單元數(shù)的一半，從而更為精確的實(shí)現(xiàn)半周期延遲的功能。4、匹配延遲線匹配延遲線結(jié)構(gòu)如圖4所示，工作原理與半周期延遲線基本類(lèi)似，用于匹配半周 期延遲線單元中在信號(hào)傳播路徑中的固定延時(shí)誤差。5、RS 觸發(fā)器如圖5所示，合成具有50%占空比的校準(zhǔn)時(shí)鐘信號(hào)CK0的RS觸發(fā)器的設(shè)計(jì)關(guān)鍵在 于使從置位端到輸出端、以及從復(fù)位端到輸出端路徑延時(shí)更精確的匹配。本發(fā)明使用如圖 9所示的結(jié)構(gòu)來(lái)實(shí)現(xiàn)所需功能。本發(fā)明所使用的結(jié)構(gòu)使用了 PM0S管和NM0S管互補(bǔ)的對(duì)稱(chēng) 結(jié)構(gòu)，并使用了插相合成技術(shù)，優(yōu)點(diǎn)在于從復(fù)位差分輸入端R+、R-和復(fù)位信號(hào)輸入端S+、 S-至輸出端Q+、Q-的信號(hào)傳播路徑延遲時(shí)間差績(jī)效。并且互補(bǔ)對(duì)稱(chēng)結(jié)構(gòu)使該電路在各個(gè) 工藝角條件下均能保持該特性。
權(quán)利要求
一種預(yù)充電邏輯數(shù)字時(shí)鐘占空比校準(zhǔn)電路，其特征在于該電路包括輸入緩沖級(jí)BUF(10)、周期延遲線HCDL(20)、匹配延遲線MDL(30)、RS觸發(fā)器(40)和電源控制模塊PM(50)，其中輸入緩沖級(jí)BUF(10)的左信號(hào)輸入端接待校準(zhǔn)的原始輸入時(shí)鐘信號(hào)(CKI)；輸入緩沖級(jí)BUF(10)的第一、第二信號(hào)輸出端的輸出信號(hào)分別為差分形式的時(shí)鐘信號(hào)(CK+與CK-)、第三信號(hào)輸出端的輸出信號(hào)為緩沖后的時(shí)鐘信號(hào)(CKB)；差分形式的時(shí)鐘信號(hào)(CK+與CK-)和緩沖后的時(shí)鐘信號(hào)(CKB)同時(shí)連接至半周期延遲線HCDL(20)和匹配延遲線MDL(30)的對(duì)應(yīng)輸入端；半周期延遲線HCDL(20)的輸出信號(hào)即差分形式的半周期延遲時(shí)鐘信號(hào)(CKD+與CKD-)以及匹配延遲線(30)的輸出信號(hào)即差分形式的匹配延時(shí)時(shí)鐘信號(hào)(CKM+與CKM-)分別接RS觸發(fā)器(40)的差分形式的復(fù)位輸入端(R+與R-)和差分形式的置位輸入端(S+與S-)；RS觸發(fā)器(40)的差分輸出端(Q+與Q-)處信號(hào)即為校準(zhǔn)后的具有50％占空比校準(zhǔn)時(shí)鐘信號(hào)，RS觸發(fā)器(40)的同相輸出端Q+信號(hào)即為校準(zhǔn)時(shí)鐘信號(hào)CKO；電源控制模塊PM(50)與半周期延遲線HCDL(20)相連。
2.根據(jù)權(quán)利要求1所述的預(yù)充電邏輯數(shù)字時(shí)鐘占空比校準(zhǔn)電路，其特征在于所述的輸 入緩沖級(jí)BUF(IO)由單穩(wěn)態(tài)脈沖產(chǎn)生電路PG(101)依次串接單端轉(zhuǎn)差分電路STD(102)、基 本延遲單元SFDLY(202)和多級(jí)反相緩沖器INV(103)組成。
3.根據(jù)權(quán)利要求1所述的預(yù)充電邏輯數(shù)字時(shí)鐘占空比校準(zhǔn)電路，其特征在于所述的半 周期延遲線HCDL(20)由n級(jí)半周期延遲線單元HCDLU(201)依次串聯(lián)而成第一級(jí)半周期延遲線單元HCDLU(201)的第一信號(hào)輸入端即DLI+接輸入緩沖級(jí) BUF(10)的第一信號(hào)輸出端輸出的時(shí)鐘信號(hào)(CK+)，第一級(jí)半周期延遲線單元HCDLU(201) 的第二信號(hào)輸入端即DLI-接輸入緩沖級(jí)BUF(10)的第二信號(hào)輸出端的輸出時(shí)鐘信號(hào) (CK-)，第一級(jí)半周期延遲線單元HCDLU(201)的第三信號(hào)輸入端即延遲線使能輸入端ENI 接低電平，第一級(jí)半周期延遲線單元HCDLU(201)的第四信號(hào)輸入端即QPI+接第二半周期 延遲線單元HCDLU(201)的第一信號(hào)輸出端QP0+;第一級(jí)半周期延遲線單元HCDLU (201)的 第五信號(hào)輸入端即QPI-接第二半周期延遲線單元HCDLU (201)的第二信號(hào)輸出端QP0-；第 一級(jí)半周期延遲線單元HCDLU(201)的第六信號(hào)輸入端即HDLI+接第二半周期延遲線單元 HCDLU(201)的第三信號(hào)輸出端HDL0+;第一級(jí)半周期延遲線單元HCDLU(201)的第七信號(hào)輸 入端即HDLI-接第二半周期延遲線單元HCDLU (201)的第四信號(hào)輸出端HDL0-，第一級(jí)半周 期延遲線單元HCDLU (201)的第一信號(hào)輸出端QP0+和第二信號(hào)輸出端QP0-懸空，第一級(jí)半 周期延遲線單元HCDLU (201)的第三信號(hào)輸出端HDL0+即半周期延遲線HCDL(20)輸出端的 輸出信號(hào)(CKD+)，第一級(jí)半周期延遲線單元HCDLU (201)的第四信號(hào)輸出端HDL0-即半周期 延遲線HCDL(20)輸出端的輸出信號(hào)(CKD-)；從第二級(jí)半周期延遲線單元HCDLU(201)開(kāi)始至倒數(shù)第二級(jí)半周期延遲線單元 HCDLU (201)中，后級(jí)半周期延遲線單元HCDLU (201)的第一信號(hào)輸入端即DLI+接前級(jí)半周 期延遲線單元HCDLU (201)的第五信號(hào)輸出端DL0+，后級(jí)半周期延遲線單元HCDLU (201)的 第二信號(hào)輸入端即DLI-接前級(jí)半周期延遲線單元HCDLU(201)的第六信號(hào)輸出端DL0-， 后級(jí)半周期延遲線單元HCDLU(201)的第一信號(hào)輸出端即QP0+接前級(jí)半周期延遲線單元 HCDLU(201)的第四信號(hào)輸入端QPI+，后級(jí)半周期延遲線單元HCDLU(201)的第二信號(hào)輸出 端即QP0-接前級(jí)半周期延遲線單元HCDLU (201)的第五信號(hào)輸入端QPI-，后級(jí)半周期延遲 線單元HCDLU(201)的第三信號(hào)輸出端HDL0+接前級(jí)半周期延遲線單元HCDLU(201)的第六信號(hào)輸入端即HDLI+;后級(jí)半周期延遲線單元HCDLU(201)的第四信號(hào)輸出端HDL0-接 前級(jí)半周期延遲線單元HCDLU(201)的第七信號(hào)輸入端即HDLI-;后級(jí)半周期延遲線單元 HCDLU(201)的第三信號(hào)輸入端ENI接前級(jí)半周期延遲線單元HCDLU(201)的第七信號(hào)輸出 端即EN0 ；第n級(jí)半周期延遲線單元HCDLU(201)的第一信號(hào)輸入端DLI+、第二信號(hào)輸入端DLI-、 第一信號(hào)輸出端QP0+、第二信號(hào)輸出端QP0-、第三信號(hào)輸出端HDL0+、第四信號(hào)輸出端 HDL0-、第三信號(hào)輸入端ENI端接法同中間級(jí)，第五信號(hào)輸出端DL0+、第六信號(hào)輸出端DL0-、 第七信號(hào)輸出端EN0端懸空，第四信號(hào)輸入端QPI+、第七信號(hào)輸入端HDLI-接高電平，第五 信號(hào)輸入端QPI-、第六信號(hào)輸入端HDLI+接低電平；所有半周期延遲線單元HCDLU(201)的第八信號(hào)輸入端即時(shí)鐘信號(hào)輸入端(CK)接半周 期延遲線HCDL(20)輸入端的輸入時(shí)鐘信號(hào)(CKB)；所有半周期延遲線單元HCDLU(201)的 第九信號(hào)輸入端即全局使能端輸入端(EN)接電源控制模塊PM(50)，其中n為大于5的自然 數(shù)。
4.根據(jù)權(quán)利要求1所述的預(yù)充電邏輯數(shù)字時(shí)鐘占空比校準(zhǔn)電路，其特征在于所述的匹 配延遲線(30)采用5級(jí)半周期延遲線單元HCDLU (201)依次串聯(lián)而成，第一級(jí)半周期延遲 線單元HCDLU(201)的第一信號(hào)輸入端即DLI+接輸入緩沖級(jí)BUF(IO)的第一信號(hào)輸出端輸 出的時(shí)鐘信號(hào)(CK+)，第一級(jí)半周期延遲線單元HCDLU (201)的第二信號(hào)輸入端即DLI-接 輸入緩沖級(jí)BUF(IO)的第二信號(hào)輸出端輸出端的輸出時(shí)鐘信號(hào)(CK-)，第一級(jí)半周期延遲 線單元HCDLU (201)的第三信號(hào)輸入端即延遲線使能輸入端ENI接低電平，第一級(jí)半周期延 遲線單元HCDLU(201)的第四信號(hào)輸入端即QPI+接第二半周期延遲線單元HCDLU(201)的 第一信號(hào)輸出端QP0+ ；第一級(jí)半周期延遲線單元HCDLU (201)的第五信號(hào)輸入端即QPI-接 第二半周期延遲線單元HCDLU(201)的第二信號(hào)輸出端QP0-;第一級(jí)半周期延遲線單元 HCDLU(201)的第六信號(hào)輸入端即HDLI+接第二半周期延遲線單元HCDLU(201)的第三信 號(hào)輸出端HDL0+;第一級(jí)半周期延遲線單元HCDLU(201)的第七信號(hào)輸入端即HDLI-接 第二半周期延遲線單元HCDLU(201)的第四信號(hào)輸出端HDL0-，第一級(jí)半周期延遲線單元 HCDLU(201)的第一信號(hào)輸出端QP0+和第二信號(hào)輸出端QP0-懸空，第一級(jí)半周期延遲線單 元HCDLU(201)的第三信號(hào)輸出端HDL0+即匹配延遲線MDL(30)輸出端的輸出信號(hào)(CKM+)， 第一級(jí)半周期延遲線單元HCDLU(201)的第四信號(hào)輸出端HDL0-即匹配延遲線MDL(30)輸 出端的輸出信號(hào)(CKM-)；從第二級(jí)半周期延遲線單元HCDLU(201)開(kāi)始至倒數(shù)第二級(jí)半周期延遲線單元 HCDLU (201)中，后級(jí)半周期延遲線單元HCDLU (201)的第一信號(hào)輸入端即DLI+接前級(jí)半周 期延遲線單元HCDLU (201)的第五信號(hào)輸出端DL0+，后級(jí)半周期延遲線單元HCDLU (201)的 第二信號(hào)輸入端即DLI-接前級(jí)半周期延遲線單元HCDLU(201)的第六信號(hào)輸出端DL0-， 后級(jí)半周期延遲線單元HCDLU(201)的第一信號(hào)輸出端即QP0+接前級(jí)半周期延遲線單元 HCDLU (201)的第四信號(hào)輸入端QPI+，后級(jí)半周期延遲線單元HCDLU (201)的第二信號(hào)輸出 端即QP0-接前級(jí)半周期延遲線單元HCDLU (201)的第五信號(hào)輸入端QPI-，后級(jí)半周期延遲 線單元HCDLU(201)的第三信號(hào)輸出端HDL0+接前級(jí)半周期延遲線單元HCDLU(201)的第 六信號(hào)輸入端即HDLI+;后級(jí)半周期延遲線單元HCDLU(201)的第四信號(hào)輸出端HDL0-接 下一半周期延遲線單元HCDLU(201)的第七信號(hào)輸入端即HDLI-;后級(jí)半周期延遲線單元HCDLU(201)的第三信號(hào)輸入端ENI接前級(jí)半周期延遲線單元HCDLU(201)的第七信號(hào)輸出 端即EN0 ；第五級(jí)半周期延遲線單元HCDLU(201)的第一信號(hào)輸入端DLI+、第二信號(hào)輸入端 DLI-、第一信號(hào)輸出端QP0+、第二信號(hào)輸出端QP0-、第三信號(hào)輸出端HDL0+、第四信號(hào)輸出 端HDL0-、第三信號(hào)輸入端Ml端接法同中間級(jí)，第五信號(hào)輸出端DL0+、第六信號(hào)輸出端 DL0-懸空，第六信號(hào)輸入端HDLI+、第四信號(hào)輸入端QPI+接高電平，第七信號(hào)輸入端HDLI-、 第五信號(hào)輸入端QPI-接低電平，所有半周期延遲線單元HCDLU(201)的第九信號(hào)輸入端即 全局使能端輸入端(EN)接低電平。
5.根據(jù)權(quán)利要求1所述的預(yù)充電邏輯數(shù)字時(shí)鐘占空比校準(zhǔn)電路，其特征在于所述的RS 觸發(fā)器(40)使用差分形式的復(fù)位輸入端(R+與R-)、置位輸入端(S+與S-)和結(jié)果輸出端 (Q+與Q-)，RS觸發(fā)器(40)的差分復(fù)位輸入端(R+與R-)接RS觸發(fā)器(40)輸入信號(hào)CKD+ 和CKD-，RS觸發(fā)器(40)的差分復(fù)位輸入端(S+與S-)接RS觸發(fā)器(40)輸入信號(hào)CKM+和 CKM-;RS觸發(fā)器(40)的差分輸出端(Q+與Q-)處信號(hào)即為校準(zhǔn)后的具有50%占空比校準(zhǔn) 時(shí)鐘信號(hào)，取差分輸出格式的同相輸出端Q+信號(hào)即為校準(zhǔn)時(shí)鐘信號(hào)CK0。
6.根據(jù)權(quán)利要求3或4所述的預(yù)充電邏輯數(shù)字時(shí)鐘占空比校準(zhǔn)電路，其特征在于所 述的半周期延遲線HCDL(20)中第六至第n級(jí)半周期延遲線單元HCDLU(201)以及匹配延 遲線(30)采用的5級(jí)半周期延遲線單元HCDLU(201)結(jié)構(gòu)相同，每個(gè)半周期延遲線單元 HCDLU(201)都包括三個(gè)基本延遲單元(SFDLY)、二個(gè)差分D觸發(fā)器(DDFF)、反相器、選擇器 (Full_select)和五個(gè)M0S管，其中第一 M0S管(S1)的柵極分別接第一、第二基本延遲單 元(SFDLY)的BN端后接電源，第一 M0S管(S1)的源極分別與第一 M0S管(S1)的漏極以及 第一、第二基本延遲單元(SFDLY)的BP端和discharge端相連接后接地，第一基本延遲單 元(SFDLY)的YP端和YN端與第二基本延遲單元(SFDLY)的AP端、AN端對(duì)應(yīng)連接，二個(gè)差 分D觸發(fā)器(DDFF)的CK端連接，第一、第二差分D觸發(fā)器(DDFF)的DP和DN端分別與對(duì) 應(yīng)的第一、第二基本延遲單元(SFDLY)的BYP端和BYN端連接，第一差分D觸發(fā)器(DDFF) 的QP端接選擇器(Full_Select)ENPl端，第一差分D觸發(fā)器(DDFF)的QN端分別接選擇器 (Full_select)ENNl端和第二、三M0S管的源極，第一差分D觸發(fā)器(DDFF)的PULSE端接 選擇器(Full_seleCt)PULSEl端，第二差分D觸發(fā)器(DDFF)的QP端分別接選擇器(Full_ select) ENP2端、第二和第五M0S管的柵極，第二差分D觸發(fā)器(DDFF)的QN端分別接選擇 器(Full_Select)ENN2端和第三、四M0S管的柵極，第二差分D觸發(fā)器(DDFF)的PULSE端接 選擇器(Full_select)PULSE2端，選擇器(Full_select)的ENP3端分別接第四、五M0S管 的源極，第二、三、四、五M0S管的漏極分別連接后串接反相器，第三基本延遲單元(SFDLY) 的discharge腳分別接第一、第二基本延遲單元(SFDLY)的charge腳，選擇器(Fullselect)的OP腳接第三基本延遲單元(SFDLY)的BP腳，選擇器(Full_ select)的ON腳接第三基本延遲單元(SFDLY)的BN腳。
7.根據(jù)權(quán)利要求3所述的預(yù)充電邏輯數(shù)字時(shí)鐘占空比校準(zhǔn)電路，其特征在于所述的 半周期延遲線HCDL(20)中的第一至第五級(jí)半周期延遲線單元HCDLU (201)的結(jié)構(gòu)如下每 個(gè)半周期延遲線單元HCDLU(201)都包括三個(gè)基本延遲單元(SFDLY)、二個(gè)差分D觸發(fā)器 (DDFF)、反相器、選擇器(Fullselect)和五個(gè)M0S管，其中第一 M0S管(S1)的柵極分別接 第一、第二基本延遲單元(SFDLY)的BN端后接電源，第一M0S管(S1)的源極分別與第一M0S管(S1)的漏極以及第一、第二基本延遲單元(SFDLY)的BP端和discharge端相連接后接 地，第一基本延遲單元(SFDLY)的YP端和YN端與第二基本延遲單元(SFDLY)的AP端、AN 端對(duì)應(yīng)連接，二個(gè)差分D觸發(fā)器(DDFF)的CK端連接，第一、第二差分D觸發(fā)器(DDFF)的DP 和DN端分別與對(duì)應(yīng)的第一、第二基本延遲單元(SFDLY)的BYP端和BYN端連接，第一差分 D觸發(fā)器(DDFF)的QP端接選擇器(Full_Select)ENPl端，第一差分D觸發(fā)器(DDFF)的QN 端分別接選擇器(Full_seleCt)ENm端和第二、三M0S管的源極，第一差分D觸發(fā)器(DDFF) 的PULSE端接選擇器(Full_seleCt)PULSEl端，第二差分D觸發(fā)器(DDFF)的QP端分別接 選擇器(Full_Select)ENP2端、第二和第五M0S管的柵極，第二差分D觸發(fā)器(DDFF)的QN 端分別接選擇器(Full_Select)ENN2端和第三、四M0S管的柵極，第二差分D觸發(fā)器(DDFF) 的PULSE端接選擇器(Full_select)PULSE2端，選擇器(Full_select)的ENP3端分別接第 四、五M0S管的源極，第二、三、四、五M0S管的漏極分別連接后串接反相器，第三基本延遲單 元(SFDLY)的discharge腳分別接第一、第二基本延遲單元(SFDLY)的charge腳。第三延 遲線單元(SFDLY)的BP腳接地，第三延遲線單元(SFDLY)的BN腳接電源。
全文摘要
本發(fā)明公布了一種預(yù)充電邏輯數(shù)字時(shí)鐘占空比校準(zhǔn)電路，包括輸入緩沖級(jí)BUF、周期延遲線HCDL、匹配延遲線MDL、RS觸發(fā)器和電源控制模塊PM。本發(fā)明占空比校準(zhǔn)電路具有快速建立(1.5個(gè)時(shí)鐘周期)、相對(duì)穩(wěn)定、占空比校正誤差無(wú)累計(jì)效應(yīng)；相對(duì)于一些基于數(shù)字檢測(cè)和調(diào)整方式的占空比校準(zhǔn)電路，本發(fā)明采用一種差分預(yù)充電邏輯來(lái)構(gòu)造基本延遲單元，使其具有更小的延遲時(shí)間，從而顯著提高電路的工作頻率上限和校準(zhǔn)精度。本發(fā)明使用了全新結(jié)構(gòu)的RS觸發(fā)器，實(shí)現(xiàn)了對(duì)從置位端到輸出端、以及從復(fù)位端到輸出端路徑延時(shí)的更精確的匹配，以及在各個(gè)工藝角條件下保持一致的特性。
文檔編號(hào)H03K5/156GK101834587SQ201010164358
公開(kāi)日2010年9月15日 申請(qǐng)日期2010年5月6日 優(yōu)先權(quán)日2010年5月6日
發(fā)明者劉鵬飛, 吳建輝, 張萌, 沈海峰, 趙煒, 顧丹紅, 顧俊輝, 馬瀟 申請(qǐng)人:東南大學(xué)