專利名稱：一種低開銷的高速加法器瞬態(tài)故障自動校正電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路設(shè)計領(lǐng)域，主要涉及到集成電路芯片的瞬態(tài)故障預(yù)防和恢復(fù)領(lǐng)域，特指利用電路的設(shè)計加固技術(shù)，實現(xiàn)低開銷的高速加法器瞬態(tài)故障自動校正，從而提高電路可靠性的結(jié)構(gòu)和技術(shù)。
背景技術(shù)：
集成電路中的瞬態(tài)故障主要由各種高能粒子引起。高能粒子射入集成電路時，將發(fā)生瞬時充放電，充放的電荷被敏感區(qū)域吸收，將導(dǎo)致集成電路邏輯狀態(tài)發(fā)生改變，引起運(yùn)行錯誤或輸出錯誤，嚴(yán)重影響了集成電路的可靠性。引起瞬態(tài)故障的高能粒子，主要來源于宇宙輻射環(huán)境、核輻射環(huán)境和封裝材料等。過去曾經(jīng)認(rèn)為由于高能粒子在穿越大氣層時能量迅速減弱，將不會引起地面上的集成電路發(fā)生功能錯誤。但是隨著制造工藝的不斷發(fā)展， 超大規(guī)模集成電路的特征尺寸越來越小，其柵長度、節(jié)點尺寸、深度、氧化層厚度等都相應(yīng)減小，P-N結(jié)臨界電荷也大大下降。另一方面，集成電路工作頻率越來越高，工作電壓越來越低。這些變化都使集成電路對單粒子效應(yīng)表現(xiàn)出了更強(qiáng)的敏感性。所以較低能量的粒子也有可能影響集成電路的正常運(yùn)行。研究顯示，瞬態(tài)故障引起的失效是集成電路最重要的失效原因。因此，不僅在空間環(huán)境中，甚至在地面上的集成電路也面臨著高能粒子的威脅。 應(yīng)用于軍事和航空航天領(lǐng)域的集成電路必須考慮高能粒子引起的瞬態(tài)故障，以提高系統(tǒng)的可靠性。以前有研究指出，與時序電路相比，組合電路對高能粒子的敏感性較低，不易產(chǎn)生瞬態(tài)故障。但是由于存儲器等時序元件結(jié)構(gòu)規(guī)整，可以使用奇偶校驗或糾錯編碼(Error CorrectionCodes, ECC)等方法進(jìn)行保護(hù)。組合電路結(jié)構(gòu)復(fù)雜，規(guī)則性較差，無法應(yīng)用類似的方法進(jìn)行保護(hù)。而且隨著集成電路工藝的發(fā)展，組合電路中的瞬態(tài)故障將趕上甚至超過存儲器，成為導(dǎo)致集成電路失效的主要原因，必須考慮瞬態(tài)故障的保護(hù)。在航天航空等可靠性要求很高的應(yīng)用中，組合電路一般通過三模冗余(Triple ModularRedundancy,TMR)進(jìn)行加固。三模冗余將原始電路復(fù)制為三個副本，并對電路輸出利用三選二表決器進(jìn)行選擇，從而確保結(jié)果的正確性。然而三模冗余會帶來很大的面積、功耗和性能開銷，對于普通的集成電路來說成本太高，無法大規(guī)模應(yīng)用。而雙模冗余將原始的電路復(fù)制為兩個副本，并對輸出結(jié)果進(jìn)行比較以檢測瞬態(tài)故障，降低了容錯的開銷。但是這種方法無法自動糾正電路中的故障，需要增加額外的錯誤處理機(jī)制，這又增加的設(shè)計的復(fù)雜性。為了解決以上問題，研究者提出兩種技術(shù)副本糾錯和時移糾錯技術(shù)。圖1(a)表示了副本糾錯的結(jié)構(gòu)，它將C單元(其電路結(jié)構(gòu)如圖2所示)應(yīng)用到雙模冗余結(jié)構(gòu)中，代替原來兩部分副本輸出的比較電路，可以自動糾正電路中的瞬態(tài)故障，但面積開銷仍然較大。 圖1(b)表示了時移糾錯的結(jié)構(gòu)，它沒有采用雙模冗余結(jié)構(gòu)，而是在電路的輸出后加入一個延時單元，原始輸出與延時后的輸出同時進(jìn)入C單元，也可以自動糾正電路中的瞬態(tài)故障， 與副本糾錯相比，面積開銷大大降低，但電路的延時會有較大增加。

發(fā)明內(nèi)容
副本糾錯和時移糾錯技術(shù)雖然降低了三模冗余的開銷，并且解決了雙模冗余只能檢錯無法糾錯的問題，但是它們?nèi)匀淮嬖谳^大的面積開銷或延時開銷，限制了兩種技術(shù)的應(yīng)用。組合電路內(nèi)部存在大量的固有冗余資源，包括硬件冗余和時間冗余。然而，已有的技術(shù)只單獨對某一種冗余進(jìn)行研究，很少有技術(shù)充分開發(fā)和利用這兩種資源。如果能夠充分開發(fā)這些硬件冗余和時間冗余資源用于容錯，將可以大大降低副本糾錯和時移糾錯技術(shù)的面積和延時開銷，使得資源利用更加高效，以很小的代價設(shè)計高可靠的電路。加法器是組合邏輯電路的一種最典型元件，廣泛應(yīng)用于集成電路的各種運(yùn)算單元中。加法器的可靠性對整個芯片的可靠性具有重要的影響。本發(fā)明基于以上思想，提出了一種低開銷的高速加法器瞬態(tài)故障自動校正電路，主要的技術(shù)點包括下列幾個方面1.開發(fā)加法器中固有的硬件冗余資源用于錯誤校正，降低了容錯的面積開銷；2.開發(fā)加法器中固有的時間冗余資源用于錯誤校正和面積降低，不但降低了容錯的延時開銷，還一定程度上降低了電路的面積；3.將基于C單元的錯誤校正技術(shù)與開發(fā)固有硬件和時間冗余相結(jié)合，增強(qiáng)加法器的容錯能力，使之可以自行糾正其中的瞬態(tài)故障。本發(fā)明公開的高速加法器瞬態(tài)故障校正電路重點關(guān)注降低容錯的開銷和提高糾錯的能力。本發(fā)明的技術(shù)優(yōu)勢在于1.能夠以較小的面積和延時開銷實現(xiàn)瞬態(tài)故障的防護(hù)，只需很小的成本，并且能夠保持高速加法器的性能優(yōu)勢；2.充分開發(fā)了加法器中固有的硬件和時間冗余資源，提高資源利用效率，減小不必要的資源浪費(fèi)；3.能夠?qū)﹄娐分械乃矐B(tài)故障自動校正，實現(xiàn)了較強(qiáng)的容錯能力，大大增強(qiáng)了加法器的可靠性。本發(fā)明所提出的技術(shù)可以擴(kuò)展到其它組合電路結(jié)構(gòu)中。隨著工藝的快速發(fā)展，組合電路的瞬態(tài)故障問題變得越來越嚴(yán)重，開發(fā)組合電路中固有的冗余資源來提高其可靠性，所需開銷較小，具有重要的意義和實用價值。


圖1副本糾錯和時移糾錯結(jié)構(gòu)；圖2C單元電路結(jié)構(gòu)；圖3本發(fā)明公開的高速加法器總體結(jié)構(gòu)；圖4本發(fā)明公開的高速加法器瞬態(tài)故障校正電路組進(jìn)位G/P產(chǎn)生部分；圖5本發(fā)明公開的高速加法器瞬態(tài)故障校正電路進(jìn)位樹部分；圖6傳統(tǒng)基于稀疏樹高速加法器的關(guān)鍵路徑和非關(guān)鍵路徑示意；圖7本發(fā)明公開的高速加法器瞬態(tài)故障校正電路關(guān)鍵路徑和非關(guān)鍵路徑部分；圖8本發(fā)明與其它結(jié)構(gòu)的面積、延時和面積延時積比較。
具體實施方式
以下結(jié)合附圖，詳細(xì)說明本發(fā)明公開的低開銷的高速加法器瞬態(tài)故障自動校正電路的結(jié)構(gòu)和工作過程。本發(fā)明公開的低開銷的高速加法器瞬態(tài)故障自動校正電路由三個部分構(gòu)成，如圖 3所示，分別為組進(jìn)位G/P產(chǎn)生部分、進(jìn)位樹部分以及部分和產(chǎn)生與選擇部分。為了清楚地闡述，以下以64位加法器為例說明。事實上，本發(fā)明的結(jié)構(gòu)適用于任何位寬的加法器。組進(jìn)位G/P產(chǎn)生部分產(chǎn)生4位一組的G/P組進(jìn)位信號。輸入為4位的Ai+3 Ai和 Bi+3 Bi,經(jīng)過三級邏輯，輸出組進(jìn)位產(chǎn)生信號Gi+3, i和組進(jìn)位傳播信號Pi+3, i，如圖4所示。 圖中最上層的4個實心矩形自右至左分別表示如下操作G1 =Α·Β丨’ Pi =A1 θ Bi[Equ.l]
GmPm = Am Bm[Equ.2]
Gi+2二 4+2·βΗ2，Pi+2=A,+2 Bi+2[Equ.3]
Gm=4+3·盡+3，Pi+3=Al+i@BM[Equ.4]中間層的2個實心圓形自右至左分別表示如下操作Gi+lji = Gi+1+Pi+1 · Gi, Pi+1, i = Pi+1 · Pi[Equ. 5]Gi+3, i+2 = Gi+3+Pi+3 · Gi+2，Pi+3, i+2 = Pi+3 · Pi+2[Equ. 6]最下層的1個實心圓形表示如下操作Gi+3, i = Gi+3, i+2+Pi+3, i+2 · Gi+lji, Pi+3, i = Pi+3, i+2 · Pi+1, i [Equ. 7]在64位加法器中，共有16組圖4中的組進(jìn)位G/P產(chǎn)生模塊。為了增強(qiáng)組進(jìn)位G/P 產(chǎn)生部分的可靠性，每個模塊都復(fù)制一份，兩個副本使用相同的輸入，而輸出連到稀疏進(jìn)位樹的不同信號。稀疏進(jìn)位樹部分由稀疏進(jìn)位節(jié)點整列、增加的一級進(jìn)位節(jié)點和最后的一組C單元組成，如圖5所示。稀疏進(jìn)位節(jié)點陣列在圖中為藍(lán)色框中的部分，它們與一個N/4位的 Kogge-Stone (KS)加法器的進(jìn)位節(jié)點陣列類似，對于64位加法器，共由16列組成，每列共4 級，每個實心圓形節(jié)點實現(xiàn)以下功能Gi+1, i = Gi+1+Pi+1 · Gi, Pi+1, i = Pi+1 · Pi[Equ. 8]稀疏進(jìn)位節(jié)點陣列中的空心圓形實現(xiàn)以下功能G i + ！ , i = Gi + 1+Pi + 1· Gi [Equ. 9]在稀疏進(jìn)位節(jié)點陣列中，黑色的節(jié)點和連線用于計算4i+3(i = 0,2,4,…，14)位的進(jìn)位，而紅色的節(jié)點和連線用于計算4i+3(i = 1,3,5,…，15)位的進(jìn)位，黑色和紅色兩部分之間沒有信號連接，相互獨立，互不影響。這樣，黑色和紅色兩部分形成天然的硬件資源冗余，我們利用這種固有冗余特性用于容錯，可大大提高資源利用率。為了開發(fā)冗余，在稀疏進(jìn)位節(jié)點陣列后增加一級進(jìn)位節(jié)點，從而使得每4i+3(i = 0,1,2,…，1 位的進(jìn)位信號都由黑色和紅色兩部分計算。組進(jìn)位G/P產(chǎn)生部分的兩組輸出分別與黑色和紅色信號相連。這樣加法器進(jìn)位樹形成兩個獨立的副本。在增加的一級進(jìn)位節(jié)點后，我們增加一級C單元。這樣，加法器進(jìn)位樹與副本糾錯的結(jié)構(gòu)類似，可以自動改正其中出現(xiàn)的任何瞬態(tài)故障。與副本糾錯不同的是，我們不需要增加大量的硬件開銷，而是通過開發(fā)固有的硬件冗余來實現(xiàn)硬件的復(fù)制，大大降低了容錯的面積開銷。圖6表示了傳統(tǒng)的稀疏樹加法器的關(guān)鍵路徑與非關(guān)鍵路徑，其中非關(guān)鍵路徑即為部分和產(chǎn)生與選擇部分的結(jié)構(gòu)，它由兩組4位的串行進(jìn)位加法器(Ripple Carry Adder, RCA)和一組4位多路選擇器(MUX)組成。兩組4位的進(jìn)位傳播加法器分別產(chǎn)生進(jìn)位為“0” 的部分和PsumO和進(jìn)位為“1”的部分和psuml，psumO與psuml連接到多路選擇器，由關(guān)鍵路徑得到的進(jìn)位信號進(jìn)行選擇，最終得到加法器的和。由于非關(guān)鍵路徑上的延時遠(yuǎn)小于關(guān)鍵路徑的延時，因此存在較多的松弛時間沒有得到充分的利用。這部分松弛時間即為加法器中的固有時間冗余資源。本發(fā)明通過對非關(guān)鍵路徑進(jìn)行改造，充分開發(fā)固有的時間冗余資源進(jìn)行容錯，并利用時間冗余減小面積，大大降低了容錯的時間開銷，同時減小了芯片的面積。本發(fā)明提出的部分和產(chǎn)生與選擇部分如圖7所示。我們在非關(guān)鍵路徑上只使用一個進(jìn)位為“O”的4位串行進(jìn)位加法器，在4位加法器的輸出連接一組延時單元τ。4位加法器的原始輸出和經(jīng)過τ單元延時的輸出連接到一組C單元中，這形成一個類似時移糾錯的結(jié)構(gòu)。與時移糾錯不同的是，由于是在非關(guān)鍵路徑中，我們利用了加法器中的時間冗余來構(gòu)造時移糾錯，不會增加延時，即不會對加法器的性能造成任何損失。C單元的輸出即為psumO，在C單元之后，再連接一個已經(jīng)提出的RIC模塊，從而產(chǎn)生psuml。psumO和psuml接入多路選擇器進(jìn)行選擇輸出最終結(jié)果。這里我們通過使用RIC 結(jié)構(gòu)來開發(fā)時間冗余，減少一個4位串行加法器，用以換取面積的降低。因此，非關(guān)鍵路徑中的固有時間冗余資源得到了充分的利用，不僅增加了加法器自動糾錯的能力，而且減少了器件的使用，從而降低面積。我們對本發(fā)明提出的加法器結(jié)構(gòu)與其它加法器在面積、延時和面積延時積(Area DelayProduct, ADP)三方面進(jìn)行比較，如圖8所示。比較以無糾錯能力的標(biāo)準(zhǔn)KS加法器為參照，參與比較的可靠加法器有三模冗余加法器(TMR)、具有RIC結(jié)構(gòu)的三模冗余加法器 (TMR+RIC)、副本糾錯加法器(ECD)和時移糾錯加法器(ECTO)。從結(jié)果可以看到，三模冗余加法器的面積約為標(biāo)準(zhǔn)KS加法器的300%以上，因此面積延時積高達(dá)3. 96 ；具有RIC結(jié)構(gòu)的三模冗余加法器通過增加較小的延時使得面積在一定程度上減小，因此面積延時積比三模冗余加法器有所降低；副本糾錯加法器由于只使用雙模冗余，面積約為標(biāo)準(zhǔn)KS加法器的 250%左右，因此面積延時積降低到2. 39 ；時移糾錯加法器具有最大的延時，但是其面積開銷卻降低到很小，因此面積延時積相應(yīng)較小，約為1.96 ；而本發(fā)明提出的加法器由于充分開發(fā)了加法器中的硬件冗余和時間冗余，因此面積和延時都大大降低，分別約為標(biāo)準(zhǔn)KS加法器的112%和106%。面積和延時的大幅度降低使得本發(fā)明的結(jié)構(gòu)具有最小的面積延時積，約為1. 19。綜上所述，鑒于瞬態(tài)故障自動校正的可靠加法器面積開銷和延時開銷較大的問題，本發(fā)明公開了一種低開銷的高速加法器瞬態(tài)故障自動校正電路，通過充分開發(fā)加法器中天然存在的硬件冗余和時間冗余資源，從而大幅度降低高速加法器瞬態(tài)故障自動校正的面積和延時開銷。所提出的技術(shù)可以擴(kuò)展到其它組合電路結(jié)構(gòu)中。隨著工藝的快速發(fā)展， 組合電路的瞬態(tài)故障問題變得越來越嚴(yán)重，開發(fā)組合電路中固有的冗余資源來提高其可靠性，所需開銷較小，具有一定的實用價值。
權(quán)利要求
1. 一種低開銷的高速加法器瞬態(tài)故障自動校正電路，其特征在于 通過將并行加法器關(guān)鍵路徑進(jìn)位樹中的固有硬件冗余和具有瞬態(tài)故障校正能力的C 單元結(jié)合，能夠以較低的面積開銷實現(xiàn)關(guān)鍵路徑電路中瞬態(tài)故障的自動校正；通過采用稀疏樹結(jié)構(gòu)與固有硬件冗余的開發(fā)相結(jié)合，大大降低了連線復(fù)雜度，進(jìn)一步減小面積，同時提高性能；通過將并行加法器非關(guān)鍵路徑中的固有時間冗余和可校正瞬態(tài)故障的C單元結(jié)合，能夠以較低的延時開銷實現(xiàn)非關(guān)鍵路徑電路中瞬態(tài)故障的自動校正；通過將反向進(jìn)位輸入(InvertedCarry-In，RIC)技術(shù)與固有時間冗余的開發(fā)相結(jié)合，可用非關(guān)鍵路徑的松弛時間換取硬件消耗，進(jìn)一步減小加法器面積；具體的電路形式包括組進(jìn)位(G/P)產(chǎn)生、關(guān)鍵路徑上的進(jìn)位樹和非關(guān)鍵路徑上的部分和產(chǎn)生與選擇三個組成部分；組進(jìn)位(G/P)產(chǎn)生部分包括兩組獨立的組進(jìn)位(G/P)產(chǎn)生模塊，用以形成副本結(jié)構(gòu)；進(jìn)位樹的稀疏樹部分與一個(N/4)位的Kogge-Mone進(jìn)位樹相同，稀疏進(jìn)位樹后需要增加一級進(jìn)位邏輯，用以將奇偶進(jìn)位信號產(chǎn)生出獨立的兩組進(jìn)位信號；增加的一級進(jìn)位邏輯之后接一組C單元，形成副本糾錯結(jié)構(gòu)；部分和產(chǎn)生與選擇部分使用一組4位串行進(jìn)位加法器，輸入(Cin)為“0”;4位串行進(jìn)位加法器后接一組C單元，C單元的兩個輸入分別為4位串行進(jìn)位加法器的輸出和經(jīng)過τ單元延時后的4位串行進(jìn)位加法器輸出，形成時移糾錯結(jié)構(gòu)；C單元之后采用RIC結(jié)構(gòu)產(chǎn)生兩個輸出(I^sumO和I^uml)，最后經(jīng)過一個多路選擇器(MUX)進(jìn)行選擇，得到最后的加法器輸出結(jié)果。
全文摘要
組合邏輯中的瞬態(tài)故障成為VLSI電路設(shè)計的重要挑戰(zhàn)。作為組合邏輯的一種典型元件，加法器廣泛應(yīng)用于運(yùn)算單元中。本發(fā)明公開了一種低開銷的高速加法器瞬態(tài)故障自動校正電路。該結(jié)構(gòu)通過開發(fā)加法器電路中大量存在的固有硬件冗余和時間冗余，以較低的開銷實現(xiàn)高速加法器中瞬態(tài)故障的自動校正，顯著降低了容錯的面積和性能開銷；通過將基于C單元的故障校正技術(shù)與固有的硬件冗余和時間冗余相結(jié)合，進(jìn)一步增強(qiáng)了加法器的瞬態(tài)故障校正能力。所提出的加法器與其它結(jié)構(gòu)相比具有更佳的面積-延時開銷折中。
文檔編號H03M13/03GK102255618SQ20101017694
公開日2011年11月23日 申請日期2010年5月20日 優(yōu)先權(quán)日2010年5月20日
發(fā)明者樂大珩, 何小威, 孫巖, 張均安, 張明, 張民選, 李少青, 段志奎, 譚曉強(qiáng), 趙振宇, 陳吉華, 馬卓 申請人:中國人民解放軍國防科學(xué)技術(shù)大學(xué)