專利名稱：運算放大器和使用運算放大器的半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種運算放大器和使用運算放大器的半導體器件。
背景技術(shù)：
運算放大器是在各種半導體集成電路中使用的典型的模擬電路之一。在從負電源 電壓Vss到正電源電壓Vdd的電壓范圍內(nèi)能夠進行操作的運算放大器電路被特別地稱為軌對 軌放大器。例如，由軌對軌放大器形成的電壓跟隨器被用作用于驅(qū)動液晶顯示面板和其他 顯示面板的顯示面板驅(qū)動器的輸出級。

圖1是示出在日本專利申請公布No. H06-326529 (和相應的美國專利 No. 5,311,145)中公開的典型的軌對軌放大器的電路示意圖。圖1中所示的運算放大器在 課本和著名文獻中經(jīng)常被描述為關(guān)于CMOS模擬電路技術(shù)的基準電路。圖1中的運算放大器能夠被劃分為輸入級1、中間級2以及輸出級3。輸入級1包 括PMOS晶體管MPp MP2 ；NMOS晶體管麗” MN2 ；以及恒流源I1和12。中間級2包括電流鏡 2a、2b ；浮置電流源2c ；以及恒流源13。電流鏡2a是所謂的折疊級聯(lián)型電流鏡并且作為有 源負載進行操作。電流鏡2a包括PMOS晶體管MP3、MP4、MP5以及MP6。類似地，電流鏡2b是 折疊級聯(lián)型電流鏡并且作為有源負載進行操作。電流鏡2b包括NMOS晶體管MN3、MN4, MN5 以及MN6。浮置電流源2c包括PMOS晶體管MP7和NMOS晶體管MN7。輸出級3包括PMOS晶 體管MP8和NMOS晶體管MN8。相位補償電容器C” C2被連接在中間級2與輸出級3之間。NMOS晶體管MN1和MN2具有共同連接的源極并且形成N溝道差分對。恒流源I1被 連接至N溝道差分對與負電源線之間。類似地，PMOS晶體管MP1* MP2具有共同連接的源 極并且形成P溝道接收差分對。恒流源I2被連接在PMOS晶體管MPp MP2的源極與正電源 線之間。PMOS晶體管MP1的柵極和NMOS晶體管的柵極被連接至接收輸入電壓IrT的 反相輸入端子4，而PMOS晶體管MP2的柵極和NMOS晶體管MN2的柵極被連接至接收輸入電 壓In+的非反相輸入端子5。PMOS晶體管MP1的漏極被連接至在中間級2中的NMOS晶體管 MN3的漏極與NMOS晶體管MN5的源極之間的連接節(jié)點N。。PMOS晶體管MP2的漏極被連接至 NMOS晶體管MN4的漏極與NMOS晶體管MN6的源極之間的連接節(jié)點ND。NMOS晶體管MN1的 漏極被連接至PMOS晶體管MP3的漏極與PMOS晶體管MP5的源極之間的連接節(jié)點NA。NMOS 晶體管MN2的漏極被連接至PMOS晶體管MP4的漏極與PMOS晶體管MP6的源極之間的連接 節(jié)點Nb。PMOS晶體管MP3和MP4具有共同連接的源極和共同連接的柵極。PMOS晶體管MP3 和MP4的共同連接的源極被連接至提供有正電源電壓Vdd的正電源線7。PMOS晶體管MP3的 漏極被連接至節(jié)點Na并且PMOS晶體管MP4的漏極被連接至節(jié)點Nb。PMOS晶體管MP5的源極被連接至節(jié)點Na，并且PMOS晶體管MP5的漏極被連接至 PMOS晶體管MP3和MP4的共同連接的柵極和恒流源13。PMOS晶體管MP6的源極被連接至節(jié) 點Nb，并且PMOS晶體管MP6的漏極被連接至中間級2中的輸出節(jié)點Ne。偏置電壓BP1被提供給PMOS晶體管MP5和MP6的共同連接的柵極。 NMOS晶體管麗3和MN4具有共同連接的源極和共同連接的柵極。NMOS晶體管麗3 和MN4的共同連接的源極被連接至提供有負電源電壓Vss的負電源線8。NMOS晶體管MN3的 漏極被連接至節(jié)點N。，并且NMOS晶體管MN4的漏極被連接至節(jié)點Nd。NMOS晶體管MN5的源極被連接至節(jié)點Ne，并且NMOS晶體管MN5的漏極被連接至 NMOS晶體管MN3、MN4的共同連接的柵極和恒流源13。NMOS晶體管MN6的源極被連接至節(jié)點 Nd,并且NMOS晶體管MN6的漏極被連接至中間級2中的輸出節(jié)點NF。偏置電壓BN1被提供 給NMOS晶體管MN5和MN6的共同連接的柵極。PMOS晶體管MP7具有接收偏置電壓BP2的柵極、被連接至輸出節(jié)點Ne的源極、被連 接至輸出節(jié)點Nf的漏極。NMOS晶體管MN7具有接收偏置電壓BN2的柵極、被連接至輸出節(jié) 點Nf的源極以及被連接至輸出節(jié)點Ne的漏極。如上所述，PMOS晶體管MP7和NMOS晶體管 MN7形成浮置電流源2c。恒流源I3被連接在PMOS晶體管MP5的漏極與NMOS晶體管MN5的漏極之間。與浮 置電流源2c的情況一樣，恒流源I3可以是由PMOS晶體管和NMOS晶體管形成的浮置電流 源，晶體管中的一個晶體管的漏極被連接至晶體管中的另一個晶體管的源極。PMOS晶體管MP8是輸出晶體管，所述PMOS晶體管MP8具有被連接至正電源線7的 源極、被連接至輸出節(jié)點Ne的柵極以及被連接至輸出端子6的漏極。同時，NMOS晶體管MN8 是輸出晶體管，所述NMOS晶體管MN8具有被連接至負電源線8的源極、被連接至輸出節(jié)點 Nf的柵極以及被連接至輸出端子6的漏極。從輸出端子6輸出輸出電壓Vout。相位補償電容C1被連接在節(jié)點Nb與輸出端子6之間。同時，相位補償電容C2被 連接在節(jié)點Nd與輸出端子6之間。下面將簡要地描述圖1中的運算放大器電路的操作。為了實現(xiàn)軌對軌操作，輸入 級1具有差分級構(gòu)造，所述輸入級1包括PMOS晶體管差分對和NMOS晶體管差分對這兩者。 這需要對PMOS晶體管差分對的輸出信號和NMOS晶體管差分對的輸出信號進行求和。為此， 差分級輸出被連接至折疊級聯(lián)型電流鏡2a和2b的節(jié)點Na、Nb、Nc以及Nd。這種連接使得能 夠?qū)MOS晶體管差分對和NMOS晶體管差分對的輸出電流進行求和。通過此構(gòu)造，NMOS晶 體管差分對在PMOS晶體管差分對不操作的輸入信號范圍中進行操作。相反地，PMOS晶體 管差分對在NMOS晶體管差分對不操作的輸入信號范圍中操作。結(jié)果，輸入級1在從負電源 電壓Vss至正電源電壓Vdd的整個電壓范圍中操作。本發(fā)明的發(fā)明人認為通過將中間電源電壓Vtt (代替負電源電壓Vss)提供給輸出級 3中的NMOS晶體管MN8的源極或者將中間電源電壓Vmh (代替正電源電壓Vdd)提供給PMOS 晶體管MP8的源極，能夠減少輸出級3中的功耗。更加典型地，中間電源電壓Vk^P Vtt被設(shè) 定為正電源電壓Vdd與負電源電壓Vss之間的一半的電源電壓，S卩，(Vdd-Vss)/2。圖2A和圖 2B示出具有這種構(gòu)造的運算放大器。圖2A、2B中的運算放大器的基本操作與圖1中的運算放大器的基本操作一樣。由 于中間電源電壓Vmh或Vtt被提供給輸出級3中的NMOS晶體管MN8或者PMOS晶體管MP8的 源極，所以差異是輸出動態(tài)范圍被限制。換言之，由于中間電源電壓Vtt被提供給輸出NMOS 晶體管MN8W源極，所以圖2A中的運算放大器的輸出動態(tài)范圍是從Vtc到VDD。應注意的是， 負電源電壓Vss被提供給NMOS晶體管MN8的背柵。類似地，由于中間電源電壓Vmh被提供給輸出PMOS晶體管MP8的源極，所以圖2B中的運算放大器的輸出動態(tài)范圍是從Vss到Vm。在 這里，正電源電壓Vdd被提供給PMOS晶體管MP8的背柵。由于使用圖2Α和圖2Β中的運算 放大器中的、比普通運算放大器的輸出級更低的電壓(通常，一半電壓)來驅(qū)動消耗大部分 功率的輸出級3，所以圖2Α和圖2Β中的運算放大器具有低功耗的優(yōu)點。其他的操作與圖1 中的運算放大器中的操作相同。然而，圖1、圖2Α以及圖2Β中的電路構(gòu)造在設(shè)計和/或低電壓操作中具有困難。例如，對于圖1中的運算放大器，在設(shè)計中間級2中的被級聯(lián)連接的PMOS晶體管ΜΡ4、ΜΡ6以及NMOS晶體管ΜΝ4、ΜΝ6中存在困難。作為有源負載進行操作的電流鏡2a的PMOS 晶體管MP4和MP6的漏-源電壓的總和等于輸出PMOS晶體管MP8的柵-源電壓。類似地，電 流鏡2b的NMOS晶體管MN4和MN6的漏-源電壓的總和等于輸出NMOS晶體管MN8的柵-源 電壓。即，下面的公式保持Vgs (MP8) = Vds (MP4) +Vds (MP6)... (1)，以及
Vgs (MN8) = Vds (MN4) +Vds (MN6)…(2)，其中Ves (MP8)是PMOS晶體管MP8的柵-源電壓，Vds (MN4)是PMOS晶體管MP4的 漏-源電壓；VDS (MP6)是PMOS晶體管MP6的漏-源電壓；Ves (MN8)是NMOS晶體管MN8的 柵-源電壓；VDS (MN4)是NMOS晶體管MN4的漏-源電壓；以及Vds (MN6)是NMOS晶體管MN6 的漏-源電壓。在這里，上述公式需要被滿足以操作五極管(pentode)區(qū)域中的PMOS晶體管MP4、 MP6和NMOS晶體管MN4和MN6,并且這對晶體管的設(shè)計強加許多限制。根據(jù)情況，PMOS晶體 管MP4、MP6和NMOS晶體管MN4、MN6不能夠被設(shè)計為具有所想要的特性。圖2A和圖2B中的 電路構(gòu)造引起類似的問題。當非零背柵電壓被施加到作為輸出晶體管進行操作的NMOS晶體管MN8*PM0S晶 體管MP8時，通過背柵電壓極大地影響柵-源電壓Ves，并且這會阻礙圖2A和圖2B中的電路 構(gòu)造的低電壓操作。詳細地，由于中間電源電壓K通常，近似于Vdd/2)被提供給NMOS晶 體管MN8的源極，所以等于中間電源電壓Vtt的背柵電壓被施加到圖2A中的電路構(gòu)造中的 NMOS晶體管MN8。類似地，由于中間電源電壓V (通常，近似于Vdd/2)被提供給PMOS晶體 管MP8的源極，電壓(Vdd-Vmh)的背柵電壓(通常，近似于Vdd/2)被施加到PMOS晶體管MP8。 當施加非零背柵電壓時，通過下面的公式(3)來表達柵-源電壓Ves
權(quán)利要求
一種運算放大器，包括第一MOS晶體管對，所述第一MOS晶體管對被連接至非反相輸入端子和反相輸入端子；中間級，所述中間級被連接至所述第一MOS晶體管對；第一輸出晶體管，所述第一輸出晶體管具有與輸出端子相連接的漏極；以及第一源極跟隨器，所述第一源極跟隨器被插入在所述第一輸出晶體管的柵極與所述中間級的第一輸出節(jié)點之間。
2.根據(jù)權(quán)利要求1所述的運算放大器，其中，所述第一MOS晶體管對由第一導電類型的 MOS晶體管構(gòu)成，其中，所述第一輸出晶體管是與所述第一導電類型相反的第二導電類型的MOS晶體管，其中，所述中間級包括第一電流鏡，所述第一電流鏡被提供在電源線與所述第一輸出 節(jié)點之間并且被連接至所述第一 MOS晶體管對，以及其中，所述第一源極跟隨器包括所述第一導電類型或所述第二導電類型的MOS晶體 管，所述MOS晶體管具有與所述第一輸出節(jié)點相連接的柵極和與所述第一輸出晶體管的柵 極和第一恒流源相連接的源極。
3.根據(jù)權(quán)利要求2所述的運算放大器，其中，所述第一源極跟隨器的所述MOS晶體管的 導電類型是所述第一導電類型。
4.根據(jù)權(quán)利要求3所述的運算放大器，進一步包括第二 MOS晶體管對，所述第二 MOS晶體管對被連接至所述非反相輸入端子和所述反相 輸入端子；以及第二輸出晶體管， 其中，所述電源線是負電源線， 其中，所述第一 MOS晶體管對是PMOS晶體管對， 其中，所述第二 MOS晶體管對是NMOS晶體管對，其中，所述第一輸出晶體管是NMOS晶體管，所述NMOS晶體管具有與中間電源線相連接 的源極和與所述輸出端子相連接的漏極，所述中間電源線被饋送有低于正電源電壓并且高 于負電源電壓的中間電源電壓，其中，所述第二輸出晶體管是PMOS晶體管，所述PMOS晶體管具有與所述中間級的第二 輸出節(jié)點相連接的柵極和與正電源線相連接的源極， 其中，所述中間級進一步包括第二電流鏡，所述第二電流鏡被提供在所述正電源線與所述第二輸出節(jié)點之間并且被 連接至所述第二 MOS晶體管對，所述第二電流鏡由PMOS晶體管構(gòu)成；以及浮置電流源，所述浮置電流源被連接至所述第一輸出節(jié)點與第二輸出節(jié)點之間， 其中，所述第一源極跟隨器的所述MOS晶體管是PMOS晶體管，所述PMOS晶體管具有與 所述第一輸出節(jié)點相連接的柵極以及與所述第一輸出晶體管的柵極和第一恒流源相連接 的源極。
5.根據(jù)權(quán)利要求3所述的運算放大器，進一步包括第二 MOS晶體管對，所述第二 MOS晶體管對被連接至所述非反相輸入端子和所述反相輸入端子；以及第二輸出晶體管， 其中，所述電源線是正電源線， 其中，所述第一 MOS晶體管對是NMOS晶體管對， 其中，所述第二 MOS晶體管對是PMOS晶體管對，其中，所述第一輸出晶體管是PMOS晶體管，所述PMOS晶體管具有與中間電源線相連接 的源極和與所述輸出端子相連接的漏極，所述中間電源線被饋送有低于正電源電壓并且高 于負電源電壓的中間電源電壓，其中，所述第二輸出晶體管是NMOS晶體管，所述NMOS晶體管具有與所述中間級的第二 輸出節(jié)點相連接的柵極和與負電源線相連接的源極， 其中，所述中間級進一步包括第二電流鏡，所述第二電流鏡被提供在所述負電源線與所述第二輸出節(jié)點之間并且被 連接至所述第二 MOS晶體管對，所述第二電流鏡由NMOS晶體管構(gòu)成；以及浮置電流源，所述浮置電流源被連接在所述第一輸出節(jié)點與第二輸出節(jié)點之間， 其中，所述第一源極跟隨器的所述MOS晶體管是NMOS晶體管，所述NMOS晶體管具有與 所述第一輸出節(jié)點相連接的柵極以及與所述第一輸出晶體管的柵極和第一恒流源相連接 的源極。
6.根據(jù)權(quán)利要求4所述的運算放大器，進一步包括第一NMOS晶體管，所述第一NMOS晶體管具有與所述中間電源線相連接的源極，所述第 一 NMOS晶體管的柵極和漏極被共同連接；第一 PMOS晶體管，所述第一 PMOS晶體管具有與所述第一 NMOS晶體管的共同連接的柵 極和漏極相連接的源極，所述第一 PMOS晶體管的柵極和漏極被共同連接；第二 NMOS晶體管，所述第二 NMOS晶體管具有與所述第一 PMOS晶體管的共同連接的柵 極和漏極相連接的源極，所述第二 NMOS晶體管的柵極和漏極被共同連接；以及偏置電流源，所述偏置電流源將偏置電流提供給所述第一 NMOS晶體管、所述第一 PMOS 晶體管以及所述第二 NMOS晶體管，其中，所述浮置電流源包括第三NMOS晶體管，所述第三NMOS晶體管具有與所述第一輸 出節(jié)點相連接的漏極和與所述第二輸出節(jié)點相連接的源極，以及其中，所述第三NMOS晶體管的柵極被連接至所述第二 NMOS晶體管的共同連接的柵極 和漏極。
7.根據(jù)權(quán)利要求5所述的運算放大器，進一步包括第一 PMOS晶體管，所述第一 PMOS晶體管具有與所述中間電源線相連接的源極，所述第 一 PMOS晶體管的柵極和漏極被共同連接；第一 NMOS晶體管，所述第一 NMOS晶體管具有與所述第一 PMOS晶體管的共同連接的柵 極和漏極相連接的源極，所述第一 NMOS晶體管的柵極和漏極被共同連接；第二 PMOS晶體管，所述第二 PMOS晶體管具有與所述第一 NMOS晶體管的共同連接的柵 極和漏極相連接的源極，所述第二 PMOS晶體管的柵極和漏極被共同連接；以及偏置電流源，所述偏置電流源將偏置電流提供給所述第一 PMOS晶體管、所述第一 NMOS 晶體管以及所述第二 PMOS晶體管，其中，所述浮置電流源包括第三PMOS晶體管，所述第三PMOS晶體管具有與所述第一輸 出節(jié)點相連接的源極和與所述第二輸出節(jié)點相連接的漏極，以及其中，所述第三PMOS晶體管的柵極被連接至所述第二 PMOS晶體管的共同連接的柵極 和漏極。
8.根據(jù)權(quán)利要求2所述的運算放大器，其中，所述第一源極跟隨器的所述MOS晶體管的 導電類型是所述第二導電類型。
9.根據(jù)權(quán)利要求8所述的運算放大器，其中，所述電源線是正電源線， 其中，所述第一 MOS晶體管對由NMOS晶體管構(gòu)成，其中，所述第一輸出晶體管是PMOS晶體管，所述PMOS晶體管具有與所述正電源線相連 接的源極和與所述輸出端子相連接的漏極，其中，所述第一電流鏡是級聯(lián)型電流鏡，所述級聯(lián)型電流鏡包括在所述正電源線與所 述第一輸出節(jié)點之間連接的兩個級聯(lián)連接的PMOS晶體管，其中，所述第一源極跟隨器的所述MOS晶體管是PMOS晶體管，所述PMOS晶體管具有與 負電源線相連接的漏極，其中，所述運算放大器進一步包括第二 MOS晶體管對，所述第二 MOS晶體管對被連接至所述非反相輸入端子和所述反相 輸入端子，并且由PMOS晶體管構(gòu)成；第二輸出晶體管，所述第二輸出晶體管是具有與所述負電源線相連接的源極和與所述 輸出端子相連接的漏極的NMOS晶體管；以及第二源極跟隨器，所述第二源極跟隨器被插入在所述第二輸出晶體管的柵極與所述中 間級的第二輸出節(jié)點之間，其中，所述中間級進一步包括第二電流鏡，所述第二電流鏡是級聯(lián)型電流鏡，所述級聯(lián)型電流鏡包括在所述負電源 線與所述第二輸出節(jié)點之間連接的兩個級聯(lián)連接的NMOS晶體管并且被連接至所述第二 MOS晶體管對；以及浮置電流源，所述浮置電流源被連接在所述第一輸出節(jié)點與第二輸出節(jié)點之間，以及 其中，所述第二源極跟隨器包括NMOS晶體管，所述NMOS晶體管具有與所述第二輸出節(jié) 點相連接的柵極、與所述第二輸出晶體管的柵極相連接的源極以及與所述電源線相連接的 漏極。
10.根據(jù)權(quán)利要求8所述的運算放大器，其中，所述電源線是正電源線， 其中，所述第一 MOS晶體管對由NMOS晶體管構(gòu)成，其中，所述第一輸出晶體管是PMOS晶體管，所述PMOS晶體管具有與所述正電源線相連 接的源極和與所述輸出端子相連接的漏極，其中，所述第一電流鏡是級聯(lián)型電流鏡，所述級聯(lián)型電流鏡包括在所述正電源線與所 述第一輸出節(jié)點之間連接的兩個級聯(lián)連接的PMOS晶體管，其中，所述第一源極跟隨器的所述MOS晶體管是PMOS晶體管， 其中，所述運算放大器進一步包括第二 MOS晶體管對，所述第二 MOS晶體管對被連接至所述非反相輸入端子和所述反相 輸入端子，并且由PMOS晶體管構(gòu)成；第二輸出晶體管，所述第二輸出晶體管是NMOS晶體管，所述NMOS晶體管具有與中間 電源線相連接的源極、與所述輸出端子相連接的漏極以及與所述中間級的第二輸出節(jié)點相 連接的柵極，所述中間電源線被饋送有低于正電源電壓并且高于負電源電壓的中間電源電 壓，其中，所述中間級進一步包括第二電流鏡，所述第二電流鏡是級聯(lián)型電流鏡，所述級聯(lián) 型電流鏡包括在所述負電源線與所述第二輸出節(jié)點之間連接的兩個級聯(lián)連接的NMOS晶體 管并且被連接至所述第二 MOS晶體管對。
11.根據(jù)權(quán)利要求8所述的運算放大器，其中，所述電源線是負電源線， 其中，所述第一 MOS晶體管對由PMOS晶體管構(gòu)成，其中，所述第一輸出晶體管是NMOS晶體管，所述NMOS晶體管具有與所述負電源線相連 接的源極和與所述輸出端子相連接的漏極，其中，所述第一電流鏡是級聯(lián)型電流鏡，所述級聯(lián)型電流鏡包括在所述正電源線與所 述第一輸出節(jié)點之間連接的兩個級聯(lián)連接的NMOS晶體管，其中，所述第一源極跟隨器的所述MOS晶體管是NMOS晶體管， 其中，所述運算放大器進一步包括第二 MOS晶體管對，所述第二 MOS晶體管對被連接至所述非反相輸入端子和所述反相 輸入端子并且由NMOS晶體管構(gòu)成；第二輸出晶體管，所述第二輸出晶體管是PMOS晶體管，所述PMOS晶體管具有與中間電 源線相連接的源極、與所述輸出端子相連接的漏極和與所述中間級的第二輸出節(jié)點相連接 的柵極，所述中間電源線被饋送有低于正電源電壓并且高于負電源電壓的中間電源電壓，其中，所述中間級進一步包括第二電流鏡，所述第二電流鏡是級聯(lián)型電流鏡，所述級聯(lián) 型電流鏡包括在所述正電源線與所述第二輸出節(jié)點之間連接的兩個級聯(lián)連接的NMOS晶體 管并且被連接至所述第二 MOS晶體管對。
12.—種半導體器件，包括根據(jù)權(quán)利要求4至7、10以及11中的任何一項所述的運算放大器；以及 控制電路，所述控制電路響應于所述中間電源電壓來去激活所述運算放大器。
13.根據(jù)權(quán)利要求12所述的半導體器件，其中，所述控制電路對所述中間電源電壓與 預定基準電壓進行比較，并且當所述中間電源電壓低于所述基準電壓時去激活所述運算放 大器。
14.一種顯示面板驅(qū)動器，包括輸出放大器，所述輸出放大器驅(qū)動顯示面板的數(shù)據(jù)線，其中，所述輸出放大器包括根據(jù)權(quán)利要求1至11中的任何一項所述的運算放大器。
全文摘要
本發(fā)明提供一種運算放大器和使用運算放大器的半導體器件。該運算放大器提供有第一MOS晶體管對，所述第一MOS晶體管對被連接至非反相輸入端子和反相輸入端子；中間級，所述中間級被連接至第一MOS晶體管對；第一輸出晶體管，所述第一輸出晶體管具有與輸出端子相連接的漏極；以及第一源極跟隨器。第一源極跟隨器被插入在第一輸出晶體管的柵極與中間級的第一輸出節(jié)點之間。
文檔編號H03F3/45GK101989842SQ20101024367
公開日2011年3月23日 申請日期2010年8月2日 優(yōu)先權(quán)日2009年7月31日
發(fā)明者大塚博通, 島谷淳, 西村浩一 申請人:瑞薩電子株式會社