專利名稱：同步振蕩器、時鐘恢復裝置、時鐘分配電路和多模式注入電路的制作方法
技術領域：
本發(fā)明涉及用 于輸出時鐘信號的同步振蕩器、時鐘恢復裝置、時鐘分配電路和 多模式注入電路。
背景技術：
近來，在數(shù)字傳輸領域，對于高速且低功耗地傳輸大量數(shù)據(jù)的需求一直在增 長。對于用于這種數(shù)據(jù)傳輸?shù)慕涌?，時鐘恢復裝置廣泛應用。同時，由于增大的傳輸率引起的信號中所包含的增大的抖動分量，因此期望抗 高速接口的抖動的能力。時鐘恢復包括基于PLL應用的那些時鐘恢復，以及從多相位時鐘信號選擇或生 成與接收數(shù)據(jù)信號鎖定的相位的時鐘。然而，這些時鐘恢復方案涉及高速操作需要以高速操作的相位比較器的問題， 從而使得難以實現(xiàn)時鐘恢復裝置的高速操作。另外，由于依據(jù)用于與接收數(shù)據(jù)信號鎖定的負反饋來實現(xiàn)這些方案，因此，時 鐘信號與接收數(shù)據(jù)信號同步要耗時相當久，從而使得這些方案不適于需要在相當短的時 間段中與接收數(shù)據(jù)信號鎖定的突發(fā)數(shù)據(jù)的傳輸。同時，提出了基于選通式壓控振蕩器(下文稱為選通式VCO)的時鐘恢復方 案(例如，參見 M.Banu 禾口 A.E.Dunlop ； "Clock Recovery Circuits with Instantaneous Locking”，Electronics Letters, Vol.28, No.23, Nov, 1992，pp.2127-2130)。該方案不需要相位比較器，從而高速操作不受這種器件限制。此方案還允許進 行與接收數(shù)據(jù)信號的瞬時鎖定?，F(xiàn)在，參考圖1，那里示出了圖示基于選通式VCO的通用時鐘恢復方案的一個 示例的示意圖(例如，參見日本專利特開No.Hei 8-213979)。圖2A到2C示出如圖1所示的邊沿檢測器的操作定時。如圖1中所示的時鐘恢復裝置1具有邊沿檢測器2和壓控振蕩器3。邊沿檢測器 2具有延遲電路21和異或(EXOR)門22。在邊沿檢測器2中，接收數(shù)據(jù)信號rdt進入。在邊沿檢測器2中，延遲電路21將接收數(shù)據(jù)信號rdt延遲，并且將所得延遲信號 S21提供至EXOR門22。在EXOR門22中，對進入的接收數(shù)據(jù)信號rdt和延遲信號S21 執(zhí)行EXOR運算，并且其結果輸出至壓控振蕩器3作為選通信號S2。在壓控振蕩器3中，振蕩頻率受振蕩頻率控制電壓fcv控制，并且以對應于選通 信號S2的定時輸出所得時鐘信號S3。

發(fā)明內容
然而，對于基于選通式VCO的上述方案，由于接收數(shù)據(jù)信號的抖動分量所引起的相位波動同樣使選通式VCO的選通操作所引起的恢復時鐘信號的相位波動。 盡管由于該波動對應于接收數(shù)據(jù)信號的波動而使該波動在恢復接收數(shù)據(jù)時是有 效的，但突變的恢復時鐘相位波動可能導致接收數(shù)據(jù)的錯誤檢測。進一步，對于基于選通式VCO的上述方案，輸出具有與接收數(shù)據(jù)信號rdt的傳輸 速率相同的頻率的時鐘信號S3，因此需要全速率壓控振蕩器3。因此，通過基于選通式VCO的上述方案實現(xiàn)高速操作的嘗試限制通過壓控振蕩 器3的振蕩頻率的高速操作。此外，基于選通式VCO的上述方案需要以高速振蕩頻率振蕩的壓控振蕩器3， 從而導致增大的功耗。更進一步，假設傳輸速率的一個時段為TO(sec)(如果傳輸速率例如為 5 (Gbps)，則TO = 200 (psec))，則按照如下那樣輸出選通信號S2。S卩，基于上述選通式VCO方案的時鐘恢復裝置1的邊沿檢測器2通過延遲電路 21的EXOR門22輸出選通信號S2作為脈沖信號，選通信號S2被延遲電路21延遲T0/2。因此，當接收數(shù)據(jù)信號rdt的相鄰邊沿之間的邊沿接合部位(edge interface)由于 接收數(shù)據(jù)信號rdt的抖動分量所引起的相位波動而變?yōu)門0/2時，用于每一邊沿的脈沖信號 不能輸出為選通信號S2。圖2A到2C示出在基于上述選通式VCO方案的時鐘恢復裝置中所使用的邊沿檢 測器的示例性操作。如圖中所示，抗接收數(shù)據(jù)信號rdt的抖動的持久性(durability)得到 限制。同時，除了接口時鐘恢復裝置之外，具有高時鐘頻率的時鐘信號也在近來的LSI 技術中廣泛使用。特別地，隨著微處理器、DSP和其它數(shù)字電路的處理速度增長，以低功耗在每 一 LSI內部分配低抖動、高時鐘頻率的時鐘信號的需求也增大。如圖3所示那樣，時鐘分配電路由反相電路INV的級聯(lián)布置構成。然而，這里應當注意，需要高頻率地驅動關于時鐘分配的寄生電容以及關于連 接電路的寄生電容。為此，增大的LSI操作速度和增大的LSI電路規(guī)模所引起的時鐘分配電路的增大 的功耗呈現(xiàn)了缺點。為了降低時鐘分配電路的功耗，有時使用通過降低時鐘信號的幅值來分配時鐘 信號的方法。然而，該辦法呈現(xiàn)了增大的抖動的問題，從而防止數(shù)字電路高速地操作。因此，本發(fā)明的實施方式致力于與現(xiàn)有方法和裝置相關聯(lián)的上述發(fā)現(xiàn)的和其它 的問題，并通過提供被構成為即使邊沿位置在時鐘信號和接收數(shù)據(jù)信號中波動的情況 下，也能夠正確地執(zhí)行邊沿檢測的同步振蕩器、時鐘恢復裝置、時鐘分配電路和多模式 注入電路來解決所致力的問題，從而實現(xiàn)了增大的傳輸速率和低功耗。在實現(xiàn)本發(fā)明時，根據(jù)本發(fā)明的一種方式，提供同步振蕩器。該同步振蕩器具 有至少一個注入電路，其具有注入信號輸入端、內部時鐘信號輸入端和時鐘輸出端； 以及至少一個延遲電路，其級聯(lián)到所述注入電路。在該同步振蕩器中，對于級聯(lián)的注入 電路和延遲電路，最后一級的輸出端連接到第一級的內部時鐘信號輸入端以形成環(huán)形振 蕩器，并且所述注入電路將進入所述時鐘信號輸入端的內部時鐘信號和進入所述注入信號輸入端的注入信號之積的信號分量添加到所述內部時鐘信號，從而從所述時鐘輸出端 輸出所得信號作為時鐘信號。

在實現(xiàn)本發(fā)明時，根據(jù)本發(fā)明的另一方式，提供時鐘恢復裝置。該時鐘恢復裝 置具有邊沿檢測塊，其構成為檢測接收數(shù)據(jù)信號的邊沿以輸出邊沿檢測信號；以及同 步振蕩器，其構成為接受所述邊沿檢測信號作為注入信號以輸出時鐘信號。在該時鐘 恢復裝置中，所述同步振蕩器具有至少一個注入電路，其具有注入信號輸入端、內部 時鐘信號輸入端和時鐘輸出端；以及至少一個延遲電路，其級聯(lián)到所述至少一個注入電 路，所述注入電路和所述延遲電路以最后一級的輸出端連接到第一級的內部時鐘信號輸 入端而彼此級聯(lián)，從而形成環(huán)形振蕩器，并且所述注入電路具有如下功能將所述內部 時鐘信號和作為要進入所述注入信號輸入端的注入信號的邊沿檢測信號之積的信號分量 添加到進入所述內部時鐘信號輸入端的所述內部時鐘信號，從而從所述時鐘輸出端輸出 所得信號作為時鐘信號。在實現(xiàn)本發(fā)明時，根據(jù)本發(fā)明的又一實施方式，提供時鐘分配電路。該時鐘分 配電路具有同步振蕩器，其構成為根據(jù)輸入時鐘信號輸出時鐘信號。在該時鐘分配電 路中，所述同步振蕩器具有至少一個注入電路，其具有注入信號輸入端、內部時鐘信 號輸入端和時鐘輸出端；以及至少一個延遲電路，其級聯(lián)到所述注入電路。與其級聯(lián)的 所述注入電路和所述延遲電路以最后一級的輸出端連接到第一級的內部時鐘信號輸入端 以形成環(huán)形振蕩器，并且所述注入電路具有如下功能將所述內部時鐘信號和進入所述 注入信號輸入端的注入信號之積的信號分量添加到進入所述時鐘信號輸入端的所述內部 時鐘信號，以從所述時鐘輸出端輸出所得信號作為時鐘信號。在實現(xiàn)本發(fā)明時，根據(jù)本發(fā)明的又一實施方式，提供多模式注入電路。該多 模式注入電路具有第一負載阻抗和第二負載阻抗；第一晶體管到第十晶體管；第一節(jié) 點，其連接到電流源與預定電位之一；第二節(jié)點，其連接到所述第一負載阻抗；以及第 三節(jié)點，其連接到所述第二負載阻抗。在該多模式注入電路中，所述第一晶體管的源極 和所述第二晶體管的源極連接到所述第一節(jié)點，所述第三晶體管和所述第四晶體管以其 源極和其漏極彼此連接，源極之間的連接點連接到所述第一晶體管的漏極，而漏極之間 的連接點連接到所述第二節(jié)點，所述第三晶體管的柵極連接到第一信號的輸入端，所述 第四晶體管的柵極連接到所述注入信號輸入端，所述第五晶體管和所述第六晶體管以其 源極和其漏極彼此連接，所述源極之間的連接點連接到所述第一晶體管的所述漏極，而 所述漏極之間的連接點連接到所述第三節(jié)點，所述第五晶體管的柵極連接到所述注入信 號的反相信號的輸入端，所述第六晶體管的柵極連接到所述第一信號的反相信號的輸入 端，所述第七晶體管和所述第八晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第二節(jié)點，所 述第七晶體管的柵極連接到第二信號的輸入端，所述第八晶體管的柵極連接到所述注入 信號的反相信號的輸入端，所述第九晶體管和所述第十晶體管以其源極和其漏極彼此連 接，所述源極之間的連接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連 接到所述第三節(jié)點，所述第九晶體管的柵極連接到所述注入信號輸入端，并且所述第十 晶體管的柵極連接到所述第二信號的反相信號的輸入端。如所述并根據(jù)本發(fā)明的實施方式，所述時鐘恢復裝置可以僅輸出時鐘頻率為接收數(shù)據(jù)信號的數(shù)據(jù)率的一半的恢復時鐘信號，從而實現(xiàn)時鐘恢復裝置的降低的功耗和增 大的操作速度。進一步，即使接收數(shù)據(jù)信號的邊沿位置變化，也可以正確地執(zhí)行邊沿檢 測，從而增強了抗接收數(shù)據(jù)信號的抖動的持久性。另外，時鐘分配電路不需要分配高頻 率時鐘信號，從而實現(xiàn)了時鐘分配電路的降低的功耗。


圖1是圖示基于 選通式VCO的通用時鐘恢復方案的一個示例的示意圖；圖2A、2B和2C示出圖1中所示的邊沿檢測器的操作定時；圖3是圖示通用反相電路的示例性配置的電路圖；圖4是圖示實施為本發(fā)明第一實施方式的同步振蕩器的示例性配置的框圖；圖5是圖示與本發(fā)明實施方式相關聯(lián)的注入電路的基本示例性配置的示意圖；圖6是與本發(fā)明實施方式相關聯(lián)的多模式注入電路的第一示例性配置的電路 圖；圖7是圖示在圖6中示出為注入電路的多模式注入電路的操作的示意圖；圖8A和8B是與實施方式相關聯(lián)的多模式注入電路的電路圖以及在多模式注入 電路用作注入電路、延遲電路和AND電路時所獲得的信號設置電平和輸入/輸出之間的 關系；圖9A、9B和9C是圖示在圖6所示的多模式注入電路用作注入電路、延遲電路 和AND電路時所獲得的等效電路的電路圖；圖10是圖示由兩個或更多個多模式注入電路形成的同步振蕩器的示例性配置的 示意圖；圖11是圖示與本發(fā)明實施方式相關聯(lián)的多模式注入電路的第二示例性配置的電 路圖；圖12是圖示與本發(fā)明實施方式相關聯(lián)的多模式注入電路的第三示例性配置的電 路圖；圖13是圖示與本發(fā)明實施方式相關聯(lián)的多模式注入電路的第四示例性配置的電 路圖；圖14是圖示實施為本發(fā)明第二實施方式的時鐘恢復裝置的示例性配置的框圖；圖15是圖示與本發(fā)明第二實施方式相關聯(lián)的邊沿檢測器的示例性配置的電路 圖；圖16A和16B是指示實施為本發(fā)明第二實施方式的時鐘恢復裝置的示例性操作 的定時圖；圖17是圖示本發(fā)明第二實施方式中由兩個或更多個多模式注入電路形成的同步 振蕩器的示例性配置的示意圖；圖18是圖示實施為本發(fā)明第三實施方式的時鐘恢復裝置的示例性配置的示意 圖；圖19A、19B、19C和19D是圖示與本發(fā)明第三實施方式相關聯(lián)的邊沿檢測器的 電路圖；圖20A、20B、20C和20D是指示圖19A到19D中所示的邊沿檢測器的操作定時的定時圖；圖21是圖示本發(fā)明第三實施方式中由兩個或更多個多模式注入電路形成的同步振蕩器的示例性配置的示意圖；圖22A和22B是指示實施為本發(fā)明第三實施方式的時鐘恢復裝置的示例性操作 的定時圖；圖23A和23B是指示與本發(fā)明第三實施方式相關聯(lián)的同步振蕩器的定時圖；圖24是圖示本發(fā)明第三實施方式中由兩個或更多個多模式注入電路形成的邊沿 檢測器以及由兩個或更多個注入電路形成的同步振蕩器的示例性配置的示意圖；圖25是圖示實施為本發(fā)明第四實施方式的時鐘恢復裝置的示例性配置的框圖；圖26是圖示與本發(fā)明第四實施方式相關聯(lián)的注入信號發(fā)生器的示例性配置的框 圖；圖27是圖示與本發(fā)明第四實施方式相關聯(lián)的注入信號發(fā)生器的示例性配置的電 路圖；圖28A和28B是指示與本發(fā)明第四實施方式相關聯(lián)的注入信號發(fā)生器的操作的 定時圖；圖29是指示與本發(fā)明第四實施方式相關聯(lián)的時鐘恢復裝置的示例性操作的定時 圖；圖30是圖示實施為本發(fā)明第五實施方式的時鐘恢復裝置的示例性配置的框圖；圖31是圖示與本發(fā)明第五實施方式相關聯(lián)的注入信號發(fā)生器的示例性配置的框 圖；圖32是圖示與本發(fā)明第五實施方式相關聯(lián)的注入信號發(fā)生器的示例性配置的電 路圖；圖33A和33B是指示與本發(fā)明第五實施方式相關聯(lián)的注入信號發(fā)生器的操作的 定時圖；圖34是指示實施為本發(fā)明第五實施方式的時鐘恢復裝置的操作的定時圖；圖35是圖示作為本發(fā)明實施方式所實施的時鐘恢復裝置的第一示例性連接的框 圖；圖36是圖示作為本發(fā)明實施方式所實施的時鐘恢復裝置的第二示例性連接的框 圖；圖37是圖示實施為本發(fā)明第六實施方式的時鐘分配電路的示例性配置的示意 圖；圖38A、38B、38C是指示與本發(fā)明第六實施方式相關聯(lián)的時鐘分配電路的示例 性操作的定時圖；圖39是圖示實施為本發(fā)明第七實施方式的時鐘分配電路的示例性配置的示意 圖；圖40A、40B、40C是指示實施為本發(fā)明第七實施方式的時鐘分配電路的示例性 操作的定時圖；圖41是圖示實施為本發(fā)明第八實施方式的時鐘分配電路的示例性配置的示意 圖42A、42B和42C是指示實施為本發(fā)明第八實施方式的時鐘分配電路的示例性 操作的定時圖；圖43是圖示作為本發(fā)明實施方式所實施的時鐘分配電路的第一示例性連接的框 圖；以及圖44是圖示作為本發(fā)明實施方式所實施的時鐘分配電路的第二示例性連接的框 圖。
具體實施方式
將參考附圖、借助本發(fā)明的實施方式進一步詳細描述本發(fā)明。將以下列順序進 行描述(1)第一實施方式(同步振蕩器的示例性配置)(2)第二實施方式(時鐘恢復裝置的第一示例性配置)(3)第三實施方式(時鐘恢復裝置的第二示例性配置)(4)第四實施方式(時鐘恢復裝置的第三示例性配置)(5)第五實施方式(時鐘恢復裝置的第四示例性配置)(6)第六實施方式(時鐘分配電路的第一示例性配置)(7)第七實施方式(時鐘分配電路的第二示例性配置)；以及(8)第八實施方式(時鐘分配電路的第三示例性配置)。(1)第一實施方式-同步振蕩器的配置現(xiàn)在參考圖4，那里示出了圖示實施為本發(fā)明第一實施方式的的同步振蕩器的示 例性配置的框圖。如圖4中所示，同步振蕩器100由包括至少一個注入電路110的環(huán)形振蕩器120 構成。同步振蕩器100用作其振蕩頻率受振蕩頻率控制信號FCV控制的壓控振蕩器 (VCO)。圖4中所示的環(huán)形振蕩器120具有處于第一級的2-輸入注入電路110，隨后是與 注入電路110的輸出端相連接的級聯(lián)連接的延遲電路121-1到121-n，最后一級的延遲電 路121-n的輸出端與第一級的注入電路110的一個輸入端相連接。環(huán)形振蕩器120基本上形成為使得形成環(huán)的延遲電路121-1到121_n具有奇數(shù)號 級的反相器功能。反相器例如可以由CMOS反相器構成。圖4所示的配置是單端的，然而，也可以以差分方式進行該配置。第一實施方式的注入電路110具有注入信號輸入端M、內部時鐘信號輸入端 C(下文也簡稱為時鐘信號輸入端)和時鐘輸出端Y。注入電路110具有如下功能將進入到時鐘信號輸入端C的時鐘信號VC添加至 作為該內部時鐘信號VC和進入到注入信號輸入端M的注入信號VM之積的信號分量， 并且從時鐘輸出端Y輸出所得信號作為時鐘信號VY。參考圖5，那里示出了與本發(fā)明實施方式相關聯(lián)的注入電路的示例性基本功能配置。為了實現(xiàn)上述功能，圖5中所示的注入電路110具有乘法器111、系數(shù)附加器 (attacher)112 和加法器 113。乘法器111將進入到時鐘信號輸入端C的時鐘信號VC乘以進入到注入信號輸入 端M的注入信號VM，并且將所得信號輸出至系數(shù)附加器112。系數(shù)附加器112將系數(shù)K附于乘法器111的輸出信號，并且將所得信號輸出至加 法器113。給出系數(shù)K作為指示到注入電路110的注入量的參數(shù)。加法器113將附有系數(shù)K的時鐘信號VC與輸入信號VM之積的信號分量添加到 進入時鐘信號輸入端C的內部時鐘信號VC，從而將所得信號輸出至時鐘輸出端Y。下面描述具有上述功能的注入電路的更具體電路配置和功能。下面描述多模式注入電路的示例性配置，該多模式注入電路除了注入電路的功 能之外，例如還具有延遲電路和邏輯電路、AND電路的功能。-多模式注入電路的示例性配置 如上所述，注入電路110具有將時鐘信號VC與注入信號VM之積的信號分量添 加到輸入時鐘信號VC并且輸出所得信號的功能。應當注意，下面示出的電路可用于注入電路以外的其它應用，從而在下文中將 下面所示的電路特別地稱為多模式注入電路。-多模式注入電路的第一示例性配置現(xiàn)在參考圖6，那里示出了圖示與本發(fā)明實施方式相關聯(lián)的多模式注入電路的第 一示例性配置的電路圖。多模式注入電路IlOA具有作為第一到第十晶體管的η溝道MOS (NMOS)晶體管 NMO到ΝΜ9、負載阻抗ZP和ΖΝ、電流源IS以及節(jié)點NDlOl到NDlll。NMOS晶體管NMO形成第一場效應晶體管，而NMOS晶體管NMl形成第二場
效應晶體管。NMOS晶體管ΝΜ2形成第三場效應晶體管，而NMOS晶體管ΝΜ3形成第四場
效應晶體管。NMOS晶體管ΝΜ4形成第五場效應晶體管，而NMOS晶體管ΝΜ5形成第六場
效應晶體管。NMOS晶體管ΝΜ6形成第七場效應晶體管，而NMOS晶體管ΝΜ7形成第八場
效應晶體管。NMOS晶體管ΝΜ8形成第九場效應晶體管，而NMOS晶體管ΝΜ9形成第十場
效應晶體管。負載阻抗ZN形成第一負載阻抗，而負載阻抗ZP形成第二負載阻抗。節(jié)點ND 101形成第一節(jié)點，節(jié)點ND 110形成第二節(jié)點，而節(jié)點ND 111形成第
三節(jié)點。NMOS晶體管NMO的源極連接到NMOS晶體管NMl的源極，并且其連接點形 成節(jié)點NDlOl。電流源IS連接在節(jié)點NDlOl與基準電位VDD (例如，地GND)之間。
NMOS晶體管ΝΜ2的源極連接到NMOS晶體管ΝΜ3的源極，并且其連接點形 成節(jié)點ND102。
NMOS晶體管NM4的源極連接到NMOS晶體管NM5的源極，并且其連接點形成節(jié)點ND103。節(jié)點ND102和節(jié)點ND103連接到NMOS晶體管NMO的漏極。NMOS晶體管NM2的漏極連接到NMOS晶體管NM3的漏極，并且其連接點形 成節(jié)點ND106。節(jié)點ND106連接到節(jié)點NDl 10。NMOS晶體管NM4的漏極連接到NMOS晶體管NM5的漏極，并且其連接點形 成節(jié)點ND107。節(jié)點ND107連接到節(jié)點NDlll。NMOS晶體管NM6的源極連接到NMOS晶體管NM7的源極，并且其連接點形 成節(jié)點ND104。NMOS晶體管NM8的源極連接到NMOS晶體管NM9的源極，并且其連接點形 成節(jié)點ND105。節(jié)點ND104和節(jié)點ND105連接到NMOS晶體管NMl的漏極。NMOS晶體管NM6的漏極連接到NMOS晶體管NM7的漏極，并且其連接點形 成節(jié)點ND108。節(jié)點ND108連接到節(jié)點NDl 10。NMOS晶體管NM8的漏極連接到NMOS晶體管NM9的漏極，并且其連接點形 成節(jié)點ND109。節(jié)點ND109連接到節(jié)點NDlll。節(jié)點NDllO連接到負載阻抗ZN的一端以及時鐘信號VY的反相信號VYX的輸
出端YX(X表示反相)。節(jié)點NDlll連接到負載阻抗ZP的一端以及時鐘信號VY的輸出端Y。負載阻抗ZN和負載阻抗ZP的另一端連接到供給電壓VDD的供給線。NMOS晶體管NMO的柵極連接到時鐘信號VC的輸入端C，而NMOS晶體管 NMl的柵極連接到時鐘信號VC的反相信號VXC的輸入端CX。NMOS晶體管ΝΜ2的柵極連接到第一信號VA的輸入端Α，而NMOS晶體管 NMOS3的柵極連接到注入信號VM的輸入端Μ。NMOS晶體管ΝΜ4的柵極連接到注入信號VM的反相信號VMX的輸入端ΜΧ， 而NMOS晶體管ΝΜ5的柵極連接到第一信號VA的反相信號VAX的輸入端AX。NMOS晶體管NM6的柵極連接到第二信號VB的輸入端B，而NMOS晶體管 NMOS7的柵極連接到注入信號VM的反相信號VMX的輸入端MX。NMOS晶體管NM8的柵極連接到注入信號VM的輸入端M，而NMOS晶體管 NM9的柵極連接到第二信號VB的反相信號VBX的輸入端BX。在NMOS晶體管NMO到NM9之中，至少NMOS晶體管NMO、NM1、NM3、 NM4、NM7和NM8用作跨導電路。下面描述具有上述配置的注入電路的操作。圖7示意性地示出圖6所示的用作 注入電路的多模式注入電路的操作。如果多模式注入電路IlOA用作注入電路INJ，則第一信號VA設置為高電平(VA =H)，而其反相信號VAX設置為低電平(VAX = L)。第二信號VB設置為低電平(VB =L)，而其反相信號VBX設置為高電平(VBX = H)。結果，NMOS晶體管NM2和NM9導通，而NMOS晶體管NM5和NM6截止。然后，將注入信號VM和VMX以及時鐘信號VC和VCX提供至注入電路INJ。
在此情況下，如圖7所示，輸入端C的電流分量Il通過NMOS晶體管NMO和 NM2流向負載阻抗ZN。接下來，輸入端C和輸入端M之積的電流分量12通過NMOS晶體管NMO、NM3
和NM4流向負載阻抗ZN。由此，注入電路INJ將輸入時鐘信號VC與輸入注入信號VM之積的信號分量添 加到輸入時鐘信號VC，并且將所得信號輸出至輸出端YX。同樣，輸入端C的電流分量13通過NMOS晶體管NMl和NM9流向負載阻抗 ZP。接下來，輸入端C和輸入端M之積的電流分量14通過NMOS晶體管NMl、NM8 和NM7流向負載阻抗ZP。由此，注入電路INJ將輸入時鐘信號VC與輸入注入信號VM之積的信號分量添 加到輸入時鐘信號VC，并且將所得信號輸出至輸出端Y。如上所述，注入電路INJ將VCXVM的信號分量添加到輸入時鐘信號VC。如 果時鐘信號VC是保留(reserve)相位，則注入電路INJ將注入信號VM的分量反相。應當注意，對于注入信號VM，如稍后描述的那樣，由邊沿檢測器提供接收數(shù)據(jù) 信號RDT和時鐘信號CKI的邊沿檢測信號SED。在上述配置中，例如，改變NMOS晶體管NM2、NM3和NM4的尺寸比可以調
節(jié)注入信號VM的注入量、邊沿檢測信號SED。因此，增大NMOS晶體管NM3和NM4的尺寸可以增大到輸出端YX的輸入信 號VM的注入量。如果注入信號VM的注入量相對大，則同步振蕩器(VCO)的相位通過接收數(shù)據(jù) 信號RDT和輸入時鐘信號CKI而相當強地鎖定。另一方面，減小NMOS晶體管NM3和NM4的尺寸可以減小到輸出端YX的輸 入信號VM的注入量。如果注入信號VM的注入量相對小，則與接收數(shù)據(jù)信號RDT和輸入時鐘信號 CKI的鎖定相當弱。如果注入量相對大，則接收數(shù)據(jù)信號RDT的相位更加跟隨接收數(shù)據(jù)信號的相位 和時鐘信號，從而同步振蕩器(VCO) 100的相位更加跟隨接收數(shù)據(jù)信號RDT和時鐘信號 CKI的相位。因而，以增大的對于接收數(shù)據(jù)信號RDT和時鐘信號CKI的抖動的敏感度為代 價，抑制了 VCO自身引起的抖動。另一方面，如果注入量相對小，則對于接收數(shù)據(jù)信號RDT和時鐘信號CKI的抖 動的敏感度降低，但是以降低的抑制VCO自身引起的抖動的效果為代價。因此，為了降低恢復時鐘信號VY的抖動，注入信號VM (SED)的注入量在VCO 引起的抖動大于接收數(shù)據(jù)信號RDT和時鐘信號CKI的抖動的情況下增大。如果接收數(shù)據(jù) 信號RDT和時鐘信號CKI的抖動大于VCO引起的抖動，則注入信號VM(SED)注入量 可能減小。在此情況下，輸出時鐘頻率為接收數(shù)據(jù)信號RDT的數(shù)據(jù)率一半的恢復時鐘信 號，從而同步振蕩器100可以以該數(shù)據(jù)率一半的頻率振蕩，導致更低的功耗和更高的操作速度。參考圖8A和8B，那里示出了與本發(fā)明的實施方式相關聯(lián)的多模式注入電路， 以及在該多模式注入電路用作注入電路、延遲電路和AND電路時的信號設置電平和輸入
/輸出關系。 圖9A到9C示出當圖6所示的多模式注入電路用作注入電路、延遲電路和AND 電路時的等效電路。應當注意，在圖9A到9C所示的電路圖中，例如分別用ρ溝道MOS (PMOS)晶 體管LPO和LPl形成負載阻抗ZN和ZP，并且用NMOS晶體管INO形成電流源IS。PMOS晶體管LPO和LPl的柵極連接到偏置電壓Vbiasp的供給線，而NMOS晶 體管INO的柵極連接到偏置電壓VbiaOT的供給線。如果多模式注入電路IlOA用作注入電路INJ，則第一信號VA設置為高電平(VA =H)，而其反相信號VAX設置為低電平(VAX = L)。第二信號VB設置為低電平(VB =L)，而其反相信號VBX設置為高電平(VBX = H)。結果，NMOS晶體管NM2和NM9導通，而NMOS晶體管NM5和NM6截止。接下來，將注入信號VM和VMX以及時鐘信號VC和VCX提供至注入電路 INJ。如果多模式注入電路IlOA用作延遲電路DLY，則第一信號VA設置為高電平 (VA = H)，而其反相信號VAX設置為低電平(VAX = L)。第二信號VB設置為低電平 (VB = L)，而其反相信號VBX設置為高電平(VBX = H)。進一步，注入信號VM設置為高電平(VM = H)，而其反相注入信號VMX設置 為低電平(VMX = L)。結果，NMOS晶體管NM2、NM3、NM8和NM9導通，而NMOS晶體管NM4、 NM5、NM6 禾口 NM7 截止。從而，輸入時鐘信號VC被延遲，以從輸出端YX輸出作為時鐘信號VYX，并且 輸入時鐘信號VCX被延遲，以從輸出端Y輸出作為時鐘信號VY (VY = YC)。如果多模式注入電路IlOA用作AND電路ADC，則第二信號VB設置為低電平 (VB = L)，而其反相信號VBX設置為高電平(VBX = H)。注入信號VM設置為高電 平(VM = H)，而其反相注入信號VMX設置為低電平(VMX = L)。結果，NMOS晶體管 NM2、NM3、NM5、NM8 和 NM9 導通，而 NMOS 晶體 管NM4、NM6和NM7截止。從而，在輸入時鐘信號VC和第一信號VA之間取邏輯積(AND)，以從輸出端Y 輸出作為信號Y( = AXC)。對于實施為本發(fā)明第一實施方式的同步振蕩器100，如上所述那樣，將注入電路 110布置在環(huán)形振蕩器120的第一級，而將延遲電路121-1到121-η級聯(lián)到2-輸入注入電 路110的輸出端。因此，如圖10所示，將輸入端M固定為高電平(連接到供給電壓VDD的供給 線)的注入電路用于這些延遲電路121-1到121-η形成同步振蕩器100。對于圖10所示的同步振蕩器100，具有相同配置的多模式注入電路IlOA(η+1) 被級聯(lián)，并且僅一個多模式注入電路IlOA (S卩，110Α-0)用作具有提供有注入信號VM的輸入端M的注入電路INJ。對于其它多模式注入電路110A-1到llOA-n，輸入端M連接到供給電壓VDD的
供給線，從而這些多模式注入電路用作延遲電路DLY。然后，最后一級的多模式注入電路llOA-n的輸出端連接到第一級的注入電路 INJ的輸入端C。環(huán)形振蕩器120基本上構成為使得用作形成環(huán)的延遲電路的多模式注入電路 110A-1到llOA-n的奇數(shù)號級具有反相器功能。如下面所述，除了注入電路之外，多模式注入電路還可以用作組成時鐘恢 復裝 置和時鐘分配電路的延遲電路和AND電路。-多模式注入電路的第二示例性配置參照圖11，那里示出了圖示與本發(fā)明實施方式相關聯(lián)的多模式注入電路的第二 示例性配置的電路圖。圖11中所示的多模式注入電路IlOB與圖6中所示的多模式注入電路IlOA的不 同之處在于節(jié)點NDlOl直接連接到基準電壓VSS而不連接到電流源。其它配置與圖 6中所示的那些相同。根據(jù)圖11中所示的多模式注入電路110B，可以實現(xiàn)與圖6中所示的多模式注入 電路IlOA的功能基本相同的功能。多模式注入電路的第三示例性配置參照圖12，那里示出了圖示與本發(fā)明實施方式相關聯(lián)的多模式注入電路的第三 示例性配置的電路圖。圖12中所示的多模式注入電路IlOC與圖6中所示的多模式注入電路IlOA的不 同之處在于使用了 PMOS晶體管PNO到PN9，而不是NMOS晶體管NMO到NM9。在連接關系中，電源電位側和基準電位側的連接形式以及信號電平與圖6中 所示的多模式注入電路IlOA的那些基本上相反。根據(jù)圖12中所示的多模式注入電路 110C,可以實現(xiàn)與圖6中所示的多模式注入電路IlOA的功能基本相同的功能。連接關系的詳細描述在此略過。應當注意，在圖12中，為了便于理解，以與圖6中所示的關系相同的關系，與 位置對應地給出了指示節(jié)點的附圖標記ND101 ND111。-多模式注入電路的第四示例性配置參照圖13，那里示出了圖示與本發(fā)明實施方式相關聯(lián)的多模式注入電路的第四 示例性配置的電路圖。圖13中所示的多模式注入電路IlOD與圖12中所示的多模式注入電路IlOC的不 同之處在于節(jié)點NDlOl不連接到電流源，而是直接連接到供給電壓VDD的供給線。其它配置與圖6中所示的那些配置基本相同。根據(jù)圖13中所示的多模式注入電路110D，可以實現(xiàn)與圖6中所示的多模式注入 電路IlOA以及與圖12中所示的多模式注入電路IlOC的功能基本相同的功能。-同步振蕩器的基本操作在具有上述配置的同步振蕩器100中，注入電路110將注入信號VM和輸入時鐘 信號VC之積的信號分量添加到輸入時鐘信號VC，并且輸出所得注入電路輸出信號VY。
從而，同步振蕩器100的相位與注入信號VM鎖定。由此，注入電路110將注入信號VM和輸入時鐘信號VC之積的信號分量添加到 輸入時鐘信號VC，并且輸出所得注入電路輸出信號VY。因此，通過分量VCXVM，輸 出信號VY的相位根據(jù)注入 信號VM的相位來調節(jié)時鐘信號VC的相位。進一步，根據(jù)VC的邊沿的方向而使分量VCXVM反相或不反相。因而，可以 在時鐘信號輸入VC的邊沿與注入信號VM的中心鎖定的情況下，將時鐘信號VC的上升 沿和下降沿兩者鎖定。如上所述，可以輸出時鐘頻率為與注入信號VM相關聯(lián)的接收數(shù)據(jù)信號的數(shù)據(jù) 率的一半的時鐘信號。因此，同步電路可以僅以數(shù)據(jù)率一半的頻率振蕩，從而降低了功耗。(2)第二實施方式-時鐘恢復裝置的第一示例性配置參照圖14，那里示出了圖示實施為本發(fā)明第二實施方式的時鐘恢復裝置的示例 性配置的框圖。實施為本發(fā)明第二示例性實施方式的時鐘恢復裝置200具有邊沿檢測器210和同 步振蕩器220。對于同步振蕩器220，應用與上述第一實施方式相關聯(lián)的同步振蕩器100。因此，在此略過同步振蕩器220的詳細配置和功能的描述。邊沿檢測器210檢測接收數(shù)據(jù)信號RDT的邊沿，并且將所得邊沿檢測信號SED 輸出至同步振蕩器220作為注入信號(VM)。參考圖15，那里示出了圖示與第二實施方式相關聯(lián)的邊沿檢測器的示例性配置 的電路圖。圖15所示的邊沿檢測器210具有延遲電路211和異或(EXOR)門212。EXOR門212的第一輸入端連接到接收數(shù)據(jù)信號RDT的輸入線，而第二輸入端 連接到延遲電路211的輸出端。如圖15中所示那樣，邊沿檢測器210通過一個EXOR門212檢測上升沿和下降 沿，并且將檢測結果作為邊沿檢測信號SED輸出至同步振蕩器220。圖16A和圖16B是指示與本發(fā)明第二實施方式相關聯(lián)的時鐘恢復裝置的示例性 操作的流程圖。圖16A指示半速率操作情況下的定時。圖16B指示全速率操作情況下的定時。對于同步振蕩器220，由振蕩頻率控制信號FCV控制振蕩頻率。同步振蕩器220 接受邊沿檢測信號SED，并且其由具有至少一個注入電路的環(huán)形振蕩器形成。注入電路221將作為注入信號(VM)的邊沿檢測信號SED與時鐘信號VC之積 的信號分量添加至輸入時鐘信號VC，并且輸出所得信號。從而，如圖16A和16B中所示，輸入時鐘信號VC的邊沿與邊沿檢測信號SED 的中心鎖定。由此，如圖16所示的定時圖中所示，時鐘恢復裝置200輸出與接收數(shù)據(jù)信號 RDT鎖定的恢復時鐘信號CLK。應當注意，如圖16示出的定時圖中所示那樣，時鐘恢復裝置200還能夠輸出具有與數(shù)據(jù)率相同頻率的恢復時鐘信號。 在這種情況下，同步振蕩器220的振蕩頻率也變?yōu)榕c數(shù)據(jù)率相同，從而可能難 以獲得降低的功耗的效果。然而，通過使用恢復時鐘信號CLK的邊沿之一(上升或下降)獲得了恢復數(shù) 據(jù)，從而不需要考慮恢復時鐘信號CLK的占空比的影響。對于與第二實施方式相關聯(lián)的同步振蕩器220，將注入電路221布置在環(huán)形振蕩 器223的第一級，并且延遲電壓222-1到222-n級聯(lián)到注入電路221的輸出端。因此，如圖17所示，可以通過使用輸入端M固定至高電平(連接到供給電壓 VDD的供給線)的注入電路(而不是如圖10中所示的這些延遲電路222A-1到222A_n) 來形成同步振蕩器220。對于圖17中所示的同步振蕩器220，級聯(lián)具有相同配置的多模式注入電路，并 且僅第一級的多模式注入電路221-0用于具有在輸入端M提供注入信號VM的注入電路 INJ。其它的多模式注入電路221-1到221-n在其輸入端M連接到供給電壓VDD的供 給線，從而用于延遲電壓DLY。最后一級的多模式注入電路221-n的輸出端連接到第一級的注入電路INJ的輸入端C。環(huán)形振蕩器223基本被構成為使得用作形成環(huán)的延遲電路的多模式注入電路 221-1到221-n的奇數(shù)號級具有反相器功能。對于與第二實施方式相關聯(lián)的邊沿檢測器210，可以由多模式注入電路形成延遲 電路211和NAND門。(3)第三實施方式-時鐘恢復裝置的第二示例性配置參考圖18，那里示出了圖示實施為本發(fā)明第三實施方式的時鐘恢復裝置的示例 性配置的框圖。如圖18所示那樣，與第三實施方式相關聯(lián)的時鐘恢復裝置200A具有邊沿檢測器 210A和同步振蕩器220A。邊沿檢測器210A檢測接收數(shù)據(jù)信號RDT的上升沿，以生成指示上升沿存在或不 存在的上升沿檢測信號SEDR和指示下降沿存在和不存在的邊沿檢測信號SEDF。邊沿檢測器210A將生成的上升沿檢測信號SEDR和下降沿檢測信號SEDF輸出 至同步振蕩器220A。-邊沿檢測器的示例性配置圖19A到19D示出了指示與第三實施方式相關聯(lián)的邊沿檢測器的示例性配置的 電路圖。圖20A到20D示出了圖19A到19D中所示的邊沿檢測器的操作定時。圖20A示出接收數(shù)據(jù)信號RDT，圖20B示出延遲信號S211，圖20C示出上升沿 檢測信號SEDR，而圖20D示出下降沿檢測信號SEDF。圖19A和193中示出的邊沿檢測器210八和2103包括延遲電路211-1和211-2 以及2-輸入NAND門213和214。
圖19(和190中示出的邊沿檢測器210(和2100包括延遲電路211-1、211-2和 211-3以及2-輸入NAND門213和214。
延遲電路211-1和211-2將接收數(shù)據(jù)信號RDT延遲時間Td2，并且將延遲的接 收數(shù)據(jù)信號作為延遲信號S211分別輸出到NAND門213和214。
延遲電路211-1和211-2的延遲時間Td2設置為比接收數(shù)據(jù)信號RDT的時段TO 更短的值(Td2 < TdO)。
例如，在圖19A和19B中，NAND門213在第一輸入端提供有接收數(shù)據(jù)信號 RDT,而在負的第二輸入端提供有延遲信號S211。
NAND門214在第一輸入端提供有延遲信號S211，而在負的第二輸入端提供有接收數(shù)據(jù)信號RDT。
對于圖19A中所示的邊沿檢測器210A，NAND門213的輸出經(jīng)延遲電路211_3 延遲時間Tdl，并且輸出所得上升沿檢測信號SEDR。
下降沿檢測信號SEDF從NAND門214輸出。
對于圖19B中所示的邊沿檢測器210B，NAND門213的輸出經(jīng)延遲電路211-3 延遲時間Tdl，并且輸出所得下降沿檢測信號SEDF。
上升沿檢測信號SEDR從NAND門214輸出。
在圖19C中，NAND門213在第一輸入上通過延遲電路211_3提供有接收數(shù)據(jù) 信號RDT，而在負的第二輸入上通過延遲電路211-3和211-1提供有延遲信號S211-1。
NAND門214在第一輸入端提供有延遲信號S211-2，而在負的第二輸入端提供有接收數(shù)據(jù)信號RDT。
在圖19D中，NAND門213在第一輸入上通過延遲電路211_3和211_1提供有 延遲信號S211-1，而在負的第二輸入上通過延遲電路211-3提供有接收數(shù)據(jù)信號RDT。
NAND門214在第一輸入端提供有接收數(shù)據(jù)信號RDT，而在負的第二輸入端提 供有延遲信號S211-2。
對于圖19C中示出的邊沿檢測器210C，從NAND門213輸出上升沿檢測信號 SEDR。
下降沿檢測信號SEDF從NAND門214輸出。
對于圖19D中示出的邊沿檢測器210D，從NAND門213輸出下降沿檢測信號 SEDF。
上升沿檢測信號SEDR從NAND門214輸出。
圖19A到19D中示出的邊沿檢測器210A到210D在接收數(shù)據(jù)信號RDT的抖動 很少并且相鄰邊沿之間的間隔Tw高于Td2的情況下，分別操作如下。
g卩，如圖20A、20B、20C和20D所示那樣，邊沿檢測器2IOA到2IOD每一個為 每一邊沿輸出在時段Td2期間變?yōu)榈碗娖絃的脈沖信號，作為上升沿檢測信號SEDR或下 降沿檢測信號SEDF。
另一方面，邊沿檢測器210A到210D在相鄰邊沿之間的間隔Tw由于抖動而低于 Td2的情況下，操作如下。
g卩，如圖20A、20B、20C和20D所示那樣，邊沿檢測器2IOA到2IOD每一個為每一邊沿均輸出在時段Tw期間變?yōu)榈碗娖絃的脈沖信號，作為上升沿檢測信號SEDR或下降沿檢測信號SEDF。
由此，對于圖19A和19D中所示的邊沿檢測器210A到210D中的每一個，用 于檢測上升沿和下降沿的電路彼此分離，并且每一接收數(shù)據(jù)信號的邊沿交替地上升和下 降，即，一個邊沿不會連續(xù)地出現(xiàn)。
因此，即使由于抖動而使得相鄰邊沿彼此接近，也可以檢測到這些邊沿。
對于與第三實施方式相關聯(lián)的同步振蕩器220A，將注入電路221A和221B布置 在環(huán)形振蕩器223的第一和中間級，并且延遲電路222A-1到222A_n級聯(lián)到2-輸入注入 電路221A和22IB的輸出端。
因此，如同圖10和17所示的示例一樣，可以如圖21所示那樣通過將輸入端M 固定至高電平H (連接到供給電壓VDD的供給線)的注入電路用于這些延遲電路222A-1 到222A-n，來形成同步振蕩器220A。
對于圖21中所示的同步振蕩器220A，具有相同配置的多模式注入電路221A和 221B級聯(lián)，并且僅有兩個多模式注入電路221A-0和221B用于在其輸入端M提供有注入 信號VM的注入電路INJ。
對于其它的多模式注入電路221A-1到221A_n，其輸入端M連接到供給電壓 VDD的供給線，并且用作延遲電路DLY。
最后一級的多模式注入延遲電路221A-n的輸出端連接到第一級的注入電路 (INJ) 22IA的輸入端C。
環(huán)形振蕩器223基本被構成為使得用作形成環(huán)的延遲電路的多模式注入電路 221A-1到221A-n的奇數(shù)號級具有反相器功能。
同步振蕩器220A的頻率由振蕩頻率控制信號FCV進行控制。
同步振蕩器220A由環(huán)形振蕩器形成，該環(huán)形振蕩器接受上升沿檢測信號SEDR 和下降沿檢測信號SEDF，并且具有至少兩個注入電路221A和221B，時鐘振蕩環(huán)路的延 遲時間為Td2。
一個或更多個延遲電路DLY級聯(lián)至第一級的注入電路221A的時鐘輸出Y以及 后續(xù)級的注入電路221B的時鐘輸入端C。
假定注入電路22IB相對于注入電路221A-0延遲延遲時間Td2。
在圖18中，下降沿檢測信號SEDF進入第一級的注入電路221A-0的注入信號輸 入端M，而上升沿檢測信號SEDR進入后續(xù)級的注入電路221B的注入信號輸入端M。
圖22A和22B是指示實施為本發(fā)明第三實施方式的時鐘恢復裝置的示例性操作 的定時圖。
圖22A示出半速率操作時的定時。圖22B示出全速率操作時的定時。
圖23A和23B是指示實施為本發(fā)明第三實施方式的同步振蕩器的示例性操作的 定時圖。
圖23A是示出時鐘信號的上升沿鎖定時的定時。圖23B示出時鐘信號的下降沿 鎖定時的定時。
例如，如圖22A和22B所示，作為注入電路221A的時鐘信號輸入的內部時鐘 VCl延遲時間Td2，以提供作為注入電路221B的時鐘信號輸入的內部時鐘信號VC2。
在兩個邊沿檢測信號SEDR和SEDF之中，將進入的、延遲時間Td2的上升沿檢測信號提供至注入電路221B的輸入端M，而將下降沿檢測信號SEDF提供至注入電路 22IA-O的輸入端M。注入電路221A-0和221B將注入信號VM和輸入時鐘信號VC之積的信號分量 添加到輸入時鐘信號VC，并輸出所得注入電路輸出VY。由此，同步振蕩器220A的相位與邊沿檢測信號鎖定，下面參考圖23A和23B所 示的定時圖描述其操作。如上所述，注入電路221A-0和221B將注入信號VM和輸入時鐘信號VC之積的 信號分量添加至輸入時鐘信號VC，并輸出所得注入電路輸出VY。因此，通過VCXVM 的分量，如圖23A和23B中所示那樣根據(jù)注入信號(邊沿檢測信號)VM的相位來調節(jié) VY的相位。進一步，由于根據(jù)輸入時鐘信號VC的邊沿的方向而使VCXVM的分量反相或 不反相，因此輸入時鐘信號VC的上升沿和下降沿可以被鎖定，從而將輸入時鐘信號VC 的邊沿與邊沿注入信號(VM)的中心鎖定。 由此，如圖22A和22B示出的定時圖中所示，時鐘恢復裝置200A輸出與接收數(shù) 據(jù)信號RDT鎖定的恢復時鐘信號。從而，實施為本發(fā)明第三實施方式的時鐘恢復裝置200A輸出時鐘頻率為接收數(shù) 據(jù)信號RDT的數(shù)據(jù)率的一半的恢復時鐘信號CLK。因而，時鐘恢復裝置200A可以僅以 數(shù)據(jù)率一半的頻率振蕩，從而實現(xiàn)低功耗。應當注意，如圖22A和22B中的定時圖所示那樣，時鐘恢復裝置200A也可以輸 出具有與數(shù)據(jù)率相同的頻率的恢復時鐘信號CLK。在此情況下，同步振蕩器的振蕩頻率也變?yōu)榕c數(shù)據(jù)率相同，從而可能難以獲得 低功耗的效果。然而，通過僅使用恢復時鐘信號CLK的上升沿和下降沿之一獲得了恢復數(shù)據(jù)， 從而不需要考慮恢復時鐘信號的占空比的影響。參考圖24，那里示出了在本發(fā)明第三實施方式中每一個均用兩個或更多個多模 式注入電路配置的邊沿檢測器和同步振蕩器的示例性配置。對于時鐘恢復裝置和時鐘分配電路(稍后描述)，如果用圖6和其它附圖中示出 的多模式注入電路構成組成這些裝置和電路的同步振蕩器中的注入電路，則不僅注入電 路而且所有的邊沿檢測器和同步振蕩器都可以用多模式注入電路構成。每一邊沿檢測器用如圖19A到19D中所示的NAND電路和延遲電路構成，并且 每一同步振蕩器用注入電路和延遲電路構成。然而應當注意，如上所述那樣，與第三實施方式相關聯(lián)的多模式注入電路可以 用作注入電路、AND電路和延遲電路。因此，可以如圖24所示那樣僅用多模式注入電路構成邊沿檢測器；在此情況 下，延遲時間變得相同，從而方便了定時預測。另外，可以以陣列方式布置這些多模式 注入電路，從而使得布置面積相當小。圖24所示的邊沿檢測器2IOB等效于圖19C所示的配置。邊沿檢測器210B的延遲電路212B由輸入端M連接到電源的兩級的多模式注入 電路形成。
兩級的多模式注入電路與用于下降沿檢測信號SEDF和上升沿檢測信號SEDR的 兩級的多模式注入電路221C-0、221C-1、221C-2和221C-3相同。(4)第四實施方式-時鐘恢復裝置的 第三示例性配置參考圖25，那里示出了圖示實施為本發(fā)明第四實施方式的時鐘恢復裝置的示例 性配置的框圖。與第四實施方式相關聯(lián)的時鐘恢復裝置200D具有注入信號發(fā)生器230和同步振 蕩器220D(如圖25所示)。注入信號發(fā)生器230僅生成接收數(shù)據(jù)信號RDT的第一邊沿的邊沿檢測信號，從 而生成選通信號GT。注入信號發(fā)生器230生成接收數(shù)據(jù)信號RDT的邊沿的邊沿檢測信號，從而生成 注入信號VMO和VM1。注入信號發(fā)生器230將生成的選通信號GT和生成的注入信號VMO和VMl輸出 至同步振蕩器220D。-注入信號發(fā)生器的示例性配置參照圖26，那里示出了圖示與第四實施方式相關聯(lián)的注入信號發(fā)生器的示例性 配置的框圖。參照圖27，那里示出了圖示與第四實施方式相關聯(lián)的注入信號發(fā)生器的示例性 配置的電路圖。圖28A和28B示出了用于與第四實施方式相關聯(lián)的注入信號發(fā)生器的定時圖。 圖28A是接收數(shù)據(jù)信號序列的第一位處于低電平L時的定時圖。圖28B是接收數(shù)據(jù)信號 序列的第一位處于高電平H時的定時圖。如圖26所示，用輸入控制器231和邊沿檢測器232和233構成注入信號發(fā)生器 230。輸入控制器231僅通過接收數(shù)據(jù)信號序列的第一邊沿。邊沿檢測器233檢測輸入控制器231的輸出信號DTO的邊沿，以生成和輸出選
通信號GT。邊沿檢測器232檢測接收數(shù)據(jù)信號RDT的上升沿和下降沿，以生成和輸出注入 信號VMO與注入信號VMl。如圖27所示那樣，用兩個觸發(fā)器(FF)2311和2312以及一個多路復用器 (MUX) 2313構成輸入控制器231。這兩個觸發(fā)器FF2311和FF2312在操作開始時被復位，并且輸出CA和CB分別 處于CA = L和CB = H的狀態(tài)。當接收數(shù)據(jù)信號RDT的第一邊沿進入時，輸出信號DTO如圖28A和28B所示那 樣根據(jù)接收數(shù)據(jù)信號RDT而改變。同時，輸出信號DTO在接收數(shù)據(jù)信號RDT的第一上升沿上變?yōu)镃A = H而在下 降沿上變?yōu)镃B = L，使得變?yōu)镃A = CB。因而，當接收數(shù)據(jù)信號RDT的第二和后續(xù)邊沿進入時，輸出信號DTO如圖28A 和28B所示那樣不變化；因此，輸入控制器231僅通過接收數(shù)據(jù)信號序列的第一邊沿。
像圖15中所示的邊沿檢測器210那樣，邊沿檢測器232具有延遲電路2321和異 或(EXOR)門 2322。EXOR門2322的第一輸入端連接到輸入控制器231的輸出信號DTO的輸入線， 而第二輸入端連接到延遲電路2321的輸出端。邊沿檢測器232檢測輸出信號DTO的邊沿，以輸出選通信號GT。因此，通過 僅檢測接收數(shù)據(jù)信號序列的第一邊沿，將選通信號GT輸出為脈沖信號。像圖19C中所示的邊沿檢測器210C那樣，邊沿檢測器233具有延遲電路 2331-1、2331-2 和 2332，以及 2-輸入 NAND 門 2333 和 2334。延遲電路2331-1和2331-2將信號延遲時間Td2，而延遲電路2332將接收數(shù)據(jù) 信號RDT延遲時間Tdl。NAND門2333在第一輸入端通過延遲電路2332提供有接收數(shù)據(jù)信號RDT，而 在作為負輸入端的第二輸入端通過延遲電路2332和2331-1提供有延遲信號S2331-1。NAND門2334在第一輸入端提供有延遲信號S2331-2，而在作為負輸入端的第 二輸入端提供有接收數(shù)據(jù)信號RDT。邊沿檢測器233檢測接收數(shù)據(jù)信號RDT的上升沿和下降沿，以分別輸出注入信 號VMO和注入信號VMl。如先前所述，同步振蕩器220D是具有至少一個多模式注入電路的環(huán)形振蕩器 223。例如像圖24所示情況那樣，同步振蕩器220D具有用于注入信號VMO和VMl的 2級配置，并且由多模式注入電路22ID-O和22ID-I以及221D-2和221D-3形成。除了 輸入端C和M之外，多模式注入電路221D-0、221D-1、221D-2和221D-3每一個還具
有輸入端A。對于同步振蕩器220D，恢復時鐘信號的邊沿與注入信號VMO的脈沖波的中心鎖 定，并且內部時鐘信號VCl的邊沿與注入信號VMl的脈沖波的中心鎖定。注入信號VMO 和VMl的連接與第二和第三實施方式的下降沿檢測信號SEDF和上升沿檢測信號SEDR 相同。更具體而言，如圖25所示，注入信號VMO進入第一級的多模式注入電路 221D-0的注入信號輸入端M，而注入信號VMl進入后續(xù)級的多模式注入電路221D-2的 注入信號輸入端M。選通信號GT進入后續(xù)級的多模式注入電路221D-2的輸入端A。由于選通信號 GT進入多模式注入電路221D-2的輸入端A，因此該注入電路如先前所述那樣提供AND 電路(Y = AXC) ο第一級的多模式注入電路221D-0的輸入端A連接到電源VDD的供給線，從而
被固定至高電平H。第二和第四級的多模式注入電路22ID-O和221D-3的輸入端A和輸入端M連接 到供給電壓VDD的供給線，從而被固定至高電平H。因此，第二和第四級的多模式注入 電路22ID-O和221D-3如先前所述那樣用作延遲電路DLY。下面描述實施為本發(fā)明第四實施方式的時鐘恢復裝置的操作。參照圖29，那里示出了指示與第四實施方式相關聯(lián)的時鐘恢復裝置的示例性操作的定時圖。如上所述那樣，用注入信號發(fā)生器230和同步振蕩器220D構成時鐘恢復裝置 200D。注入信號發(fā)生器230將選通信號GT以及注入信號VMO和VMl輸出至同步振蕩 器220D。選通信號GT是用于檢測接收數(shù)據(jù)信號序列的第一邊沿的邊沿檢測信號。注 入信號VMO和VMl是用于接收數(shù)據(jù)信號序列的邊沿的注入信號。同步振蕩器220D是具有至少一個多模式注入電路的環(huán)形振蕩器，在其中復位時 鐘信號CLK的邊沿與注入信號VMO的脈沖波的中心鎖定，并且內部時鐘信號VCl的邊 沿與注入信號VMl的脈沖波的中心鎖定。選通信號GT連接到同步振蕩器220D的多模式注入電路221D-2的輸入端A，從 而多模式注入電路221D-2提供AND電路(Y = AXC)。因而，內部時鐘信號VC2通過選通信號GT的脈沖輸入而為如圖29所示那樣。如上所述，選通信號GT的一個脈沖輸入允許同步振蕩器220D的相位與接收 數(shù)據(jù)信號RDT鎖定，從而鎖定時間比上面提到的第二和第三時鐘恢復裝置的鎖定時間更 短。因此，該時鐘再現(xiàn)裝置200D能夠實現(xiàn)與現(xiàn)有技術的基于選通式VCO的時鐘恢復裝 置的鎖定時 間相等的鎖定時間。選通信號GT是如上所述那樣用于檢測接收數(shù)據(jù)信號序列的第一邊沿的邊沿檢 測信號。因此，針對接收數(shù)據(jù)信號RDT的第一邊沿后續(xù)的邊沿，通過注入信號VMO和 VMl調節(jié)同步振蕩器220D的相位，從而與接收數(shù)據(jù)信號RDT鎖定。從而，該時鐘恢復裝置200D可以以一位為基礎執(zhí)行鎖定。進一步，由于可以通過該注入信號發(fā)生器230縮短鎖定時間，因此在設計到每 一多模式注入電路的時鐘輸出Y的注入信號VM的注入量時，無需考慮鎖定時間。為此，可以通過考慮抗抖動性和功耗來設計注入量，從而改善了上面提到的第 二和第三時鐘恢復裝置的抗抖動性和功耗。(5)第五實施方式-時鐘恢復裝置的第四示例性配置參照圖30，那里示出了圖示實施為本發(fā)明第五實施方式的時鐘恢復裝置的示例 性配置的框圖。與第五實施方式相關聯(lián)的時鐘恢復裝置200E具有注入信號發(fā)生器230E和同步振 蕩器220E(如圖30所示)。注入信號發(fā)生器230E僅生成接收數(shù)據(jù)信號RDT的第一邊沿的邊沿檢測信號，從 而生成選通信號GT。注入信號發(fā)生器230E生成接收數(shù)據(jù)信號RDT的邊沿的邊沿檢測信號，從而生成 注入信號VMO。注入信號發(fā)生器230E將生成的選通信號GT和生成的注入信號VM輸出至同步 振蕩器220E。-注入信號發(fā)生器的示例性配置參照圖31，那里示出了圖示與第五實施方式相關聯(lián)的注入信號發(fā)生器的示例性 配置的框圖。
參照圖32，那里示出了圖示與第五實施方式相關聯(lián)的注入信號發(fā)生器的示例性配置的電路圖。參照圖33A和33B，那里示出了指示與第五實施方式相關聯(lián)的注入信號發(fā)生器 的定時的定時圖。圖33A是接收數(shù)據(jù)信號序列的第一位處于低電平L時的定時圖。圖 33B是接收數(shù)據(jù)信號序列的第一位處于高電平H時的定時圖。如圖31所示，用輸入控制器231E和邊沿檢測器232E和233E構成注入信號發(fā) 生器230E。輸入控制器231E僅通過接收數(shù)據(jù)信號序列的第一邊沿。邊沿檢測器232E檢測輸入控制器231的輸出信號DTO的邊沿，以生成和輸出選
通信號GT。邊沿檢測器233E檢測接收數(shù)據(jù)信號RDT的邊沿，以生成和輸出注入信號VM。像圖27所示的輸入控制器231那樣，用兩個觸發(fā)器(FF) 2311和2312以及一個 多路復用器(MUX) 2313構成輸入控制器231E。輸入控制器231E就配置和功能而言基本上與圖27所示的輸入控制器231相同， 因此略過其描述。像圖27中所示的邊沿檢測器232那樣，邊沿檢測器232E具有延遲電路2321和 EXOR 門 2322。EXOR門2322的第一輸入端連接到輸入控制器231E的輸出信號DTO的輸入線， 而第二輸入端連接到延遲電路2321的輸出端。邊沿檢測器232E檢測輸出信號DTO的邊沿，以輸出選通信號GT。因此，通過 僅檢測接收數(shù)據(jù)信號序列的第一邊沿，將選通信號GT輸出為脈沖信號。像邊沿檢測器232E—樣，邊沿檢測器233E具有延遲電路2331和EXOR門 2332。EXOR門2331的第一輸入端連接到接收數(shù)據(jù)信號RDT的輸入線，而第二輸入端 連接到延遲電路2331的輸出端。邊沿檢測器233E檢測接收數(shù)據(jù)信號RDT的邊沿，以輸出注入信號VM。如上所述，同步振蕩器220E是具有至少一個多模式注入電路的環(huán)形振蕩器 223。例如像圖25所示情況下一樣，同步振蕩器220D具有用于選通信號GT和注入 信號VM的2級配置，并且由多模式注入電路22IE-O、22IE-I以及221E-2和221E-3形 成。除了輸入端C和M之外，多模式注入電路221E-0、221E-1以及221E-2和221E-3
每一個還具有輸入端A。注入信號VM提供至多模式注入電路中任何一個的一個M輸入端。對于同步振蕩器220E，內部時鐘信號VCl的邊沿與注入信號VM的脈沖波的中 心鎖定。注入信號VM進入后續(xù)級的多模式注入電路221E-2的注入信號輸入端M。選通信號GT進入第一級的多模式注入電路221E-0的輸入端A。由于選通信號 GT進入輸入端A，因此多模式注入電路22IE-O如上述那樣提供AND電路(Y = AXC)。第一級的多模式注入電路221E-0的輸入端M連接到電源VDD的供給線，從而 被固定至高電平H。
第二和第四級的多模式注入電路221E-0和多模式注入電路221E-3的輸入端A 和輸入端M分別連接到供給電壓VDD的供給線，從而被固定至高電平H。因此，第二 和第四級的多模式注入電路221E-0和多模式注入電路221E-3如上述那樣用作延遲電路 DLY。

下面描述實施為本發(fā)明第五實施方式的時鐘恢復裝置的操作。參照圖34，那里示出了指示與第五實施方式相關聯(lián)的時鐘恢復裝置的示例性操 作的定時圖。時鐘恢復裝置200E用注入信號發(fā)生器230E和同步振蕩器220E構成。注入信號發(fā)生器230E將選通信號GT以及注入信號VM輸出至同步振蕩器 220E。選通信號GT是用于檢測接收數(shù)據(jù)信號序列的第一邊沿的邊沿檢測信號。注入信 號VM是用于接收數(shù)據(jù)信號序列的邊沿的注入信號。同步振蕩器220E是具有至少一個多模式注入電路的環(huán)形振蕩器。內部時鐘VCl 的邊沿與注入信號VM的脈沖波的中心鎖定。選通信號GT連接到同步振蕩器220E的多模式注入電路221E-0的輸入端A，因 此多模式注入電路22IE-O提供AND電路(Y = AXC)。因而，內部時鐘信號VCO通過選通信號GT的脈沖輸入而變?yōu)槿鐖D34所示那樣。如上所述，選通信號GT的一個脈沖輸入允許同步振蕩器220E的相位與接收數(shù) 據(jù)信號RDT鎖定，從而相比于上述第二和第三時鐘恢復裝置縮短了鎖定時間。因此，該 時鐘恢復裝置200E能夠實現(xiàn)與現(xiàn)有技術的基于選通式VCO的時鐘恢復裝置的鎖定時間基 本相同的鎖定時間。選通信號GT是如上所述那樣用于檢測接收數(shù)據(jù)信號序列的第一邊沿的邊沿檢測 信號。因此，針對接收數(shù)據(jù)信號RDT的第一邊沿后續(xù)的邊沿，通過注入信號VMO調節(jié) 同步振蕩器220E的相位，從而與接收數(shù)據(jù)信號RDT鎖定。從而，該時鐘恢復裝置200E可以以一位為基礎執(zhí)行鎖定。進一步，由于可以通過該注入信號發(fā)生器230E縮短鎖定時間，因此在設計到每 一多模式注入電路的時鐘輸出Y的注入信號VM的注入量時，無需考慮鎖定時間。為此，可以通過考慮抗抖動性和功耗來設計注入量，從而改善上面提到的第二 和第三時鐘恢復裝置的抗抖動性和功耗。-時鐘恢復裝置的第一示例性連接參照圖35，那里示出了圖示作為本發(fā)明實施方式所實施的時鐘恢復裝置的第一 示例性連接的框圖。在該連接示例中，布置了兩個或更多個時鐘恢復裝置200-1到200-m，并且將振 蕩頻率控制電壓FCV從鎖相環(huán)電路(PLL) 300提供至這些時鐘恢復裝置200-1到200-m。在圖35中，將參考第二和第三實施方式所述的時鐘恢復裝置應用于時鐘恢復裝 置 200-1 到 200-m。在圖35中，為了繪圖簡便，對于時鐘恢復裝置200-1到200-m，僅示出了供有 振蕩頻率受控電壓(信號)FCV的同步振蕩器220-1到220-m。PLL 300具有同步振蕩器301、相位比較器(PD) 302和環(huán)路濾波器303。可替代地，在壓控振蕩器201的輸出側上布置分頻器304。PLL 300的環(huán)路濾波器303的輸出被輸出作為振蕩頻率控制電壓FCV。PLL 300的同步振蕩器301就配置而言與時鐘恢復裝置200_1到200_m的同步振 蕩器220-1到220-m基本相同。從而，可以執(zhí)行精確的振蕩頻率控制。從時鐘恢復裝置200-1到200-m輸出與接收數(shù)據(jù)信號RDT鎖定的時鐘CLK-1到 CLK-m。-時鐘恢復裝置的第二示例性連接參照圖36，那里示出了圖示與本發(fā)明實施方式相關聯(lián)的時鐘恢復裝置的第二示 例性連接的框圖。第二示例性連接與第一示例性連接不同之處在于由PLL 300A提供振蕩頻率控 制電流FCI，而不是由PLL 300提供振蕩頻率控制電壓FCV。

為了實現(xiàn)此配置，將電壓-電流轉換器(VI轉換器)305布置在PLL 300A的環(huán) 路濾波器303的輸出側，并且將電壓-電流轉換器305的輸出提供為振蕩頻率控制電流 FCI。另外，在PLL 300A中，將電流-電壓轉換器(IV轉換器)306布置在同步振蕩 器301的輸入側。進一步，在時鐘恢復裝置200-1到200-m的同步振蕩器220-1到220_m的輸入 側上布置電流-電壓轉換器(IV轉換器)230-1到230-m。在此配置中，由于提供控制電流而不是控制電壓，因此可以正確地提供控制信 號而不受電壓變化影響，從而實現(xiàn)具有更高精度的振蕩控制。(6)第六實施方式-時鐘分配電路的第一示例性配置參照圖37，那里示出了實施為本發(fā)明第六實施方式的時鐘分配電路的示例性配置。與第六實施方式相關聯(lián)的時鐘分配電路400由同步振蕩器410構成，其中該同步 振蕩器410具有與第一實施方式的同步振蕩器100基本相同的配置。如圖37所示，與第六實施方式相關聯(lián)的同步振蕩器410由包括至少一個注入電 路411的環(huán)形振蕩器413構成。同步振蕩器410在頻率方面受振蕩頻率控制信號FCV控制。對于圖37所示的環(huán)形振蕩器413，2_輸入注入電路411布置在第一級，延遲電 路412-1到412-n級聯(lián)到注入電路411的輸出，并且最后一級的延遲電路412_n的輸出端 連接到第一級的注入電路411的一個輸入端C。環(huán)形振蕩器413基本上形成為使得形成環(huán)形的延遲電路412-1到412-n的奇數(shù)號 延遲電路提供反相器功能。第六實施方式的注入電路411具有注入信號輸入端M、時鐘信號輸入端C和時 鐘輸出端Y。注入電路411將時鐘信號VC與時鐘信號CKI (VM)(其為進入注入信號輸入端M 的注入信號)之積的信號分量添加到進入時鐘信號輸入端C的時鐘信號VC。
然后，注入電路411將該相加的結果作為時鐘信號VY從時鐘輸出端Y輸出。 圖38A到38C示出指示與第六實施方式相關聯(lián)的時鐘分配電路的示例性操作的 定時圖。圖38A示出分配比N為1(N = 1)的定時。圖38B示出分配比N = 2的定時。 圖38C示出分配比N = 3的定時。同步振蕩器410在振蕩頻率方面受振蕩頻率控制信號FCV控制，接受輸入時鐘 信號CKI作為輸入，并由具有至少一個注入電路411的環(huán)形振蕩器413形成。注入電路411將作為注入信號的時鐘信號CKI與時鐘信號VC之積的信號分量添 加到輸入時鐘信號VC，并輸出所得信號。從而，如圖38A到38C所示，輸出時鐘信號CKO的邊沿與作為邊沿注入信號的 時鐘信號CKI的中心鎖定。因此，如圖3gA到38C所示，時鐘分配電路400輸出與輸入時鐘信號CKI鎖定 的輸出時鐘信號CKO。應當注意，對于同步振蕩器410，輸出時鐘信號CKO的邊沿與作為注入電路411 的注入信號的輸入時鐘信號CKI的“H到L到H”脈沖的中心鎖定。因此，這些信號 的時鐘頻率不需要相同；例如，輸入時鐘信號CKI的時鐘頻率可以是輸出時鐘信號CKO 的1/N(N是自然數(shù))。因而，與第六實施方式相關聯(lián)的400不需要分配高頻時鐘信號，從而實現(xiàn)節(jié)省 功耗。(7)第七實施方式-時鐘分配電路的第二示例性配置參照圖39，那里示出了實施為本發(fā)明第七實施方式的時鐘分配電路的示例性配置。與第六實施方式相關聯(lián)的時鐘分配電路400A具有邊沿檢測器420，其用于根據(jù) 輸入時鐘信號CKI生成作為注入信號的邊沿檢測信號SED，并且將生成的邊沿檢測信號 提供到第六實施方式的同步振蕩器410的輸入端。除了接收數(shù)據(jù)信號和恢復時鐘信號分別是輸入時鐘信號CKI和輸出時鐘信號 CKO之外，時鐘分配電路400A就配置而言與第二實施方式相關聯(lián)的圖14中所示的時鐘 恢復裝置200基本相同。圖40A到40C示出指示與第七實施方式相關聯(lián)的時鐘分配電路的示例性操作的 定時圖。圖40A示出分配比N為1(N= 1)的定時。圖40B示出N = 2的定時。圖40C 示出N = 3的定時。在時鐘分配電路400A中，如圖40A到40C所示那樣，時鐘信號VC的邊沿與作 為邊沿注入信號的邊沿檢測信號SED的中心鎖定。由此，如圖40A到圖40C示出的定時圖中所示，時鐘分配電路400A輸出與輸入 時鐘信號CKI鎖定的輸出時鐘信號CKO。應當注意，對于同步振蕩器410，輸出時鐘信號CKO的邊沿與邊沿檢測信號 SED的脈沖的中心鎖定。因此，這些信號的時鐘頻率不需要相同；例如，輸入時鐘信號CKI的時鐘頻率可以是輸出時鐘信號CKO的1/N(N是自然數(shù))。 因而，與第七實施方式相關聯(lián)的時鐘分配電路400A不需要分配高頻時鐘信號， 從而實現(xiàn)節(jié)省功耗。(8)第八實施方式-時鐘分配電路的第二示例性配置參照圖41，那里示出了實施為本發(fā)明第八實施方式的時鐘分配電路的示例性配置。對于與第八實施方式相關聯(lián)的時鐘分配電路400B，由邊沿檢測器420B檢測上升 沿和下降沿，并且將注入電路411A和411B布置在同步振蕩器410B的第一和中間級。除了接收數(shù)據(jù)信號和恢復時鐘信號分別是輸入時鐘信號CKI和輸出時鐘信號 CKO之外，該時鐘分配電路400B就配置而言與第三實施方式相關聯(lián)的圖18中所示的時 鐘恢復裝置基本相同。圖42A到42C示出指示與第八實施方式相關聯(lián)的時鐘分配電路的示例性操作的 定時圖。圖42A示出分配比N為1(N= 1)的定時。圖40B示出N = 2的定時。圖42C 示出N = 3的定時。在時鐘分配電路400B中，如圖42A到42C所示，時鐘信號VC的邊沿與作為邊 沿注入信號的下降沿檢測信號SEDF和上升沿檢測信號SEDR的中心鎖定。由此，如圖42A到圖42C示出的定時圖中所示，時鐘分配電路400B輸出與輸入 時鐘信號CKI鎖定的輸出時鐘信號CKO。應當注意，對于同步振蕩器410B，輸出時鐘信號CKO的邊沿與邊沿檢測信號的 脈沖的中心鎖定。因此，這些信號的時鐘頻率不需要相同；例如，輸入時鐘信號CKI的 時鐘頻率可以是輸出時鐘信號CKO的1/N(N是自然數(shù))。因而，與第八實施方式相關聯(lián)的時鐘分配電路400B不需要分配高頻時鐘信號， 從而實現(xiàn)節(jié)省功耗。還應當注意，如果由圖6等中所示的多模式注入電路構成組成上述時鐘分配電 路400、400A和400B的同步振蕩器中的注入電路，則還可以不僅由用于注入電路而且由 用于邊沿檢測器和同步振蕩器的多模式注入電路構成這些時鐘分配電路中的每一個。邊沿檢測器由AND電路和延遲電路來構成，而同步振蕩器由注入電路和延遲電 路構成。然而應當注意，多模式注入電路可如上所述那樣用于注入電路、AND電路和延 遲電路。因此，邊沿檢測器和同步振蕩器例如如圖24所示那樣，可以僅由多模式注入電 路構成。在此情況下，延遲時間變得彼此相等，從而有利于定時預測。另外，這些多模 式注入電路可以以陣列方式布置，從而使得布置面積相當小。-時鐘分配電路的第一示例性連接參照圖43，那里示出了圖示與本發(fā)明實施方式相關聯(lián)的時鐘分配電路的第一示 例性連接的框圖。該示例性連接與時鐘恢復裝置的圖35中所示的示例性連接基本相同。為了便于理解，用相同的附圖標記表示與圖35中所示那些組件類似的組件。更具體地，在該示例性連接中，平行布置振蕩頻率控制電壓FCV從相位鎖定電 路(PLL) 300所提供到的兩個或更多個時鐘分配電路400-1到400_m。在圖43中，將上面參考第六、第七和第八實施方式所述的時鐘分配電路應用于 時鐘分配電路400-1到400-m。在圖43中，為了繪制簡便，對于時鐘分配電路400-1到400-m，僅示出提供有 振蕩頻率控制電壓FCV的同步振蕩器411-1到411-m。PLL 300具有同步振蕩器301、相位比較器(PD) 302和環(huán)路濾波器303?？商娲?地，分頻器304布置在壓控振蕩器201的輸出側。PLL 300的環(huán)路濾波器303的輸出被輸出為振蕩頻率控制電壓FCV。PLL 300的同步振蕩器301具有與時鐘分配電路400-1到400_m的同步振蕩器 220-1到220-m基本相同的配置。從而，可以高精度地執(zhí)行振蕩頻率的控制。然后，從時鐘分配電路400-1到400-m輸出與輸入時鐘信號CKI鎖定的時鐘 CKO-I 至Ij CKO-m。-時鐘分配電路的第二示例性連接參照圖44，那里示出了圖示與本發(fā)明實施方式相關聯(lián)的時鐘分配電路的第二示 例性連接的框圖。該示例性連接與時鐘恢復裝置的圖36中所示的示例性連接基本相同。為了便于 理解，用相同的附圖標記表示與圖36中所示那些組件類似的組件。第二示例性連接與上述第一示例性連接的不同之處在于由PLL 300A提供振蕩 頻率控制電流FCI，而不是振蕩頻率控制電壓FCV。根據(jù)上述配置，電壓-電流轉換器(VI轉換器)305布置在300A的環(huán)路濾波器 303的輸出側，而電壓-電流轉換器305的輸出作為振蕩頻率控制電流FCI提供。然后，在PLL 300A中，電流-電壓轉換器(IV轉換器)306布置在同步振蕩器 301的輸入側。另外，電流-電壓轉換器(IV轉換器)430-1到430-m還布置在時鐘分配電路 400-1到400-m的同步振蕩器411-1到411_m的輸入側。在此情況下，提供控制電流而不是控制電壓，從而不存在電壓變化影響的問 題，從而正確地提供控制信號而允許高精度振蕩控制。如上所述，根據(jù)本發(fā)明的實施方式，可以獲得下列效果。根據(jù)本發(fā)明實施方式的同步振蕩器通過注入電路，將內部時鐘信號和輸入注入 信號之積的信號分量添加到同步振蕩器中的內部輸入時鐘信號，并且輸出所得信號。根據(jù)本發(fā)明實施方式的時鐘恢復裝置生成指示接收數(shù)據(jù)信號的邊沿檢測的注入 信號，并且通過注入電路將時鐘信號輸入和注入信號輸入之積的信號分量添加到同步振 蕩器中的時鐘信號輸入，從而輸出所得信號。然后，時鐘恢復裝置輸出與接收數(shù)據(jù)信號 鎖定的恢復時鐘信號。 從而，通過輸出具有數(shù)據(jù)率一半的恢復時鐘信號，可以得到增大的數(shù)據(jù)率和降 低的功耗的效果。
另外，通過調節(jié)注入電路中時鐘信號輸入和注入信號輸入之積的信號分量的相 加量，可以改善抗接收數(shù)據(jù)信號抖動的持久性。進一步，具有用于檢測接收數(shù)據(jù)信號的上升沿和檢測接收數(shù)據(jù)信號的下降沿的 分離電路的邊沿檢測器改善了抗每一接收數(shù)據(jù)信號中所含有的抖動的持久性。根據(jù)本發(fā)明實施方式的時鐘分配電路生成指示輸入時鐘信號的邊沿檢測的注入 信號，并且通過注入電路將內部時鐘信號和注入信號之積的信號分量添加到同步振蕩器 中的內部時鐘信號，從而輸出所得信號。然后，時鐘分配電路輸出與輸入時鐘信號鎖定 的時鐘信號。從而，輸入時鐘信號的時鐘頻率可以是輸出時鐘信號的1/N(N是自然數(shù))。因 而，根據(jù)本發(fā)明實施方式的時鐘分配電路不需要分配高頻時鐘信號，從而節(jié)省了功耗。 本申請包含與2010年6月7日向日本專利局提交的日本優(yōu)先專利申請JP 2010-130307以及2009年9月11日向日本專利局提交的日本優(yōu)先專利申請JP 2009-211009 中公開的主題有關的主題，在此通過引用并入其全部內容。本領域技術人員應當理解，依據(jù)設計要求和其它因素，可出現(xiàn)各種修改、組 合、部分組合和變更，只要它們在所附權利要求書及其等效物的范圍內即可。
權利要求
1.一種同步振蕩器，包含至少一個注入電路，其具有注入信號輸入端、內部時鐘信號輸入端和時鐘輸出端；以及至少一個延遲電路，其級聯(lián)到所述注入電路，其中對于所述級聯(lián)的注入電路和延遲電路，最后一級的輸出端連接到第一級的內部時鐘 信號輸入端以形成環(huán)形振蕩器，并且所述注入電路將進入所述時鐘信號輸入端的內部時鐘信號和進入所述注入信號輸入 端的注入信號之積的信號分量添加到所述內部時鐘信號，從而從所述時鐘輸出端輸出所 得信號作為時鐘信號。
2.如權利要求1所述的同步振蕩器，其中，所述注入電路用作具有連接到預定電位的所述注入信號輸入端的延遲電路；并且 形成所述環(huán)形振蕩器的所述延遲電路由具有所述注入信號輸入端的所述注入電路形成。
3.如權利要求1所述的同步振蕩器，其中 所述注入電路具有第一負載阻抗和第二負載阻抗； 第一晶體管到第十晶體管； 第一節(jié)點，其連接到電流源與預定電位之一； 第二節(jié)點，其連接到所述第一負載阻抗；以及 第三節(jié)點，其連接到所述第二負載阻抗，所述第一晶體管的源極和所述第二晶體管的源極連接到所述第一節(jié)點， 所述第三晶體管和所述第四晶體管以其源極和其漏極彼此連接，源極之間的連接點 連接到所述第一晶體管的漏極，而漏極之間的連接點連接到所述第二節(jié)點， 所述第三晶體管的柵極連接到第一信號的輸入端， 所述第四晶體管的柵極連接到所述注入信號輸入端，所述第五晶體管和所述第六晶體管以其源極和其漏極彼此連接，所述源極之間的 連接點連接到所述第一晶體管的所述漏極，而所述漏極之間的連接點連接到所述第三節(jié)點。所述第五晶體管的柵極連接到所述注入信號的反相信號的輸入端， 所述第六晶體管的柵極連接到所述第一信號的反相信號的輸入端， 所述第七晶體管和所述第八晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第二節(jié)點， 所述第七晶體管的柵極連接到第二信號的輸入端， 所述第八晶體管的柵極連接到所述注入信號的反相信號的輸入端， 所述第九晶體管和所述第十晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第三節(jié)點， 所述第九晶體管的柵極連接到所述注入信號輸入端，并且 所述第十晶體管的柵極連接到所述第二信號的反相信號的輸入端。
4.如權利要求3所述的同步振蕩器，其中所述注入電路在以所述第三晶體管導通的電平提供所述第一信號并且以所述第七晶體管不導通的 電平提供所述第二信號時，用作所述注入電路，在以所述第三晶體管不導通的電平提供所述第一信號、以所述第七晶體管不導通的 電平提供所述第二信號并且以所述第四晶體管和所述第九晶體管導通的電平提供所述注 入信號時，用作所述延遲電路，并且在以所述第七晶體管不導通的電平提供所述第二信號并且以所述第四晶體管和所述 第九晶體管導通的電平提供所述注入信號時，用作邏輯電路。
5.—種時鐘恢復裝置，包含邊沿檢測塊，其構成為檢測接收數(shù)據(jù)信號的邊沿以輸出邊沿檢測信號；以及 同步振蕩器，其構成為接受所述邊沿檢測信號作為注入信號以輸出時鐘信號，其中 所述同步振蕩器具有至少一個注入電路，其具有注入信號輸入端、內部時鐘信號輸入端和時鐘輸出端，以及至少一個延遲電路，其級聯(lián)到所述至少一個注入電路，所述級聯(lián)的注入電路和所述延遲電路形成最后一級的輸出端連接到第一級的內部時 鐘信號輸入端的環(huán)形振蕩器，并且所述注入電路具有如下功能將所述內部時鐘信號和作為要進入所述注入信號輸入 端的注入信號的邊沿檢測信號之積的信號分量添加到進入所述內部時鐘信號輸入端的所 述內部時鐘信號，從而從所述時鐘輸出端輸出所得信號作為時鐘信號。
6.如權利要求5所述的時鐘恢復裝置，其中 所述邊沿檢測塊檢測所述接收數(shù)據(jù)信號的上升沿和下降沿，以將上升沿檢測信號和下降沿檢測信號 輸出至所述同步振蕩器，以及 在所述同步振蕩器中， 兩個注入電路被連接在所述環(huán)形振蕩器中，所述兩個注入電路之一在所述注入信號輸入端進入有所述上升沿檢測信號和所述下 降沿檢測信號之一，并且所述兩個注入電路中的另一個在所述注入信號輸入端進入有所述上升沿檢測信號和 所述下降沿檢測信號中的另一個。
7.如權利要求6所述的時鐘恢復裝置，其中 所述邊沿檢測塊具有延遲電路，其構成為將所述接收數(shù)據(jù)信號延遲比所述接收數(shù)據(jù)信號的時段更短 的時間，以及通過所述接收數(shù)據(jù)信號和所述延遲電路生成的延遲信號之間的邏輯運算，生成上升 沿檢測信號和下降沿檢測信號，從而將生成的上升沿檢測信號和生成的下降沿檢測信號 輸出至所述同步振蕩器。
8.如權利要求5所述的時鐘恢復裝置，其中所述注入電路在所述注入信號輸入端連接到預定電位以用作延遲電路，以及形成所述環(huán)形振蕩器的所述延遲電路由具有連接到預定電位的所述注入信號輸入端 的所述至少一個注入電路形成。
9.一種時鐘恢復裝置，包含注入信號發(fā)生器，其構成為生成接收數(shù)據(jù)信號的第一邊沿的邊沿檢測信號以生成選 通信號，并且生成接收數(shù)據(jù)信號的邊沿的檢測信號以生成至少一個注入信號；以及 同步振蕩器，其構成為接受所述選通信號和所述注入信號以輸出時鐘信號，其中 所述同步振蕩器具有多個注入電路，其每一個均具有注入信號輸入端、內部時鐘信號輸入端、選通信號 輸入端和時鐘輸出端，以及至少一個延遲電路，其級聯(lián)到所述多個注入電路， 所述多個注入電路之一在所述選通信號輸入端進入有所述選通信號，所述多個注入 電路中的至少一個在所述注入信號輸入端進入有所述注入信號，所述級聯(lián)的注入電路和所述延遲電路形成最后一級的輸出端連接到第一級的內部時 鐘信號輸入端的環(huán)形振蕩器，所述注入電路具有如下功能將時鐘信號和作為進入所述注入信號輸入端的注入 信號的邊沿檢測信號之積的信號分量添加到進入所述時鐘信號輸入端的所述內部時鐘信 號，從而從所述時鐘輸出端輸出所得信號作為時鐘信號，并且 在所述選通信號進入所述選通信號輸入端時，用作邏輯電路。
10.如權利要求9所述的時鐘恢復裝置，其中 在所述同步振蕩器中，兩個注入電路被連接在所述環(huán)形振蕩器中， 所述選通信號進入第一級的所述注入電路，并且 所述注入信號進入后續(xù)級的所述注入電路。
11.如權利要求9所述的時鐘恢復裝置， 所述注入信號發(fā)生器生成所述選通信號和所述多個注入信號以將生成的選通信號和生成的多個注入信號 輸出到所述同步振蕩器，以及 在所述同步振蕩器中，所述選通信號和所述多個注入信號之一進入所述多個注入電路之一。
12.如權利要求11所述的時鐘恢復裝置，其中 在所述同步振蕩器中，兩個注入電路被連接在所述環(huán)形振蕩器中，所述注入信號之一進入所述第一級的所述注入電路，并且所述多個注入信號中的另一個和所述選通信號進入后續(xù)級的所述注入電路。
13.如權利要求9所述的時鐘恢復裝置，其中 所述注入信號發(fā)生器具有選通信號邊沿檢測塊，其構成為生成接收數(shù)據(jù)信號的第一邊沿的邊沿檢測信號以生 成選通信號；以及注入信號邊沿檢測塊，其構成為生成接收數(shù)據(jù)信號的第二和后續(xù)邊沿中的任何一個的邊沿檢測信號，以生成至少一個注入信號。
14.如權利要求9所述的時鐘恢復裝置，其中所述多個注入電路均用作具有連接到預定電位的所述注入信號輸入端和所述選通信 號輸入端的延遲電路，并且形成所述環(huán)形振蕩器的所述延遲電路由具有連接到預定電位的所述注入信號輸入端 和所述選通信號輸入端的所述多個注入電路中的任何一個形成。
15.如權利要求5所述的時鐘恢復裝置，其中 所述注入電路具有第一負載阻抗和第二負載阻抗； 第一晶體管到第十晶體管； 第一節(jié)點，其連接到電流源與預定電位之一； 第二節(jié)點，其連接到所述第一負載阻抗；以及 第三節(jié)點，其連接到所述第二負載阻抗，所述第一晶體管的源極和所述第二晶體管的源極連接到所述第一節(jié)點， 所述第三晶體管和所述第四晶體管以其源極和其漏極彼此連接，源極之間的連接點 連接到所述第一晶體管的漏極，而漏極之間的連接點連接到所述第二節(jié)點， 所述第三晶體管的柵極連接到第一信號的輸入端， 所述第四晶體管的柵極連接到所述注入信號輸入端，所述第五晶體管和所述第六晶體管以其源極和其漏極彼此連接，所述源極之間的 連接點連接到所述第一晶體管的所述漏極，而所述漏極之間的連接點連接到所述第三節(jié)點。 所述第五晶體管的柵極連接到所述注入信號的反相信號的輸入端， 所述第六晶體管的柵極連接到所述第一信號的反相信號的輸入端， 所述第七晶體管和所述第八晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第二節(jié)點， 所述第七晶體管的柵極連接到第二信號的輸入端， 所述第八晶體管的柵極連接到所述注入信號的反相信號的輸入端， 所述第九晶體管和所述第十晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第三節(jié)點， 所述第九晶體管的柵極連接到所述注入信號輸入端，并且 所述第十晶體管的柵極連接到所述第二信號的反相信號的輸入端。
16.如權利要求9所述的時鐘恢復裝置，其中 所述注入電路具有第一負載阻抗和第二負載阻抗； 第一晶體管到第十晶體管； 第一節(jié)點，其連接到電流源與預定電位之一； 第二節(jié)點，其連接到所述第一負載阻抗；以及 第三節(jié)點，其連接到所述第二負載阻抗，所述第一晶體管的源極和所述第二晶體管的源極連接到所述第一節(jié)點，所述第三晶體管和所述第四晶體管以其源極和其漏極彼此連接，源極之間的連接點 連接到所述第一晶體管的漏極，而漏極之間的連接點連接到所述第二節(jié)點， 所述第三晶體管的柵極連接到第一信號的輸入端， 所述第四晶體管的柵極連接到所述注入信號輸入端，所述第五晶體管和所述第六晶體管以其源極和其漏極彼此連接，所述源極之間的 連接點連接到所述第一晶體管的所述漏極，而所述漏極之間的連接點連接到所述第三節(jié)點，所述第五晶體管的柵極連接到所述注入信號的反相信號的輸入端， 所述第六晶體管的柵極連接到所述第一信號的反相信號的輸入端， 所述第七晶體管和所述第八晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第二節(jié)點， 所述第七晶體管的柵極連接到第二信號的輸入端， 所述第八晶體管的柵極連接到所述注入信號的反相信號的輸入端， 所述第九晶體管和所述第十晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第三節(jié)點， 所述第九晶體管的柵極連接到所述注入信號輸入端，并且 所述第十晶體管的柵極連接到所述第二信號的反相信號的輸入端。
17.如權利要求15所述的時鐘恢復裝置，其中 所述注入電路在以所述第三晶體管導通的電平提供所述第一信號并且以所述第七晶體管不導通的 電平提供所述第二信號時，用作所述注入電路，在以所述第三晶體管不導通的電平提供所述第一信號、以所述第七晶體管不導通的 電平提供所述第二信號并且以所述第四晶體管和所述第九晶體管導通的電平提供所述注 入信號時，用作所述延遲電路，并且在以所述第七晶體管不導通的電平提供所述第二信號并且以所述第四晶體管和所述 第九晶體管導通的電平提供所述注入信號時，用作邏輯電路。
18.如權利要求16所述的時鐘恢復裝置，其中 所述注入電路在以所述第三晶體管導通的電平提供所述第一信號并且以所述第七晶體管不導通的 電平提供所述第二信號時，用作所述注入電路，在以所述第三晶體管不導通的電平提供所述第一信號、以所述第七晶體管不導通的 電平提供所述第二信號并且以所述第四晶體管和所述第九晶體管導通的電平提供所述注 入信號時，用作所述延遲電路，并且在以所述第七晶體管不導通的電平提供所述第二信號并且以所述第四晶體管和所述 第九晶體管導通的電平提供所述注入信號時，用作邏輯電路。
19.如權利要求17所述的時鐘恢復裝置，其中 所述邊沿檢測塊具有構成為將所述接收數(shù)據(jù)信號延遲比所述接收數(shù)據(jù)信號的時段更短的時間的延遲 電路以及邏輯電路，并且通過由所述邏輯電路在所述接收數(shù)據(jù)信號和所述延遲電路生成的延遲信號之間執(zhí)行 邏輯運算，生成上升沿檢測信號和下降沿檢測信號，并將生成的上升沿檢測信號和生成 的下降沿檢測信號輸出至所述同步振蕩器，所述邊沿檢測塊中的所述延遲電路和所述邏輯電路以及所述同步振蕩器的延遲電路 均由所述注入電路形成。
20.如權利要求18所述的時鐘恢復裝置，其中 所述邊沿檢測塊具有構成為將所述接收數(shù)據(jù)信號延遲比所述接收數(shù)據(jù)信號的時段更短的時間的延遲 電路以及邏輯電路，并且通過由所述邏輯電路在所述接收數(shù)據(jù)信號和所述延遲電路生成的延遲信號之間執(zhí)行 邏輯運算，生成上升沿檢測信號和下降沿檢測信號，并將生成的上升沿檢測信號和生成 的下降沿檢測信號輸出至所述同步振蕩器；所述邊沿檢測塊中的所述延遲電路和所述邏輯電路以及所述同步振蕩器的延遲電路 均由所述注入電路形成。
21.如權利要求5所述的時鐘恢復裝置，進一步包含振蕩控制信號生成塊，其構成為生成振蕩頻率控制信號，其中 所述同步振蕩器能夠輸出具有受振蕩頻率控制信號控制的振蕩頻率的所述時鐘信 號，并且所述振蕩控制信號生成塊具有振蕩器，其配置與所述同步振蕩器基本相同并且根據(jù) 控制電壓以一頻率振蕩，由此通過包括所述同步振蕩器的鎖相環(huán)生成所述振蕩頻率控制信號。
22.如權利要求9所述的時鐘恢復裝置，進一步包含振蕩控制信號生成塊，其構成為生成振蕩頻率控制信號，其中 所述同步振蕩器能夠輸出具有受振蕩頻率控制信號控制的振蕩頻率的所述時鐘信 號，并且所述振蕩控制信號生成塊具有振蕩器，其配置與所述同步振蕩器基本相同并且根據(jù) 控制電壓以一頻率振蕩，由此通過包括所述同步振蕩器的鎖相環(huán)生成所述振蕩頻率控制信號。
23.—種時鐘分配電路，包含同步振蕩器，其構成為根據(jù)輸入時鐘信號輸出時鐘信號，其中 所述同步振蕩器具有至少一個注入電路，其具有注入信號輸入端、內部時鐘信號輸入端和時鐘輸出端，以及至少一個延遲電路，其級聯(lián)到所述注入電路，與其級聯(lián)的所述注入電路和所述延遲電路以最后一級的輸出端連接到第一級的內部 時鐘信號輸入端以形成環(huán)形振蕩器，并且所述注入電路具有如下功能將所述內部時鐘信號和進入所述注入信號輸入端的注 入信號之積的信號分量添加到進入所述時鐘信號輸入端的所述內部時鐘信號，以從所述 時鐘輸出端輸出所得信號作為時鐘信號。
24.如權利要求23所述的時鐘分配電路，進一步包含邊沿檢測塊，其構成為檢測所述輸入時鐘信號的邊沿，以便將邊沿檢測信號輸出至 所述同步振蕩器，其中所述同步振蕩器接受所述邊沿檢測信號作為注入信號以便輸出時鐘信號。
25.如權利要求24所述的時鐘分配電路，其中，所述邊沿檢測塊檢測所述輸入時鐘信號的上升沿和下降沿，以將檢測到的上升沿信 號和檢測到的下降沿信號輸出至所述同步振蕩器，并且 在所述同步振蕩器中， 兩個注入電路被連接在所述環(huán)形振蕩器中，所述兩個注入電路之一在所述注入信號輸入端進入有所述上升沿檢測信號和所述下 降沿檢測信號之一，并且所述兩個注入電路中的另一個在所述注入信號輸入端進入有所述上升沿檢測信號和 所述下降沿檢測信號中的另一個。
26.如權利要求25所述的時鐘分配電路，其中 所述邊沿檢測塊具有延遲電路，其構成為將所述輸入時鐘信號延遲比所述輸入時鐘信號的時段更短 的時間，以及通過在所述輸入時鐘信號和所述延遲電路生成的延遲信號之間的邏輯運算，生成上 升沿檢測信號和下降沿檢測信號，從而將生成的上升沿檢測信號和生成的下降沿檢測信 號輸出至所述同步振蕩器。
27.如權利要求23所述的時鐘分配電路，其中所述注入電路在所述注入信號輸入端連接到預定電位以用作延遲電路，以及 形成所述環(huán)形振蕩器的所述延遲電路由具有連接到預定電位的所述注入信號輸入端 的所述至少一個注入電路形成。
28.如權利要求23所述的時鐘分配電路，其中 所述注入電路具有第一負載阻抗和第二負載阻抗； 第一晶體管到第十晶體管； 第一節(jié)點，其連接到電流源與預定電位之一； 第二節(jié)點，其連接到所述第一負載阻抗；以及 第三節(jié)點，其連接到所述第二負載阻抗，所述第一晶體管的源極和所述第二晶體管的源極連接到所述第一節(jié)點， 所述第三晶體管和所述第四晶體管以其源極和其漏極彼此連接，源極之間的連接點 連接到所述第一晶體管的漏極，而漏極之間的連接點連接到所述第二節(jié)點， 所述第三晶體管的柵極連接到第一信號的輸入端， 所述第四晶體管的柵極連接到所述注入信號輸入端，所述第五晶體管和所述第六晶體管以其源極和其漏極彼此連接，所述源極之間的 連接點連接到所述第一晶體管的所述漏極，而所述漏極之間的連接點連接到所述第三節(jié)點，所述第五晶體管的柵極連接到所述注入信號的反相信號的輸入端， 所述第六晶體管的柵極連接到所述第一信號的反相信號的輸入端， 所述第七晶體管和所述第八晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第二節(jié)點， 所述第七晶體管的柵極連接到第二信號的輸入端， 所述第八晶體管的柵極連接到所述注入信號的反相信號的輸入端， 所述第九晶體管和所述第十晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第三節(jié)點， 所述第九晶體管的柵極連接到所述注入信號輸入端，并且 所述第十晶體管的柵極連接到所述第二信號的反相信號的輸入端。
29.如權利要求28所述的時鐘分配電路，其中 所述注入電路在以所述第三晶體管導通的電平提供所述第一信號并且以所述第七晶體管不導通的 電平提供所述第二信號時，用作所述注入電路，在以所述第三晶體管不導通的電平提供所述第一信號、以所述第七晶體管不導通的 電平提供所述第二信號并且以所述第四晶體管和所述第九晶體管導通的電平提供所述注 入信號時，用作所述延遲電路，并且在以所述第七晶體管不導通的電平提供所述第二信號并且以所述第四晶體管和所述 第九晶體管導通的電平提供所述注入信號時，用作邏輯電路。
30.如權利要求29所述的時鐘分配電路，其中 所述邊沿檢測塊具有延遲電路，其構成為將所述輸入時鐘信號延遲比所述輸入時鐘信號的時段更短 的時間，以及邏輯電路；并且通過由所述邏輯電路在所述輸入時鐘信號和所述延遲電路的延遲信號之間執(zhí)行邏輯 運算，生成上升沿檢測信號和下降沿檢測信號，并將生成的上升沿檢測信號和生成的下 降沿檢測信號輸出至所述同步振蕩器；所述邊沿檢測塊中的所述延遲電路和所述邏輯電路以及所述同步振蕩器的延遲電路 均由所述注入電路形成。
31.如權利要求23所述的時鐘分配電路，進一步包含振蕩控制信號生成塊，其構成為生成振蕩頻率控制信號，其中 所述同步振蕩器能夠輸出具有受振蕩頻率控制信號控制的振蕩頻率的所述時鐘信 號，并且所述振蕩控制信號生成塊具有振蕩器，其配置與所述同步振蕩器基本相同并且根據(jù) 控制電壓以一頻率振蕩，由此通過包括所述同步振蕩器的鎖相環(huán)生成所述振蕩頻率控制信號。
32.—種多模式注入電路，包含 第一負載阻抗和第二負載阻抗； 第一晶體管到第十晶體管；第一節(jié)點，其連接到電流源與預定電位之一；第二節(jié)點，其連接到所述第一負載阻抗；以及 第三節(jié)點，其連接到所述第二負載阻抗；所述第一晶體管的源極和所述第二晶體管的源極連接到所述第一節(jié)點， 所述第三晶體管和所述第四晶體管以其源極和其漏極彼此連接，源極之間的連接點 連接到所述第一晶體管的漏極，而漏極之間的連接點連接到所述第二節(jié)點， 所述第三晶體管的柵極連接到第一信號的輸入端， 所述第四晶體管的柵極連接到所述注入信號輸入端，所述第五晶體管和所述第六晶體管以其源極和其漏極彼此連接，所述源極之間的 連接點連接到所述第一晶體管的所述漏極，而所述漏極之間的連接點連接到所述第三節(jié)占，所述第五晶體管的柵極連接到所述注入信號的反相信號的輸入端， 所述第六晶體管的柵極連接到所述第一信號的反相信號的輸入端， 所述第七晶體管和所述第八晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第二節(jié)點， 所述第七晶體管的柵極連接到第二信號的輸入端， 所述第八晶體管的柵極連接到所述注入信號的反相信號的輸入端， 所述第九晶體管和所述第十晶體管以其源極和其漏極彼此連接，所述源極之間的連 接點連接到所述第二晶體管的漏極，而所述漏極之間的連接點連接到所述第三節(jié)點， 所述第九晶體管的柵極連接到所述注入信號輸入端，并且 所述第十晶體管的柵極連接到所述第二信號的反相信號的輸入端。
33.如權利要求32所述的多模式注入電路，其中 所述所模式注入電路在以所述第三晶體管導通的電平提供所述第一信號并且以所述第七晶體管不導通的 電平提供所述第二信號時，用作所述注入電路，在以所述第三晶體管不導通的電平提供所述第一信號、以所述第七晶體管不導通的 電平提供所述第二信號并且以所述第四晶體管和所述第九晶體管導通的電平提供所述注 入信號時，用作所述延遲電路，并且在以所述第七晶體管不導通的電平提供所述第二信號并且以所述第四晶體管和所述 第九晶體管導通的電平提供所述注入信號時，用作邏輯電路。
全文摘要
在此公開了同步振蕩器、時鐘恢復裝置、時鐘分配電路和多模式注入電路。所述同步振蕩器包括至少一個注入電路，其具有注入信號輸入端、內部時鐘信號輸入端和時鐘輸出端；以及至少一個延遲電路，其級聯(lián)到所述注入電路。
文檔編號H03L7/06GK102025371SQ20101027523
公開日2011年4月20日 申請日期2010年9月6日 優(yōu)先權日2009年9月11日
發(fā)明者丸子健一 申請人:索尼公司