專利名稱：與輸入輸出重置共享的運算放大器的制作方法
技術領域：
一般而言，本發(fā)明涉及電子電路；更具體但不是唯一的，本發(fā)明涉及開關電容 (switched capacitor)增益放大器和晶體管運算模數(shù)轉(zhuǎn)換器(Pipelined Algorithmic Analog to Digital Converter)。
背景技術：
晶體管運算模數(shù)轉(zhuǎn)換器由于具有中間的速度和分辨率，其應用相對簡單，成本低 廉，因而用于多種不同的應用場合，包括圖像傳感器、通訊和電視。運算放大器是晶體管運 算模數(shù)轉(zhuǎn)換器的每一階段都存在的部件。晶體管運算模數(shù)轉(zhuǎn)換器的主要功耗發(fā)生在運算放 大器，因此需要運算放大器的共享以實現(xiàn)使用的運算放大器數(shù)目最小化。然而，如果不利用 重置階段來消除運算放大器共享結構在前階段所殘留的信號，某一階段的放大過程可能會 受之前階段中、存儲在運算放大器輸入對的電容中的殘留信號的影響。當存在大的輸入信 號時，這個問題變得更加嚴重，例如，當圖像傳感器的像素暴露于強光中，形成白色的像素， 其既可能被非正常轉(zhuǎn)換，又可能影響后面像素的轉(zhuǎn)換。這是稱之為記憶效應的現(xiàn)象的一個 例子。一種減少晶體管運算模數(shù)轉(zhuǎn)換器中記憶效應出現(xiàn)的方法是在時鐘周期中插入一 個充電重置階段(charge-reset phase) 0然而，這樣會降低晶體管運算模數(shù)轉(zhuǎn)換器的時鐘頻率。

發(fā)明內(nèi)容
本發(fā)明提供了一種具有兩對差分輸入的運算放大器，其可與輸入開關電容網(wǎng)絡一 起使用。該運算放大器具有重置裝置，以在放大第一對差分輸入時對第二對差分輸入進 行重置，并且在放大第二對差分輸入時對第一對差分輸入進行重置，以降低電子電路的記 憶效應。在一實施方式中，放大器具有另外的重置裝置，以在放大第一對差分輸入的前期 (prophase)和放大第二對差分輸入的前期對輸出進行重置。在一實施方式中，運算放大器具有四個輸入，即第一和第二輸入對，并只輸出一對 差分輸出信號?？商峁┒〞r電路，以生成不重疊的時鐘信號。由不重疊的時鐘信號控制的 輸入開關電容網(wǎng)絡是如此配置的，在第一階段中運算放大器放大第一對差分輸入信號，而 在第二階段中運算放大器放大第二對差分輸入信號?？商峁┑谝惠斎胫刂瞄_關裝置和第二 輸入重置開關裝置以重置放大器輸入，其中，第一輸入重置開關裝置連接于第一對差分輸 入信號和參考信號(reference signal，基準信號)之間，第二輸入重置開關裝置連接于第 二對差分輸入信號和參考信號之間。在一實施方式中，可提供其它的重置裝置和信號，以在
4不同放大階段之間對放大器的輸出進行重置。


下面結合附圖進行詳細地說明，以更全面地理解本發(fā)明的實施方式。在所有的附 圖中，相同的附圖標記表示相同的部件。圖1顯示了根據(jù)本發(fā)明一實施方式的開關電容增益放大器，其運算放大器與輸入 和輸出重置共享，；圖2顯示了根據(jù)本發(fā)明一實施方式的開關電容增益放大器的定時原理圖和與輸 入輸出重置共享的運算放大器；圖3顯示了根據(jù)本發(fā)明一實施方式的兩級運算放大器的原理圖。
具體實施例方式此處描述的實施方式公開了開關電容增益放大器，其帶有與輸入和輸出重置共享 的運算放大器。在以下的描述中對大量的細節(jié)特征進行說明，以提供對本實施方式的全面 了解。相關領域的技術人員可以認識到，不使用一個或多個細節(jié)特征，而使用其它的方法、 部件、材料等等，也能實現(xiàn)這里所描述的技術。與只具有一對差分輸入的運算放大器不同，本發(fā)明所公開的運算放大器具有兩對 差分輸入，即ΙΝΡ0-ΙΝΝ0和INP1-INN1，進而實現(xiàn)輸入重置以及輸出重置，而不必在運算放 大器的時鐘周期之間插入單獨的重置階段。如果在運算放大器的時鐘周期之間插入重置階 段，使用運算放大器的功能模塊的操作——例如晶體管運算的模數(shù)轉(zhuǎn)換器，可能不是最優(yōu)， 因為單獨的重置階段需要時間。在晶體管運算的模數(shù)轉(zhuǎn)換器中使用本發(fā)明公開的運算放大 器，可能會提高晶體管運算模數(shù)轉(zhuǎn)換器運行的時鐘頻率。本發(fā)明的放大器中，開關電容網(wǎng)絡的輸出以及運算放大器的差分輸入，是利用開 關113、114、113A、114A進行重置的，這些開關選擇性地將一對差分輸入連接到一起，并連 接到參考信號VREFC。利用輸出重置開關116對運算放大器的輸出進行重置，開關116選擇 性地將差分輸出信號VON、VOP連接到一起。開關電容網(wǎng)絡連接到運算放大器的輸入，并使電容對111和112、11IA和112A、109 和110、109A和IlOA連接到開關電容網(wǎng)絡的每個輸入，使開關對101和102、103和104,105 和 106、107 和 108、IOlA 禾口 102AU03A 和 104AU05A 和 106A、107A 禾口 108A 連接到每個電 容。如圖1所示，每對開關由兩個相位時鐘信號(PHl和PH2)中的一個所控制。如圖2所 示，兩個相位時鐘信號PHl和PH2不重疊。在第一階段220中，相位時鐘信號PHl和PH2輪 流取樣差分輸入信號VIN和VIP至開關電容網(wǎng)絡的電容；并在第二階段210中，使放大器放 大取樣的差分輸入信號之間的差異。類似地，在第二階段210中，再次取樣輸入信號VIN和 VIP至開關電容網(wǎng)絡的電容，并在接下來的第一階段220中，運算放大器放大取樣的差分輸 入信號之間的差異；第一階段和第二階段交替出現(xiàn)。在兩個階段中，增益由開關電容網(wǎng)絡的 電容比確定，例如在第二階段中電容111與電容112的比以及電容IllA與電容112A的比； 類似地，在第一階段中由電容109與電容110的比以及電容109A與電容IlOA的比確定增益。如圖3所示，并參考圖2，在第一階段220中，當PHlB為高時，來自開關電容網(wǎng)絡的差分信號對ΙΝΡ0-ΙΝΝ0通過差分對311、311A被放大，并且被選擇器313、313A選擇；在 第二階段210中，當PH2B為高時，差分信號對INP1-INN1被差分對314、314A放大，并且被 選擇器316、316A啟動。類似地，在第二階段中，當PHl為高時，第一差分對重置裝置312、 312A運行，以重置差分對311和311A、選擇器313和313A之間的中間節(jié)點；在第一階段中， 當PH2為高時，第二差分對重置裝置315、315A運行，以重置差分對314和314A、選擇器316 和316A之間的中間節(jié)點?？刂菩盘朠H1_0和PH2_0同樣為非重疊的控制信號，盡管PH1_0重疊于PH1，PH2_0 重疊于PH2。在運算放大器不放大取樣的差分輸入信號的階段，非重疊的控制信號PH1_0和 PH2_0重置運算放大器的一對差分輸入。在本實施方式中，如圖2所示，當時鐘信號PHl有效(斷言，asserted)，則控制信 號PH1_0有效；并且在時鐘信號PHl的下降邊緣之前，PH1_0撤銷(deasserted)。相似的邏 輯適用于控制信號PH2_0和時鐘信號PH2。在其它實施方式中，只要控制信號PH1_0不與時 鐘信號PH2重疊，控制信號PH1_0可能在時鐘信號PHl的上升邊緣之前有效，和/或可能在 時鐘信號PHl的下降邊緣之后撤銷。同樣地，相似的邏輯適用于控制信號PH2_0，其可能在 時鐘信號PH2的上升邊緣之前有效，和/或可能在時鐘信號PH2的下降邊緣之后撤銷，只要 時鐘信號PHl有效時，控制信號PH2_0就不是有效的。在每一個時鐘周期中，運算放大器的 每個差分輸入對重置一次，運算放大器的差分輸出重置兩次。具有兩對差分輸入的運算放 大器允許在不增加運算放大器的時鐘周期的情況下，頻繁重置其輸入輸出。更詳細地，圖1顯示了開關電容增益放大器，其具有輸入輸出重置共享的運算放 大器。運算放大器115具有兩個差分輸入對，INPO和INNO、INPl和INNl。注意由于運算 放大器115是差分的，將只描述差分輸入對的一側。在開關電容網(wǎng)絡中，連接到運算放大器 115之第一差分輸入的每個元件，都有一個相應地連接到運算放大器115的第二差分輸入 的元件。第一和第二差分輸入組成一個差分輸入對。例如，開關101連接差分輸出信號VON 到運算放大器115的差分輸入信號ΙΝΡ0，開關IOlA連接差分輸出信號VOP到運算放大器 115的差分輸入信號ΙΝΝ0。同樣的邏輯適用于開關電容網(wǎng)絡102A到114A的元件。輸入INPO和INPl連接到開關電容子網(wǎng)絡，該子網(wǎng)絡包括開關101-108和電容 109-112。如圖1所示，每個電容連接兩個開關，開關101和102連接電容109，開關103和 104連接電容110，開關105和106連接電容111，開關107和108連接電容112。開關101 到108由不重疊的時鐘信號PHl和PH2控制。開關113和114分別連接INPO和INPl中 的一個到參考信號VREFC以重置信號。開關116連接到運算放大器115的差分輸出VON和 VOP之間。當信號有效時，該信號控制的開關關閉；當信號撤銷時，該信號控制的開關開啟。 在本實施方式中，所使用的開關是NMOS晶體管，可以認識到，時鐘信號PHl、PH2和控制信號 PHlJK PH2_0為高態(tài)有效信號(active-high signal) 0在本發(fā)明的其它實施方式中，使用 的開關(包括開關電容網(wǎng)絡)可以是PMOS晶體管，在這種情況下，時鐘信號PHI、PH2和控 制信號PH1_0、PH2_0倒轉(zhuǎn)為低態(tài)有效信號(active-low signal) 0在本發(fā)明的其它實施方 式中，使用的開關(包括開關電容網(wǎng)絡)還可以使用PMOS晶體管和NMOS晶體管的組合，這 樣控制NMOS晶體管的時鐘信號為高態(tài)有效，控制PMOS晶體管的時鐘信號為低態(tài)有效，以使 運算放大器115獲得兩個不重疊的階段。
圖2中的時間間隔210為時鐘信號PHl有效而時鐘信號PH2被撤銷的階段。在該 階段中，開關102和104關閉，輸入信號VIN被取樣并存儲在電容109和110中。在該階段 中，控制信號PH1_0有效，運算放大器的輸入INPO用參考信號VREFC進行重置。開關105 和107也關閉，運算放大器115的輸出VON在電容111中被取樣，而參考信號REF_0UTm在 電容112中被取樣。電容111和112，和運算放大器115 —起，形成一個開關電容增益放大 器，其增益由電容112的電容量與電容111的電容量的比值決定。還是在該階段中，輸入信 號VIN在電容109和110中被取樣。在所公開的實施方式中，控制信號PH1_0恰好在時鐘 信號PHl的下降邊緣之前撤銷。然而在其它實施方式中，只要當時鐘信號PH2有效時控制 信號PH1_0不是有效，那么，控制信號PH1_0可以在時鐘信號PHl的上升邊緣之前有效，和 /或在時鐘信號PHl的下降邊緣之后撤銷。圖2中的時間間隔220所示為時鐘信號PH2有效而時鐘信號PHl撤銷的另一階段， 在這個階段中，開關106和108關閉，輸入信號VIN被取樣并存儲于電容111和112。在這 個過程中，控制信號PH2_0有效，運算放大器的輸入INPl用參考信號VREFC進行重置。開 關101和103也關閉，信號VON在電容109中被取樣，參考信號REF_0UTN0在電容110中被 取樣。電容109和110，與運算放大器115—起形成開關電容增益放大器。差分輸入INPl 用參考信號VREFC進行重置，同時輸入信號VIN在電容111和112中被取樣。在本實施方 式中，控制信號PH2_0恰好在時鐘信號PH2的下降邊緣之前撤銷。同樣的邏輯適用于控制 信號PH2_0，其可能在時鐘信號PH2的上升邊緣之前有效，和/或在時鐘信號PH2的下降邊 緣之后撤銷，只要當時鐘信號PHl斷言時，控制信號PH2_0不是有效。時鐘信號PHl和PH2以及其補充信號PHlB和PH2B控制運算放大器115。圖3所 示的為運算放大器115的典型電路。運算放大器115的差分輸出由開關116選擇性地重置， 開關116由重置信號PH12_S控制。重置信號PH12_S在時鐘信號PHl或PH2的上升邊緣產(chǎn) 生脈沖?？商峁r鐘信號PHl和PH2在每個上升邊緣的差分輸出信號的重置，以降低輸出 記憶效應。在時鐘信號PHl或PH2的上升邊緣之前，可能出現(xiàn)重置信號的上升邊緣。圖2顯示了開關電容網(wǎng)絡使用的時鐘信號定時和控制信號定時的一實施方式。在 圖2中，橫軸代表時間，縱軸代表信號的振幅。在時間間隔210中，控制信號PH1_0有效，差 分輸入對INPO和INNO用參考信號VREFC進行重置。在該時間間隔中，時鐘信號PHl有效， 時鐘信號PH2撤銷；差分輸入對INPl和INNl對電容111和112取樣的信號進行放大。輸 入信號VIN在電容109和110中被取樣。在時鐘信號PHl的下降邊緣之前，控制信號PH1_0 撤銷。當時鐘信號PHl撤銷，時間間隔230開始，并且在這個時間間隔中，時鐘信號PHl和 PH2以及控制信號PH1_0和PH2_0撤銷，在這個過程中，開關電容網(wǎng)絡的所有開關都不關閉。在時間間隔220中，控制信號PH2_0有效，差分輸入對INPl和INNl用參考信號 VREFC進行重置。在該時間間隔中，時鐘信號PH2有效，時鐘信號PHl撤銷，差分輸入對INPO 和INNO將電容109和110在時間間隔210中取樣的信號進行放大。輸入信號VIN在電容 111和112中被取樣。在時鐘信號PH2的下降邊緣之前，控制信號PH2_0撤銷。當時鐘信 號PH2撤銷，時間間隔240開始，在這個短暫的不重疊的間隔中，時鐘信號PHl和PH2以及 控制信號PH1_0和PH2_0撤銷，開關電容網(wǎng)絡的所有開關均不關閉。如前所述，控制信號PH1_0可能在時鐘信號PHl斷言之前有效，在這種情況下，時 間間隔240可能縮短或根本不存在?？刂菩盘朠H1_0也可能在時鐘信號PHl的下降邊緣之后撤銷，在這種情況下，時間間隔230可能縮短或根本不存在。然而，如果PH1_0不象在 此描述的那樣是獨立的，與關閉這些時鐘信號相關的電容連接可能會引入一些輸入偏置誤 差。同樣的邏輯適用于控制信號PH2_0。圖3顯示了圖1中所示的運算放大器115。運算放大器115有兩級，第一級310為 望遠鏡式(telescopic)運算放大器，第二級320為共源(common source)運算放大器。信號 CMFBl和CMFB2分別為第一級310和第二級320的共模反饋信號，并使用級聯(lián)補償(cascode compensation)以求穩(wěn)定。差分輸出信號VONl和VOPl為望遠鏡式運算放大器310的輸出， 及共源運算放大器320的輸入。差分輸出信號VON和VOP為共源運算放大器320的輸出。 信號 TCP、TCN、PB1、PB2、NBl 和 PB1_0UT 為偏壓信號。晶體管311和31IA形成一個差分輸入對INPO和ΙΝΝ0，而晶體管314和314A形成 第二個差分輸入對INPl和INN1。當PHl有效、而PH2撤銷時，晶體管311和311A從望遠 鏡式運算放大器310上斷開連接，且其漏極分別通過晶體管312和312A短路。當PH2撤銷 時，局部倒轉(zhuǎn)時鐘信號PH2B有效，且晶體管314和314A分別通過晶體管316和316A連接 至 Ij CP 禾口 CN?；仡櫱懊骊P于圖1的討論，當PHl斷言、且PH2撤銷時，差分輸入對INPO和INNO用 參考信號VREFC進行重置。圖3中的晶體管312和312A確保311和311A的漏極被重置， 以進一步降低源于放大器前階段和周期的殘留電壓?；パa時鐘信號PHlB和PH2B的重疊定 時，確保至少一對差分輸入INPO和INNO或INPl和INNl總是連接到望遠鏡式運算放大器 310。當PH2有效而PHl撤銷時，晶體管314和314A從望遠鏡式運算放大器310上斷開 連接，且晶體管314和314A的漏極分別通過晶體管315和315A短路。當PHl撤銷時，局部 倒轉(zhuǎn)的時鐘信號PHlB被斷言，且晶體管311和311A通過晶體管313和313A連接到望遠鏡 式運算放大器310?；仡櫱懊骊P于圖1的討論，當PH2有效、且PHl撤銷，差分輸入對INPl和INNl用 參考信號VREFC進行重置。圖3中的晶體管315和315A確保314和314A的漏極被重置， 以進一步降低源于放大器前階段和周期的殘留電壓。采用兩對差分輸入的優(yōu)點包括功耗的降低。晶體管模數(shù)轉(zhuǎn)換器消耗的大部分能量 來自運算放大器，通過時間共享的望遠鏡式放大器310和共源放大器320，可以減少晶體管 模數(shù)轉(zhuǎn)換器每一階段的總功耗。晶體管313、313A和316、316A確保至少一對差分輸入INPO 和INNO或INPl和INN1，總是連接到望遠鏡式運算放大器310。具有兩對差分輸入的另一 個優(yōu)點為可以不必在時鐘周期中插入完整的重置階段而實現(xiàn)將一對差分輸入進行重置。如之前圖1中所提及的，運算放大器115的輸出為差分對V0N、V0P。VON和VOP可 以利用由信號PH12_S控制的開關116進行重置。信號PH12_S在PHl或PH2的上升邊緣產(chǎn) 生脈沖，該輸出信號的頻繁重置可以降低圖像傳感器中記憶效應的出現(xiàn)?？梢岳斫?，使用不同的放大器，本申請所公開的技術能夠應用到其它開關電容電 路，例如一級運算放大器，或者具有NMOS輸入對的運算放大器，而不是所公開的具有PMOS 輸入對的運算放大器。在上述的實施方式中，圖1中組成開關電容網(wǎng)絡的開關101-108和 113及114為NMOS晶體管。但組成開關電容網(wǎng)絡的開關可以為PMOS晶體管，或者為由NMOS 和PMOS晶體管組合的開關。
盡管此處所披露的運算放大器具有兩對差分輸入，可以意識到運算放大器可以具 有三對、四對或更多對差分輸入。運算放大器具有三對或更多對差分輸入的一個優(yōu)點是，三 階或更多階的晶體管模數(shù)轉(zhuǎn)換器可以共用一個運算放大器，因而降低晶體管模數(shù)轉(zhuǎn)換器的 功耗。在具有三對或更多對差分輸入的運算放大器的情況下，開關電容網(wǎng)絡將同時需要擴 展以適應額外的輸入對。前述說明的目的是為了解釋本發(fā)明，雖然本發(fā)明以優(yōu)選的實施方式進行了描述， 但只是為了更徹底的解釋本發(fā)明。然而，本領域技術人員可以理解，在實施本發(fā)明時，一些 特定細節(jié)并不是必須的。因此，前述本發(fā)明特定實施方式的敘述目的是為了說明及描述，而 并非是為了窮盡或限制本發(fā)明于特定的公開形式；顯而易見的是，經(jīng)本發(fā)明的以上啟示，就 完全可能做出許多其它的改進和改變。
權利要求
1.一種放大裝置，其包括 四輸入的運算放大器，其中，所述四輸入的運算放大器接收第一和第二對差分輸入信號， 并輸出一對差分輸出信號；其中每個第一和第二對差分輸入信號包括第一信號和第二信號； 生成第一和第二不重疊的時鐘(信號)的定時電路；輸入開關電容網(wǎng)絡，其由所述第一和第二不重疊的時鐘控制，并如此設置為在第一階 段中所述第一對差分輸入信號由所述運算放大器放大，在第二階段中所述第二對差分輸入 信號由所述運算放大器放大，所述第一階段與第二階段不重疊，并交替出現(xiàn)；第一輸入重置開關器件，其連接于所述第一對差分輸入信號的第一信號和第二信號與 參考信號之間；第二輸入重置開關器件，其連接于所述第二對差分輸入信號的第一信號和第二信號與 參考信號之間；每個所述輸入重置開關由選自第一控制信號和第二控制信號的信號所控制； 所述第一和第二控制信號不重疊。
2.如權利要求1所述的裝置，其進一步包括由第三時鐘控制的輸出重置開關器件，該 輸出重置開關器件連接于所述差分輸出信號對之間，以選擇性地連接所述差分輸出信號 對；其中，所述的定時電路生成第三時鐘信號，以在所述第一和第二階段的前期啟動所述重置開關。
3.如權利要求1所述的裝置，其中，所述定時電路進一步生成所述第一和第二控制信 號，其中，所述第一控制信號至少在所述第二階段的一部分是有效的，所述第二控制信號至 少在所述第一階段的一部分是有效的。
4.如權利要求1、2或3所述的裝置，其中，所述四輸入的運算放大器包括第一晶體管，其具有用于連接所述第一差分輸入信號對的第一差分輸入信號的門電路；第二晶體管，其具有用于連接所述第一差分輸入信號對的第二差分輸入信號的門電路；第三晶體管，其具有用于連接所述第二差分輸入信號對的第一差分輸入信號的門電路；第四晶體管，其具有用于連接所述第二差分輸入信號對的第二差分輸入信號的門電路。
5.如權利要求4所述的裝置，其中，所述第一、第二、第三、第四晶體管的源極共同連接 于一個電流源。
6.如權利要求5所述的裝置，其中所述第一晶體管的漏極連接于第一開關晶體管的源極，所述第二晶體管的漏極連接于 第二開關晶體管的源極，所述第三晶體管的漏極連接于第三開關晶體管的源極，所述第四 晶體管的漏極連接于第四開關晶體管的源極；其中，所述第二開關晶體管的門電路連接至所述第一開關晶體管的門電路以及連接至 在所述第一階段中有效的時鐘；所述第三開關晶體管的門電路連接至所述第四開關晶體管的門電路以及連接至在所述第二階段有效的時鐘。
7.如權利要求1或3所述的裝置，其中， 所述四輸入的運算放大器包括 望遠鏡式運算放大器；第一差分輸入對，其用于將所述第一對差分輸入信號連接至所述望遠鏡式運算放大器 的輸入對；第二差分輸入對，其用于將所述第二對差分輸入信號連接至所述望遠鏡式運算放大器 的輸入對；所述四輸入的運算放大器是如此設置的在所述裝置的整個運行期間，所述第一和第二差分輸入對中的至少一個連接到所述望 遠鏡式運算放大器的所述輸入對。
8.—種放大第一差分對的信號和第二差分對的信號的方法，其包括指定第一差分信號到第一差分對，選擇該第一差分對作為差分放大器的有效輸入對； 放大所述第一差分信號，以提供第一放大輸出至差分輸出信號上； 指定第二差分信號到第二差分對，選擇該第二差分對作為所述差分放大器的有效輸入對；重置輸出信號以消除所述第一放大輸出的剩余效應； 重置所述第一差分對；放大所述第二差分信號，以提供第二放大輸出到所述差分輸出信號上； 重置所述第二差分對；重置輸出信號以消除所述第二放大輸出的剩余效應。
9.如權利要求8所述的方法，其進一步包括利用從差分輸出信號到具有增益電容的開關電容網(wǎng)絡的反饋，以確定放大所述第一差 分信號之步驟中的增益；利用從差分輸出信號到所述開關電容網(wǎng)絡的反饋，以確定放大所述第二差分信號之步 驟中的增益。
全文摘要
本發(fā)明公開了一種具有兩對差分輸入、并與輸入開關電容網(wǎng)絡一起使用的運算放大器。該運算放大器具有重置裝置，以在放大第一對差分輸入時重置第二對差分輸入，并在放大第二對差分輸入時重置第一對差分輸入，以降低電子電路的記憶效應。在一實施方式中，放大器具有另外的重置裝置，以在放大第一對差分輸入的前期和放大第二對差分輸入的前期重置輸出。
文檔編號H03F3/45GK102111115SQ20101060017
公開日2011年6月29日 申請日期2010年12月22日 優(yōu)先權日2009年12月23日
發(fā)明者戴鐵君, 王雪青, 鄧立平, 韋政 申請人:豪威科技有限公司