專利名稱：數(shù)字鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本公開內(nèi)容涉及數(shù)字鎖相環(huán)的領(lǐng)域，雖然并非排他地，但具體地涉及具有數(shù)字至 時(shí)間轉(zhuǎn)換器(DTC)的數(shù)字鎖相環(huán)，用于實(shí)現(xiàn)分?jǐn)?shù)分頻鎖相環(huán)(fractional-N phase locked loop)。
背景技術(shù)：
頻率合成器是無線收發(fā)器的關(guān)鍵構(gòu)建模塊。與深亞微米CMOS處理器如CM0S090/ CM0S065有關(guān)的長處包括增加的邏輯密度和高時(shí)鐘速度。利用這些性能的數(shù)字密集技術(shù)應(yīng) 用到全數(shù)字鎖相環(huán)(ADPLL)設(shè)計(jì)中[1]_[2]。與已知的ADPLL關(guān)聯(lián)的問題包括在輸出時(shí)鐘頻率處運(yùn)行的時(shí)間至數(shù)字轉(zhuǎn)換器 (TDC)延遲線的功耗，以及在采樣周期期間，采樣寄存器(每一個(gè)延遲階段一次地)將消耗 大電流。另外，在TDC和用于讀取計(jì)數(shù)器的同步電路之間存在偏離。在頻率雜散(frequency spurs)方面的其他缺點(diǎn)與現(xiàn)有技術(shù)關(guān)聯(lián)。列出或討論在先公布的文件或說明書中的任何背景技術(shù)，不應(yīng)認(rèn)為是承認(rèn)該文件 或背景是現(xiàn)有技術(shù)的一部分或公知常識(shí)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供一種數(shù)字鎖相環(huán)，配置為接收參考時(shí)鐘信號和信道 命令字，并且產(chǎn)生輸出時(shí)鐘信號，該數(shù)字鎖相環(huán)包括可調(diào)節(jié)延遲元件，配置為接收參考時(shí)鐘信號，根據(jù)時(shí)間延遲控制信號，向參考時(shí)鐘信號應(yīng)用時(shí)間延遲；以及提供延遲的參考時(shí)鐘信號；定時(shí)元件，配置為處理延遲的參考時(shí)鐘信號和輸出時(shí)鐘信號，并且產(chǎn)生表示輸出 時(shí)鐘信號的相位的第一控制信號；參考累加器，配置為接收信道命令字，并且產(chǎn)生表示期望的輸出時(shí)鐘信號的相位的第二控制信號；以及時(shí)間延遲控制信號，使得延遲的參考時(shí)鐘信號被延遲表示期望的輸出時(shí)鐘信號的 相位的第一部分的時(shí)間段；控制器，配置為處理第一和第二控制信號，并且產(chǎn)生DCO控制信號，用于根據(jù)第一 和第二控制信號來設(shè)置數(shù)字受控振蕩器的頻率；以及數(shù)字受控振蕩器，配置為根據(jù)DCO控制信號產(chǎn)生輸出時(shí)鐘信號。通過使得定時(shí)元件能夠用于提供比現(xiàn)有技術(shù)可提供的更準(zhǔn)確的表示數(shù)字受控振 蕩器(DCO)的相位的信號，可調(diào)節(jié)時(shí)間延遲可以用于改善DPLL的量化誤差。可以認(rèn)為可調(diào)節(jié)延遲元件使得延遲的參考時(shí)鐘信號的邊緣更接近DCO輸出的邊 緣，因此DPLL可以實(shí)現(xiàn)改善的開關(guān)工作。
本文描述的一個(gè)或更多個(gè)數(shù)字鎖相環(huán)的改善的特性可以是相位噪聲減少以及任 何非線性減小的方面。可以認(rèn)為本文描述的一個(gè)或更多個(gè)實(shí)施例減少數(shù)字鎖相環(huán)的量化誤 差，并且使量化誤差與該數(shù)字鎖相環(huán)執(zhí)行的分?jǐn)?shù)計(jì)數(shù)不相關(guān)。期望的輸出時(shí)鐘信號的第一部分表示比定時(shí)元件的量化幅度更小的值。定時(shí)元件 的量化幅度表示期望的輸出時(shí)鐘信號的第二部分。期望的輸出時(shí)鐘信號的第二部分可能比 期望的輸出時(shí)鐘信號的第一部分大一個(gè)數(shù)量級。數(shù)字鎖相環(huán)可以是分?jǐn)?shù)分頻鎖相環(huán)。期望的輸出時(shí)鐘信號的第一部分表示期望的輸出時(shí)鐘信號的分?jǐn)?shù)部分，并且定時(shí) 元件配置為根據(jù)其量化幅度產(chǎn)生第一控制信號，該量化幅度表示期望的輸出時(shí)鐘信號的整 數(shù)部分?？烧{(diào)節(jié)延遲元件可以是數(shù)字至?xí)r間轉(zhuǎn)換器。該數(shù)字至?xí)r間轉(zhuǎn)換器可以是游標(biāo)尺式 (Vernier)數(shù)字至?xí)r間轉(zhuǎn)換器。第一控制信號可以表示輸出時(shí)鐘信號的相位是超前于還是落后于延遲的參考時(shí) 鐘信號。定時(shí)元件可以是計(jì)數(shù)器或分頻器。數(shù)字鎖相環(huán)可以配置為作為開關(guān)(bang-bang)類型鎖相環(huán)來工作。該開關(guān)類型鎖 相環(huán)可以產(chǎn)生比現(xiàn)有技術(shù)的開關(guān)類型DPLL更小的相位誤差/噪聲。可調(diào)節(jié)延遲元件可以配置為應(yīng)用動(dòng)態(tài)元件匹配(DEM)。數(shù)字鎖相環(huán)可以進(jìn)一步包括數(shù)字濾波器，該數(shù)字濾波器配置為對DCO控制信號進(jìn) 行濾波，以提供DCO控制信號的時(shí)間平均值用于設(shè)置DCO的頻率。數(shù)字濾波器可以是環(huán)路 濾波器，該濾波器可以是低通濾波器。該DPLL可以進(jìn)一步包括處理器，該處理器配置為接收第二控制信號并產(chǎn)生表示 可調(diào)節(jié)延遲元件的量化誤差的量化誤差信號，并且控制器還配置為處理量化誤差信號以產(chǎn) 生DCO控制信號。該處理器可以是DTC控制器。該數(shù)字鎖相環(huán)可以進(jìn)一步包括處理器，該處理器配置為執(zhí)行DCO控制信號的頻譜 分析，以確定可調(diào)節(jié)延遲元件的平均單位元件延遲，并且根據(jù)信道控制字和所確定的平均 單位元件延遲來產(chǎn)生校準(zhǔn)的時(shí)間延遲控制信號。該處理器可以是DTC控制器，或是可以確 定平均單位元件延遲和向DTC控制器提供平均單位元件延遲的獨(dú)立元件?？刂破骺梢允歉怕疏b相器(probabilistic phase detector)。概率鑒相器的一個(gè) 或更多個(gè)參數(shù)可以根據(jù)數(shù)字鎖相環(huán)的一個(gè)或更多個(gè)工作特性(例如DTC的相位誤差和量化 誤差)來校準(zhǔn)。概率鑒相器的一個(gè)或更多個(gè)參數(shù)包括數(shù)字鎖相環(huán)中的抖動(dòng)水平和分布。與其中執(zhí)行校準(zhǔn)的本發(fā)明的實(shí)施例有關(guān)的優(yōu)點(diǎn)包括DPLL在減少噪聲量方面性 能得以改善，因?yàn)閷?shí)際的元件工作性能可以在DPLL的后續(xù)操作中考慮在內(nèi)，例如當(dāng)其在鎖 定操作模式中時(shí)。可以提供一種計(jì)算機(jī)程序，該計(jì)算機(jī)程序當(dāng)在計(jì)算機(jī)上運(yùn)行時(shí)使得計(jì)算機(jī)配置任 何設(shè)備，包括數(shù)字鎖相環(huán)、電路、系統(tǒng)、或者本文公開的或執(zhí)行本文公開的任何方法的器件。 該計(jì)算機(jī)程序可以是一種軟件實(shí)現(xiàn)，并且可以認(rèn)為計(jì)算機(jī)是任何適合的硬件，作為非限制 性的示例，包括數(shù)字信號處理器、微型控制器，以及在只讀存儲(chǔ)器(ROM)、可擦除可編程只讀存儲(chǔ)器(EPROM)或電可擦除可編程只讀存儲(chǔ)器(EEPROM)中的實(shí)現(xiàn)方式。該軟件可以是匯
編程序。該計(jì)算機(jī)程序可以在計(jì)算機(jī)可讀介質(zhì)上提供，如光盤或存儲(chǔ)設(shè)備，或者體現(xiàn)為瞬 態(tài)信號。這種瞬態(tài)信號可以是網(wǎng)絡(luò)下載，包括因特網(wǎng)下載。


僅以示例的方式，參考附圖，現(xiàn)在給出詳細(xì)說明，其中圖1說明全數(shù)字鎖相環(huán)(ADPLL)結(jié)構(gòu)的現(xiàn)有技術(shù)的示例；圖2說明輸出時(shí)鐘周期估計(jì)的圖形表示；圖3說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的數(shù)字鎖相環(huán)；圖4說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的計(jì)數(shù)器；圖5說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的可調(diào)節(jié)延遲元件；圖6說明說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的可調(diào)節(jié)延遲元件的使用的時(shí)序圖；圖7說明具有38級的DTC引入的微分和積分的非線性特性；圖8說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的桶形移位器(barrel shifter)置亂算法 (scrambling algorithm)；圖9說明功率信息如何用于布倫特優(yōu)化器(Brent optimizer)以改進(jìn)平均單位延 遲估計(jì)值；圖10圖示說明計(jì)數(shù)器輸出信號的抖動(dòng)模型；圖11說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的模擬結(jié)果；圖12說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的模擬結(jié)果；以及圖13說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的模擬結(jié)果。
具體實(shí)施例方式本文公開的一個(gè)或更多個(gè)實(shí)施例涉及具有可調(diào)節(jié)延遲元件的數(shù)字鎖相環(huán)(DPLL)， 該可調(diào)節(jié)延遲元件可以是數(shù)字至?xí)r間轉(zhuǎn)換器(DTC)，可以對參考時(shí)鐘信號應(yīng)用時(shí)間延遲以 提供延遲的參考時(shí)鐘信號。通過使得定時(shí)元件能夠用于提供比現(xiàn)有技術(shù)可提供的更準(zhǔn)確的 表示數(shù)字受控振蕩器(DCO)的相位的信號，可調(diào)節(jié)時(shí)間延遲可以用于改善DPLL的量化誤 差。數(shù)字鎖相環(huán)可以以“開關(guān)”類型功能操作。可以認(rèn)為可調(diào)節(jié)延遲元件使得延遲的參考時(shí)鐘信號的邊緣更接近DCO輸出的邊 緣，因此DPLL可以實(shí)現(xiàn)開關(guān)操作，同時(shí)仍按照分?jǐn)?shù)分頻模式(乘數(shù)值小于定時(shí)元件的量化 幅度)操作。本文描述的一個(gè)或更多個(gè)數(shù)字鎖相環(huán)的改善的特性可以是相位噪聲減少以及任 何非線性減小的方面。當(dāng)輸出信號降頻變換(down converted)時(shí)，非線性特性可能引起信 噪比性能方面的問題。在一些示例中，本發(fā)明的實(shí)施例可實(shí)現(xiàn)的頻率雜散水平的降低可以 使得滿足藍(lán)牙標(biāo)準(zhǔn)，這對于現(xiàn)有技術(shù)的數(shù)字鎖相環(huán)是不可能的?？梢哉J(rèn)為本文描述的一個(gè)或更多個(gè)實(shí)施例減少數(shù)字鎖相環(huán)的量化誤差，并且使量 化誤差與該數(shù)字鎖相環(huán)執(zhí)行的分?jǐn)?shù)計(jì)數(shù)不相關(guān)。圖1說明全數(shù)字鎖相環(huán)(ADPLL)結(jié)構(gòu)100的現(xiàn)有技術(shù)的示例。
ADPLL 100的主模塊是數(shù)字受控振蕩器(DCO) 102、高頻累加器104和時(shí)間至數(shù)字 轉(zhuǎn)換器(TDC) 106。對數(shù)字鎖相環(huán)(DPLL)，相位信息從時(shí)間域轉(zhuǎn)換到數(shù)字域。(DC0時(shí)鐘的完整的周 期)轉(zhuǎn)換的整數(shù)部分以高速累加器104執(zhí)行，而分?jǐn)?shù)誤差由TDC106測量。在數(shù)字域中的相 位誤差允許環(huán)路濾波器的數(shù)字實(shí)現(xiàn)?，F(xiàn)有技術(shù)的ADPLL的更加詳細(xì)的內(nèi)容在下列文件中提供Robert Bogdan Staszewski 禾口Poras T. Balsara 的"Phase-Domain All-Digital Phase-Locked Loop，，(IEE transactions on circuits and systems-II ；express briefs, vol.52, no.3, March 2005)。采用直接時(shí)間轉(zhuǎn)換的分?jǐn)?shù)鑒相器的實(shí)現(xiàn)方式在[3]中報(bào)道。TDC測量FREF和CKV 時(shí)鐘邊緣之間的時(shí)間差。然后TDC輸出被標(biāo)準(zhǔn)化，以將TDC輸出與來自累加器的整數(shù)部分組 合。在[3]中描述的分?jǐn)?shù)鑒相器采用CKV時(shí)鐘的下降和上升邊緣的定時(shí)來測量CKV周期， 并且該公開文件的圖2示出了 CKV周期估計(jì)的圖形表示。如圖2中所示，信號延遲元件的延遲用Tinv表示。于是DCO周期可以從下式計(jì)算TCKV/2 = (nrise-nfall)Tinv.這里Trise = nrise Tinv，并且 Tfall = nfall Tinv.圖3說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的數(shù)字鎖相環(huán)300。數(shù)字鎖相環(huán)(DPLL)300接 收參考時(shí)鐘信號FREF 302并且產(chǎn)生輸出時(shí)鐘信號304。DPLL配置為對接收的參考時(shí)鐘信 號302應(yīng)用乘數(shù)值以提供輸出時(shí)鐘信號304。在這個(gè)示例中，DPLL是分?jǐn)?shù)NPLL，并且因此 乘數(shù)值包括整數(shù)部分和分?jǐn)?shù)部分。DPLL也接收頻率控制字(FCW) 308，該頻率控制字308在本領(lǐng)域是已知的，表示將 被應(yīng)用于參考時(shí)鐘信號302的乘數(shù)值FCff = fdc。/fref = N. FFCW308是信道控制字的一個(gè)示例，并被提供給參考累加器元件310，使得在每一 個(gè)參考時(shí)鐘周期，期望信道頻率fdc;。和參考頻率fMf的比值在參考累加器310中累加。參考累加器310提供第二控制信號θ κ312，該第二控制信號表示期望/要求的輸 出時(shí)鐘信號的相位。第二控制信號θ κ312提供給作為控制器的示例的鑒相器元件314的 正輸入。參考累加器310也將關(guān)于輸出時(shí)鐘信號的相位信息傳遞給DTC控制器330，該DTC 控制器330產(chǎn)生提供給可調(diào)節(jié)延遲元件306的時(shí)間延遲控制信號316。在這個(gè)示例中，時(shí)間 延遲控制信號316表示累加參考的分?jǐn)?shù)部分，但是在單位元件延遲中表示。例如，如果乘數(shù) 值是100. 1，那么累加的小數(shù)部分對第一輸出時(shí)鐘脈沖是0. 1，對第二輸出時(shí)鐘脈沖是0. 2， 對第三輸出時(shí)鐘脈沖是0. 3，等等。DTC控制器將首先計(jì)算在計(jì)數(shù)器的標(biāo)準(zhǔn)域中所需的延 遲，如Qdelay= l-eEjf然后計(jì)算在需要實(shí)現(xiàn)延遲的單位元件延遲的單位中的DTC的控制字。DTCcontrol = θ delay*Tdco/Tmit delay在現(xiàn)有技術(shù)中，可以用TDC測量分?jǐn)?shù)相位信息，而在本發(fā)明的實(shí)施例中，分?jǐn)?shù)相位 信息先驗(yàn)地用于計(jì)算延遲，因此只需要采用計(jì)數(shù)器粗略測量，同時(shí)實(shí)現(xiàn)相同的量化誤差。
在這個(gè)示例中，可調(diào)節(jié)延遲元件306是數(shù)字至?xí)r間轉(zhuǎn)換器(DTC)，雖然在其它的實(shí) 施例中可以采用不同的時(shí)間延遲元件/部件?？烧{(diào)節(jié)延遲元件306接收參考時(shí)鐘信號302，并且提供表示根據(jù)時(shí)間延遲控制信 號316延遲的原始參考時(shí)鐘信號302的延遲的參考時(shí)鐘信號FREF_DTC318。在這個(gè)示例中，可調(diào)節(jié)延遲元件306配置為對參考時(shí)鐘信號302應(yīng)用延遲，使得期 望的輸出時(shí)鐘信號的分?jǐn)?shù)部分可以在計(jì)數(shù)器320操作輸出時(shí)鐘信號304之前被引入。也即， 計(jì)數(shù)器320的量化誤差的負(fù)面影響可以減小，因?yàn)榭烧{(diào)節(jié)時(shí)間延遲元件306具有較低的量 化誤差并且因此能夠更準(zhǔn)確的測量輸出信號304的相位。延遲的參考時(shí)鐘信號318與輸出時(shí)鐘信號CKV304 —起提供給高速計(jì)數(shù)器，該高速 計(jì)數(shù)器是定時(shí)元件的一個(gè)示例。在其它的示例中，正如本領(lǐng)域公知的那樣，分頻器可以用作 定時(shí)元件。計(jì)數(shù)器320配置為處理輸出時(shí)鐘信號304和延遲的參考時(shí)鐘信號318，以提供表 示輸出信號304的相位的第一控制信號θν 322。高速計(jì)數(shù)器320產(chǎn)生的第一控制信號θν 322提供給鑒相器314的負(fù)輸入。相位誤差以下列方式計(jì)算Φ e = [ { θ bang—bang+ θ E- θ v+N/2} mod N] -N/2其中N是計(jì)數(shù)器的模。在鎖定狀態(tài)，當(dāng)輸出時(shí)鐘信號304比延遲的參考時(shí)鐘信號318更遲時(shí)，第一控制信 號θν 322具有與由參考累加器310提供的第二控制信號θκ 312相同的值。替代地，當(dāng)輸 出時(shí)鐘信號304比延遲的參考頻率信號318提前時(shí)，第一控制信號θν 322具有比第二控 制信號θκ 312的值多一個(gè)的值。鑒相器產(chǎn)生表示輸出時(shí)鐘信號的期望的相位和實(shí)際相位 之間的誤差(提早/滯后)的輸出信號。鑒相器輸出也受到系統(tǒng)抖動(dòng)的影響。9bang—bang是 取決于系統(tǒng)中的抖動(dòng)水平和DTC控制中的量化誤差的計(jì)數(shù)器輸出的期望值。鑒相器314的輸出提供給可以對鑒相器314的輸出信號進(jìn)行時(shí)間平均 (time-average)的環(huán)路濾波器324，以產(chǎn)生DCO控制信號326。然后，DCO控制信號326提 供給數(shù)字受控振蕩器(DC0)328以適當(dāng)調(diào)節(jié)DC0328的頻率?？梢岳斫忤b相器314的輸出的 時(shí)間平均值可以提供表示DCO 328的頻率應(yīng)當(dāng)如何改變的更穩(wěn)定的DCO控制信號326。在一些實(shí)施例中，可以能不需要環(huán)路濾波器324，并且鑒相器314的輸出可以直接 提供給DCO 328。在這個(gè)示例中，PLL 300是分?jǐn)?shù)分頻PLL，并且高速計(jì)數(shù)器320具有與參考累加器 的整數(shù)值對應(yīng)的量化幅度。即，高速計(jì)數(shù)器320自身可以用于根據(jù)參考累加器的整數(shù)部分 測量DCO 328的相位。當(dāng)應(yīng)用分?jǐn)?shù)乘數(shù)值時(shí)，時(shí)間測量將產(chǎn)生非線性特性?？烧{(diào)節(jié)延遲元 件306用于實(shí)現(xiàn)補(bǔ)償參考累加器的分?jǐn)?shù)部分，從而減小/排除任何非線性特性。考慮類似圖3中的DPLL，但是沒有可調(diào)節(jié)延遲元件306。如果這種DPLL用于實(shí) 現(xiàn)具有乘數(shù)值為100. 1的分?jǐn)?shù)分頻PLL，對于9個(gè)參考周期，直到累加誤差達(dá)到計(jì)數(shù)器320 的量化誤差，計(jì)數(shù)器320產(chǎn)生的第一控制信號322將與參考累加器產(chǎn)生的第二控制信號 312不同。這種系統(tǒng)誤差將引起輸出信號中的非線性特性，從而產(chǎn)生分?jǐn)?shù)雜散(fractional spurs)0對于與圖3中的DPLL相同的乘數(shù)值為100. 1的示例，從而DTC 306具有等于DCO(計(jì)數(shù)器分辨率)周期的0. 1的分辨率，可以看出與現(xiàn)有技術(shù)相比相位噪聲可以減小。假設(shè)已經(jīng)執(zhí)行任意校準(zhǔn)以及鎖定算法，并且參考累加器和計(jì)數(shù)器的狀態(tài)都是零， 在第一個(gè)CKR時(shí)鐘脈沖時(shí)，參考累加器310將產(chǎn)生表示100. 1的累加值的第二控制信號 312，并且DTC控制器將產(chǎn)生定時(shí)延遲控制信號316，該定時(shí)延遲控制信號316會(huì)引起參考 頻率信號302延遲DCO時(shí)鐘的周期的0. 9倍。這意味著，在第一更新周期末尾，輸出時(shí)鐘信 號304可以與正對應(yīng)期望的輸出時(shí)鐘信號的延遲的參考信號相比較，并且因此鑒相器輸出 為零，意味著DCO對參考信號是鎖相的。類似地，對于第二參考時(shí)鐘周期，參考累加器310的值將為200. 2 (100. Ix 2)，并 且產(chǎn)生的時(shí)間延遲控制信號將延遲FREF 302達(dá)到DCO周期的1-0. 2 = 0. 8倍。以上述相同 的方式，輸出時(shí)鐘信號304可以與正對應(yīng)期望的輸出時(shí)鐘信號的延遲的參考信號相比較， 并且因此實(shí)際輸出時(shí)鐘信號304可以及時(shí)與期望的輸出時(shí)鐘信號保持準(zhǔn)確。應(yīng)該理解，即使DTC 306沒有使得FREF 302延遲以便與期望的輸出時(shí)鐘信號完全 匹配的量化誤差，提供具有比計(jì)數(shù)器320更小的量化誤差的DTC 306也可以使與輸出信號 304有關(guān)的相位噪聲減小?？梢哉J(rèn)為本文公開的一個(gè)或更多個(gè)實(shí)施例引入一種可調(diào)節(jié)延遲元件，使得電路中 的其它元件(例如計(jì)數(shù)器320)的有效量化誤差/幅度可以減小，并且因此與現(xiàn)有技術(shù)相比 較，在減小的相位噪聲的情況下，可以更準(zhǔn)確應(yīng)用乘數(shù)值。圖4示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的計(jì)數(shù)器420的示例。計(jì)數(shù)器接收參考時(shí)鐘信 號402作為第一輸入，以及DCO輸出時(shí)鐘信號404作為第二輸入。圖4中的計(jì)數(shù)器420配 置為采用輸出時(shí)鐘信號404對參考時(shí)鐘信號402進(jìn)行采樣，對該樣本進(jìn)行信號分離，然后采 用邊緣檢測器422產(chǎn)生同步的頻率參考時(shí)鐘CKR和第一控制信號424。同步的頻率參考時(shí) 鐘信號CKR用作圖3中的DPLL的參考累加器310的時(shí)鐘，以更新參考累加器310，并且還用 于DPLL環(huán)路計(jì)算。如上所述，在圖3中示出的可調(diào)節(jié)時(shí)間延遲306也將具有量化幅度/誤差，并且本 文公開的DPLL的一個(gè)或更多個(gè)實(shí)施例可以考慮可調(diào)節(jié)時(shí)間延遲306的量化誤差，以進(jìn)一步 提高DPLL的性能。在一些實(shí)施例中，可調(diào)節(jié)時(shí)間延遲可以實(shí)現(xiàn)為延遲線，并且在這些示例中，存在單 位元件之間的失配。在輸出信號中的分?jǐn)?shù)雜散的水平與可調(diào)節(jié)延遲元件中的單位元件的微 分非線性特性(DNL)相關(guān)。在一些示例中，有可能相對于輸出時(shí)鐘信號的周期校準(zhǔn)可調(diào)節(jié) 時(shí)間延遲元件，或者校準(zhǔn)單位延遲元件的平均延遲。實(shí)現(xiàn)可調(diào)節(jié)延遲元件的一種方法是級聯(lián)一定數(shù)量的延遲元件，并且竊聽 (tapping)輸出。在這些示例中，元件不一定能夠交換以產(chǎn)生類似延遲，并且可能不會(huì)實(shí)現(xiàn) 動(dòng)態(tài)元件匹配(DEM)。利用配置為環(huán)形振蕩器的DTC是不可能實(shí)現(xiàn)每一個(gè)元件的絕對延遲 測量的，因?yàn)榄h(huán)形振蕩器將產(chǎn)生高速累加器的測量范圍外的高頻率。對DTC的背景校準(zhǔn)，DPLL可能需要在分?jǐn)?shù)模式中工作，以測量每一個(gè)面元(bin)的 微分非線性特性。這種校準(zhǔn)可以受以下事實(shí)的不利影響在校準(zhǔn)期間，DPLL可以作用于延 遲線的微分非線性特性。如圖5中所示，為了解決上述一個(gè)或更多個(gè)問題，可以通過由游標(biāo)尺式元件的級 聯(lián)構(gòu)建的數(shù)字至?xí)r間轉(zhuǎn)換器(DTC)提供可調(diào)節(jié)延遲元件[4]。
每一個(gè)游標(biāo)尺式元件的延遲可以表示為Tbin,n = (l+DNLbin,n) TLSB+TC。_其中IYsb是游標(biāo)尺式延遲?？梢酝ㄟ^開關(guān)電容器和/或通過供電引腳改變延遲。 游標(biāo)尺式元件也可以采用具有不同延遲的兩個(gè)半元件、以及輸出復(fù)用器來選擇那些部件中 的一個(gè)來實(shí)現(xiàn)[5]。游標(biāo)尺式共同延遲T。。_n不認(rèn)為對本文公開的DPLL的實(shí)施例是重要的， 因?yàn)楸患拥絽⒖紩r(shí)鐘信號的全局延遲。圖5a說明示例游標(biāo)尺式元件，并且圖5b說明具有游標(biāo)尺式元件的示例延遲線。在一些示例中，DTC可以具有粗略延遲元件和精細(xì)延遲元件。精細(xì)延遲元件可以 用于校準(zhǔn)，并且當(dāng)參考抖動(dòng)不足以覆蓋粗略元件的量化步長時(shí)，在一些示例中精細(xì)元件可 以用于額外的參考抖動(dòng)。對于抖動(dòng)元件的開環(huán)絕對時(shí)間校準(zhǔn)，DTC可以以類似于環(huán)形振蕩器的方式配置?？?以通過高速計(jì)數(shù)器測量該頻率。在由穩(wěn)定的參考時(shí)鐘確定的一個(gè)校準(zhǔn)周期(l/f。al)期間，
采用在開/關(guān)狀態(tài)的抖動(dòng)元件測量振蕩器的周期數(shù)N1和隊(duì)。抖動(dòng)元件的延遲可以計(jì)算為類似的程序用于校準(zhǔn)DTC中的其它面元，因?yàn)槎秳?dòng)元件可以與校準(zhǔn)的面元互換， 而沒有顯著改變環(huán)形振蕩器頻率?；谶@個(gè)信息，DTC單位延遲可以物理校準(zhǔn)。此外，當(dāng)不要求修正每一個(gè)元件時(shí)，校準(zhǔn)程序還用于校準(zhǔn)DTC的單位元件的平均 延遲。正如上面所討論的，可調(diào)節(jié)延遲元件可以用于實(shí)現(xiàn)在現(xiàn)有技術(shù)的DPLL中采用其 它元件(如計(jì)數(shù)器)不能滿意地實(shí)現(xiàn)的相位測量精度?？梢哉J(rèn)為可調(diào)節(jié)延遲元件使得參考 時(shí)鐘信號的邊緣更接近輸出時(shí)鐘信號的邊緣，用于由計(jì)數(shù)器處理。在圖6中說明這種功能。圖6表示作為可調(diào)節(jié)時(shí)間延遲元件的DTC的使用的時(shí)序圖說明。標(biāo)號602在圖6 中示出輸出時(shí)鐘信號的邊緣，并且圖9中的標(biāo)號604示出(未延遲)參考控制信號中的邊 緣。在圖6中說明的時(shí)間軸包括若干個(gè)“X”符號608，該“X”符號608表示可以由可調(diào) 節(jié)延遲元件實(shí)現(xiàn)的離散延遲時(shí)間段。例如，采用標(biāo)號606a、606b，在圖6中以虛線示出了延 遲的參考時(shí)鐘信號的兩個(gè)電位邊緣。如圖6中所說明，延遲的參考時(shí)鐘信號的兩個(gè)電位邊 緣606a、606b可以緊接在輸出時(shí)鐘邊緣602之前和之后。圖6中的標(biāo)號604示出的參考邊緣(相對于輸出時(shí)鐘邊緣)的預(yù)期的分?jǐn)?shù)位置可 以從參考累加器得到，并且因此對原始參考邊緣至最接近輸出時(shí)鐘邊緣的延遲的參考時(shí)鐘 信號的位置之間的每一次跳躍(jump)所需的延遲是已知的。采用估計(jì)的單位延遲，DTC控 制器可以對時(shí)間延遲控制信號計(jì)算適合的數(shù)字字，該時(shí)間延遲控制信號將導(dǎo)致DTC提供要 求的時(shí)間延遲。在鎖定模式中，根據(jù)上述鑒相器，DPLL迫使輸出時(shí)鐘信號邊緣與延遲的參 考時(shí)鐘信號邊緣一致。由于DTC的分辨率小于計(jì)數(shù)器的分辨率，當(dāng)與沒有DTC的結(jié)構(gòu)相比較時(shí)，DPLL相 位噪聲可以改善。認(rèn)為基于DTC的DPLL的操作類似于相位噪聲抵消分?jǐn)?shù)NPLL，但是采用數(shù)字鑒相 器。本發(fā)明的一個(gè)或更多個(gè)實(shí)施例的結(jié)構(gòu)可以不需要采用窄帶濾波，以抑制要求采用模擬分?jǐn)?shù)NPLL的可編程分頻器的量化噪聲。正如本領(lǐng)域眾所周知的，在DTC的延遲線實(shí)現(xiàn)方式的單位元件之間的失配是存在 的，并且這會(huì)導(dǎo)致DPLL的輸出中的非線性特性。DPLL分?jǐn)?shù)雜散的水平與DTC的元件的微分 非線性特性(DNL)相關(guān)。采用單位元件延遲的正確校準(zhǔn)可以降低分?jǐn)?shù)雜散，并且上文描述 了開環(huán)校準(zhǔn)程序的示例。根據(jù)本發(fā)明的一些實(shí)施例，也可以采用對延遲元件校準(zhǔn)的背景校 準(zhǔn)程序。基于DTC的DPLL可以認(rèn)為在開關(guān)模式中操作。采用開關(guān)PLL的缺點(diǎn)是PLL的帶 寬與輸入抖動(dòng)相關(guān)。通過向參考信號添加額外的高通濾波噪聲可以控制帶寬，并且/或者 可以控制總回路增益以補(bǔ)償傳遞函數(shù)變化。單位延遲校準(zhǔn)基于對于預(yù)計(jì)存在分?jǐn)?shù)雜散的頻率，對鑒相器輸出的頻譜分析。延 遲的估計(jì)以低于分?jǐn)?shù)雜散的方式更新?？梢圆捎脛?dòng)態(tài)元件匹配(DEM)執(zhí)行延遲碼的映射， 以隨機(jī)化由于DTC積分非線性特性(INL)導(dǎo)致的量化誤差。可以采用S檢測器(概率檢測器)和符號誤差LMS算法(sign-error LMS algorithm)執(zhí)行抖動(dòng)校準(zhǔn)。通過應(yīng)用這些校準(zhǔn)，可以進(jìn)一步降低DPLL中的分?jǐn)?shù)雜散的水平。在單位元件之間的失配將在DTC中引入非線性特性，并且圖7說明具有38級和 8%的失配(種子1 = 1111，種子2 = 3456…)的DTC引入的微分和積分的非線性特性。根據(jù)本發(fā)明的一個(gè)實(shí)施例的校準(zhǔn)算法可以確定單位元件的平均延遲，并且為了防 止在校準(zhǔn)期間輸出時(shí)鐘信號跟隨DTC的積分非線性特性，可以采用動(dòng)態(tài)元件匹配(DEM)控 制延遲線。對于基于游標(biāo)尺的DTC，如圖8中所示，可以采用桶形移位器置亂算法(barrel shifter scrambling algorithm)實(shí)現(xiàn) DEM，以減少 INL。對于給定的代碼，連續(xù)元件的代碼值選擇從隨機(jī)指針位置開始。當(dāng)從指針位置到 該行結(jié)束的元件的數(shù)量小于代碼值時(shí)，則回繞(wrapping)至該序列元件的開始。在DEM模塊開啟的情況下，每一個(gè)元件的積分非線性特性(INL)可能不會(huì)影響跳 躍到DCO邊緣的準(zhǔn)確度，或者至少可以減小該影響。在開關(guān)模式中，DPLL遵循參考時(shí)鐘信 號的平均延遲模型。如果出現(xiàn)DTC的單位延遲的不正確的估計(jì)，從理想的DCO位置的跳躍 將會(huì)提早/滯后。因此，在環(huán)路濾波器的輸入端的相位誤差信號將具有分?jǐn)?shù)雜散。當(dāng)信道 和參考頻率已知時(shí)，分?jǐn)?shù)雜散的位置是明確界定的。DTC單位延遲的校準(zhǔn)可以基于分?jǐn)?shù)雜散 的DTFT測量。根據(jù)本發(fā)明的一個(gè)實(shí)施例的DTC校準(zhǔn)可以測量分?jǐn)?shù)雜散的有限數(shù)量。因此，可能 不要求完全的FFT，并且可以采用有效的格策爾(Goertzel)算法(DTFT)代替。格策爾算法 可以實(shí)現(xiàn)為一個(gè)二階IIR濾波器，在給定的頻率提供與功率成比例的輸出。對于來自鑒相 器的一個(gè)輸入序列χ (η)，格策爾算法計(jì)算一個(gè)序列s (η)S (η) =χ (χ) +2cos (2 π ω) s (η_1) _s (η_2)，其中，s(_2) = s(-l) = 0并且ω是分?jǐn)?shù)雜散頻率，在每個(gè)樣本周期中，應(yīng)該小于 1/2?？梢岳孟率接?jì)算相應(yīng)的功率Power = s (N_2) 2+s (N_l) 2_2cos (2 π ω) s (Ν_2) s (N-I)，如圖9所示，功率信息可以用于布倫特優(yōu)化器中，以改進(jìn)平均單位延遲估計(jì)值。在這個(gè)示例中，假設(shè)延遲線具有+/-2個(gè)LSB INL。應(yīng)該理解，監(jiān)測頻譜的其它方法也是可能的。在一個(gè)實(shí)施例中，在濾波器的輸出端 的分?jǐn)?shù)雜散的奇次諧波可以按照與正交(IQ)接收器(quadrature (IQ) receiver)中類似的 方式測量。本文公開的一個(gè)或更多個(gè)實(shí)施例可以提供抖動(dòng)校準(zhǔn)，以改善DPLL的性能。取決于由DTC可以獲得的分辨率，可以采用不同的鑒相器。鑒相器的一般形式為Φ e = [ { θ bang—bang+ θ E- θ v+N/2} mod N] -N/2其中θν分別是參考累加器和高速計(jì)數(shù)器的整數(shù)輸出，并且對應(yīng)于圖3中的 標(biāo)號312和322的信號。N是高速計(jì)數(shù)器的模塊。Qbang bang是與系統(tǒng)中的抖動(dòng)水平相關(guān)的 計(jì)數(shù)器輸出的期望值。利用Qbang bang = 0.5可以獲得簡單的開關(guān)操作。當(dāng)量化步長大于系 統(tǒng)中的抖動(dòng)時(shí)，DTC量化誤差(圖9中的tdt?？梢杂糜讦?bang—bang計(jì)算?；贒TC的DPLL中的計(jì)數(shù)器(與參考累加器一起)可以認(rèn)為是二進(jìn)制鑒相器。計(jì) 數(shù)器輸出的特性由抖動(dòng)器平滑。當(dāng)在鑒相器(計(jì)數(shù)器)的輸入端存在估計(jì)的抖動(dòng)(分布及 水平)時(shí)，可以計(jì)算提前/滯后判定的概率[6]。在圖10中采用標(biāo)號1002示出了對于典型 的鑒相器特性(S檢測器)的計(jì)數(shù)器輸出的抖動(dòng)模型。在圖10中所示的“S曲線”示出了在 延遲跳躍中存在三角抖動(dòng)和量化誤差(對抖動(dòng)水平tdt?！猟ithCT標(biāo)準(zhǔn)化的tdt?！狫時(shí)計(jì)數(shù)器輸 出的概率。當(dāng)延遲的參考邊緣由于DTC量化而遠(yuǎn)離測量進(jìn)行的DCO邊緣時(shí)，該信息可以用于 軟化計(jì)數(shù)器的硬量化輸出的插值(interpretation)，使得不更新環(huán)路。當(dāng)檢測器的參數(shù)不 正確時(shí)，在DPLL中將出現(xiàn)雜散(DTC碼與分?jǐn)?shù)部分相關(guān))。雜散的位置與分?jǐn)?shù)信道以 及DTC的INL相關(guān)。下面描述測量輸入抖動(dòng)的校準(zhǔn)算法。符號誤差LMS算法可以用于適當(dāng)調(diào)整tdt。dithCT水平估計(jì)。當(dāng)抖動(dòng)水平被低估時(shí)，S 鑒相器將高估平均計(jì)數(shù)器輸出0bang—bang，0bang—bang在圖10中以標(biāo)號1004示出。平均值將 不能與分頻器輸出抵消，并且對于每一個(gè)參考周期，不需要的信號注入環(huán)路濾波器中。這在 圖10中示出，其中標(biāo)號1002示出了標(biāo)稱的傳遞函數(shù)，并且標(biāo)號1004示出了低估的抖動(dòng)水 平。我們假設(shè)對相們誤差積分，相位誤差與tdt。的符號相乘，COR(η) = Φe(η) sgn(tdtc error (η))當(dāng)Tdt。dithCT參數(shù)被低估時(shí)，環(huán)路濾波器的輸出將增加。濾波器輸出可以用于負(fù)反 饋配置，以調(diào)節(jié)S鑒相器參數(shù)。圖11示出了 S檢測器校準(zhǔn)低通濾波器(COrr_Sum信號)的輸出。該輸出在 積分周期ts。al的結(jié)束時(shí)采樣。在圖11中示出的模擬實(shí)驗(yàn)采用下列設(shè)置來執(zhí)行f。hamrel =4812. 020507MHz, fref = 48MHz, tdtc = 6. 5ps (在一個(gè) TDCO 中有 38 級)，F(xiàn)REF 噪聲 pn = -145dBc/Hz (sigma = 1. 29ps)，環(huán)路濾波器αρ = 2:11，αρ = 2:17，DCO 噪聲 (-125dBc/Hzi6MHz, -20dB/dec ；-57dBc/Hzil0kHz-30dB/dec :0FF，模擬時(shí)間 4ms，F(xiàn)FT = 8 平均。如圖12所示，當(dāng)達(dá)到抖動(dòng)tdt。dithCT的最佳值時(shí)，斜率符號改變。圖12的模擬實(shí)驗(yàn) 采用下列設(shè)置來執(zhí)行在校準(zhǔn)期間參數(shù)tdt。dithCT。f。h_el = 4812. 020507MHz, fref = 48MHz， tdtc = 6. 5ps (在一個(gè) TDCO 中有 38 級)，F(xiàn)REF 噪聲pn = -145dBc/Hz (sigma = 1. 29ps)，環(huán)路濾波器Op = 2"-11, α p = 2"-17, DCO 噪聲(-125dBc/Hz@6MHz，-20dB/dec ；_57dBc/ Hzil0kHz-30dB/dec :0FF，模擬時(shí)間 ％is，F(xiàn)FT = 8 平均。將進(jìn)一步參考圖13描述校準(zhǔn)對分?jǐn)?shù)雜散的影響。在一些示例中，在基于DTC的 DPLL中關(guān)于雜散產(chǎn)生方面，最關(guān)鍵的頻率信道是接近整數(shù)值的那些信道。當(dāng)同時(shí)實(shí)現(xiàn)DTC 和S檢測器校準(zhǔn)時(shí)，在圖13中示出了在頻率雜散方面的改進(jìn)。圖13中的標(biāo)號1302的第一 條線表示沒有校準(zhǔn)的頻率響應(yīng)，并且標(biāo)號1304的線表示校準(zhǔn)的頻率響應(yīng)。在雜散水平方面 的改進(jìn)可以為27分貝。圖13的模擬實(shí)驗(yàn)采用下列設(shè)置來執(zhí)行Fchannel = 4800.02082，tdtc = 6. 5ps (在一個(gè) TDCO 中有 32 級)，DTC 失配 8%， FREF 噪聲 pn = -145dBc/Hz (sigma = 1. 29ps)上述的背景校準(zhǔn)算法可以采用一個(gè)或更多的上述的開環(huán)算法補(bǔ)充，并且這樣可以 利用可編程的低壓差電壓調(diào)節(jié)器(LDO)電源來提供DTC的粗調(diào)。上述的一個(gè)或更多的校準(zhǔn)操作/算法可以由DTC控制器執(zhí)行，例如在圖3中采用 標(biāo)號330以虛線示出的控制器。校準(zhǔn)功能也可以在一個(gè)獨(dú)立模塊實(shí)現(xiàn)，該獨(dú)立模塊向DTC 控制器提供DTC單位元件的平均延遲。本文公開的一個(gè)或更多個(gè)實(shí)施例可以用于各種應(yīng)用的任何數(shù)字PLL，如通信、廣 播、高速ADC/DAC的時(shí)鐘、基站功率放大器設(shè)計(jì)、相控陣?yán)走_(dá)系統(tǒng)等。本文公開的一個(gè)或更多個(gè)實(shí)施例對于提供DPLL尤其有利，如分?jǐn)?shù)NDPLL，該分?jǐn)?shù) NDPLL可以在頻率值的范圍內(nèi)提供與現(xiàn)有技術(shù)相比減小的相位誤差。參考文獻(xiàn)[1]R. B. Staszewski, D. Leipold, K. Muhammad 禾口 P. Τ· Balsara，"Digitally controlled oscillator(DCO)-based architecture for RF frequency synthesis in a deep-submicrometer CMOS process, “IEEE Trans. Circuits Sys. II, Analog Digit. Signal Process.，vol. 50，no. 11，pp. 815—828，2003 年 11 月。[2]Nicola Da Dalt, Edwin Thaller, Peter Gregorius 禾口 Lajos Gazsi,"A Compact Triple-Band Low_Jitter Digital LC PLL With Programmable Coil in 130-nm CMOS, ” IEEE J. Solid-State Circuits, Vol. 40，No. 7，pp. 1482-1490，2000 年 6 月。[3] Staszewski, US 6, 429, 693 Bi，美國專利，2002 年 8 月 6 日。[4]Federico Baronti, Luca Fanucci, Diego Lunardini, Roberto Roncella 禾口 Roberto Saletti,"A Technique for Nonlinearity Self-Calibration of DLLs,，，IEEE Trans. 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權(quán)利要求
1.一種數(shù)字鎖相環(huán)(300)，配置為接收參考時(shí)鐘信號(302)和信道控制字(308)，并且 產(chǎn)生輸出時(shí)鐘信號(304)，所述數(shù)字鎖相環(huán)包括可調(diào)節(jié)延遲元件(306)，配置為接收參考時(shí)鐘信號(302)，根據(jù)時(shí)間延遲控制信號(316)，向參考時(shí)鐘信號(302)應(yīng)用時(shí)間延遲；以及提供延遲的參考時(shí)鐘信號(318)；定時(shí)元件(320)，配置為處理延遲的參考時(shí)鐘信號(318)和輸出時(shí)鐘信號(304)，并且 產(chǎn)生表示輸出時(shí)鐘信號(304)的相位的第一控制信號(322)；參考累加器(310)，配置為接收信道命令字(308)并且產(chǎn)生表示期望的輸出時(shí)鐘信號的相位的第二控制信號(312)；以及時(shí)間延遲控制信號(316)，使得延遲的參考時(shí)鐘信號(318)被延遲表示期望的輸出時(shí) 鐘信號的相位的第一部分的時(shí)間段；控制器(314)，配置為處理第一和第二控制信號(322、312)，并且產(chǎn)生DCO控制信號 (326)，用于根據(jù)第一和第二控制信號(322、312)來設(shè)置數(shù)字受控振蕩器(328)的頻率；以 及數(shù)字受控振蕩器(328)，配置為根據(jù)DCO控制信號(326)產(chǎn)生輸出時(shí)鐘信號(304)。
2.根據(jù)權(quán)利要求1所述的數(shù)字鎖相環(huán)，其中期望的輸出時(shí)鐘信號的第一部分表示比定 時(shí)元件(320)的量化幅度更小的值。
3.根據(jù)權(quán)利要求1或2所述的數(shù)字鎖相環(huán)，其中所述數(shù)字鎖相環(huán)是分?jǐn)?shù)分頻鎖相環(huán)。
4.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，其中期望的輸出時(shí)鐘信號的第一部分 表示期望的輸出時(shí)鐘信號的分?jǐn)?shù)部分，并且定時(shí)元件(320)配置為根據(jù)其量化幅度產(chǎn)生第 一控制信號(322)，該量化幅度表示期望的輸出時(shí)鐘信號的整數(shù)部分。
5.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，其中可調(diào)節(jié)延遲元件(306)是數(shù)字至 時(shí)間轉(zhuǎn)換器，該數(shù)字至?xí)r間轉(zhuǎn)換器可以是游標(biāo)尺式數(shù)字至?xí)r間轉(zhuǎn)換器。
6.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，其中第一控制信號(322)表示輸出時(shí) 鐘信號(304)的相位是超前于還是落后于延遲的參考時(shí)鐘信號(320)。
7.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，其中定時(shí)元件(320)是計(jì)數(shù)器。
8.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，其中數(shù)字鎖相環(huán)(300)配置為作為開 關(guān)類型的鎖相環(huán)來工作。
9.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，其中可調(diào)節(jié)延遲元件(306)配置為應(yīng) 用動(dòng)態(tài)元件匹配。
10.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，還包括數(shù)字濾波器，該數(shù)字濾波器配 置為對DCO控制信號進(jìn)行濾波，以提供DCO控制信號的時(shí)間平均值用于設(shè)置DCO的頻率。
11.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，還包括處理器，該處理器配置為接收 第二控制信號(312)并產(chǎn)生表示可調(diào)節(jié)延遲元件的量化誤差的量化誤差信號，并且控制器 (314)還配置為處理量化誤差信號以產(chǎn)生DCO控制信號(326)。
12.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，還包括處理器，該處理器配置為執(zhí)行 DCO控制信號(326)的頻譜分析，以確定可調(diào)節(jié)延遲元件(306)的平均單位元件延遲，并 且根據(jù)信道控制字(308)和所確定的平均單位元件延遲來產(chǎn)生校準(zhǔn)的時(shí)間延遲控制信號(316)。
13.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，其中控制器(314)是概率鑒相器，并 且概率鑒相器的一個(gè)或更多個(gè)參數(shù)可以根據(jù)數(shù)字鎖相環(huán)的一個(gè)或更多個(gè)工作特性來校準(zhǔn)， 所述工作特性例如是DTC的相位誤差和量化誤差。
14.根據(jù)前述任一項(xiàng)權(quán)利要求所述的數(shù)字鎖相環(huán)，其中所述概率鑒相器的一個(gè)或更多 個(gè)參數(shù)包括數(shù)字鎖相環(huán)中的抖動(dòng)水平和/或分布。
15.一種計(jì)算機(jī)程序，該計(jì)算機(jī)程序在計(jì)算機(jī)上運(yùn)行時(shí)使得計(jì)算機(jī)配置前述任一項(xiàng)權(quán) 利要求所述的數(shù)字鎖相環(huán)。
全文摘要
一種數(shù)字鎖相環(huán)(300)，配置為接收參考時(shí)鐘信號(302)和信道控制字(308)，并且產(chǎn)生輸出時(shí)鐘信號(304)。所述數(shù)字鎖相環(huán)包括可調(diào)節(jié)延遲元件(306)，配置為接收參考時(shí)鐘信號(302)，根據(jù)時(shí)間延遲控制信號(316)向參考時(shí)鐘信號(302)應(yīng)用時(shí)間延遲；以及提供延遲的參考時(shí)鐘信號(318)。所述數(shù)字鎖相環(huán)還包括定時(shí)元件(320)，配置為處理延遲的參考時(shí)鐘信號(318)和輸出時(shí)鐘信號(304)，并且產(chǎn)生表示輸出時(shí)鐘信號(304)的相位的第一控制信號(322)；參考累加器(310)，配置為接收信道命令字(308)并且產(chǎn)生表示期望的輸出時(shí)鐘信號的相位的第二控制信號(312)；以及時(shí)間延遲控制信號(316)，使得延遲的參考時(shí)鐘信號(318)被延遲表示期望的輸出時(shí)鐘信號的相位的第一部分的時(shí)間段。所述數(shù)字鎖相環(huán)也包括控制器(314)，配置為處理第一和第二控制信號(322、312)，并且產(chǎn)生DCO控制信號(326)，用于根據(jù)第一和第二控制信號(322、312)來設(shè)置數(shù)字受控振蕩器(328)的頻率；以及數(shù)字受控振蕩器(328)，配置為根據(jù)DCO控制信號(326)產(chǎn)生輸出時(shí)鐘信號(304)。
文檔編號H03L7/099GK102111149SQ20101060312
公開日2011年6月29日 申請日期2010年12月21日 優(yōu)先權(quán)日2009年12月24日
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