專利名稱：帶有預(yù)放大器的互補(bǔ)循環(huán)折疊增益自舉運(yùn)算放大器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子學(xué)與固體電子學(xué)領(lǐng)域，涉及一種運(yùn)算放大器，具體為一種帶有 預(yù)放大器的互補(bǔ)循環(huán)折疊增益自舉運(yùn)算放大器電路。
背景技術(shù)：
運(yùn)算放大器是很多模擬電路最重要的模塊之一，廣泛應(yīng)用于模數(shù)轉(zhuǎn)換電路，濾波 器等模擬信號(hào)處理電路中。通常決定了高性能開(kāi)關(guān)電容電路能夠達(dá)到的精度、速度和功耗 等指標(biāo)。在開(kāi)關(guān)電容電路中，負(fù)載通常為純電容性質(zhì)，此時(shí)單級(jí)運(yùn)算放大器(OTA)功耗優(yōu)于 多級(jí)的運(yùn)算放大器，并且?guī)в性鲆孀耘e結(jié)構(gòu)的單級(jí)運(yùn)算放大器可以提供非常高的增益。因 此，傳統(tǒng)的折疊式增益自舉OTA放大器獲得了廣泛的應(yīng)用。但是，傳統(tǒng)的折疊式增益自舉 OTA放大器具有速度慢、功耗大等缺點(diǎn)。一方面，集成電路的工作速度日益提高；另一方面， 目前消費(fèi)電子領(lǐng)域，以電池為電力的移動(dòng)便攜設(shè)備要求電路的功耗盡可能低，從而延長(zhǎng)移 動(dòng)便攜設(shè)備的使用時(shí)間。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問(wèn)題為了克服現(xiàn)有折疊式增益自舉OTA速度慢、功耗大的不足，本發(fā)明提供了一種帶 有預(yù)放大器的互補(bǔ)循環(huán)折疊增益自舉0ΤΑ，要解決的問(wèn)題在于，提高增益自舉OTA的單位增 益帶寬GBW，以提高其工作速度，并降低功耗。( 二 )技術(shù)方案為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種帶有預(yù)放大器的互補(bǔ)循環(huán)折疊增益自舉 運(yùn)算放大器電路，包括預(yù)放大器電路，P型互補(bǔ)輸入支路以及N型互補(bǔ)輸入支路，其中所述預(yù)放大器電路包括第一 NMOS晶體管Ni、第二 NMOS管N2、第三NMOS管N3、第 四NMOS管N4，和第五NMOS管N5，其中第五NMOS管N5源極接地，柵極接N型第一偏置電壓Vbnl ；第一 NMOS管附的柵 極接第一全差分信號(hào)VINN ；第二 NMOS管N2的柵極接第二全差分信號(hào)VINP ；該第一 NMOS管 Nl的源極與第二 NMOS管N2的源極相連后接所述第五NMOS管N5的漏極；第三NMOS管N3、 第四NMOS管N4兩者的柵極相連后接N型第零偏置電壓VbnO，兩者的漏極相連后接電源電 壓 VDD ；所述P型互補(bǔ)輸入支路包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3和 第四PMOS管P4，其中該第一 PMOS管P1、第二 PMOS管P2兩者的柵極連接后接所述第一全 差分信號(hào)VINN ；該第三PMOS管P3、第四PMOS管P4兩者的柵極連接后接所述第二全差分信 號(hào) VINP ；所述N型互補(bǔ)輸入支路包括第十六NMOS管附6、第十七NMOS管附7、第十八NMOS 管N18和第十九NMOS管附9，其中第十六NMOS晶體管附6、第十七NMOS管N17兩者的柵 極互連后接所述第一全差分信號(hào)VINN ；第十八NMOS管附8、第十九NMOS管N19兩者的柵極互連后接所述第二全差分信號(hào)VINP。其中，所述電路還包括與所述P型互補(bǔ)輸入支路相連的P型偏置電壓晶體管部 分、P型偏置尾電流晶體管對(duì)部分、P型共源共柵晶體管部分以及和所述P型共源共柵晶體 管部分相連的第一運(yùn)算放大器；其中，所述P型偏置電壓晶體管部分包括第五PMOS管P5，所述第五PMOS管P5的源極接 所述電源電壓VDD，柵極接P型第一偏置電壓Vbpl，漏極同時(shí)與所述第一到第四共四個(gè)PMOS 管Pl P4的源極相連；所述P型偏置尾電流晶體管部分包括第六NMOS管N6、第七NMOS管N7、第八NMOS 管N8和第九NMOS管M9，其中所述第六到第九共四個(gè)NMOS管N6 N9的源極都接地；所 述第六NMOS管N6、第七NMOS管N7兩者的柵極互連后接所述第三PMOS管P3的漏極；所述 第八NMOS管N8、第九NMOS管N9兩者的柵極互連后接所述第二 PMOS管P2的漏極；所述第 六NMOS管N6、第一 PMOS管Pl兩者的漏極相連；所述P型共源共柵晶體管對(duì)部分包括第十NMOS管mo、第i^一 NMOS管mi、第 十二 NMOS管N12和第十三NMOS管附3，其中第十NMOS管附0的源極與所述第六NMOS管 N6的漏極相連，第i^一 NMOS管mi的源極與所述第九NMOS管N9的漏極相連，第十二 NMOS 管N12的源極和所述第七晶體管N7的漏極相連，第十三NMOS管W3的源極和所述第八NMOS 管N8的漏極相連，第十二 NMOS管附2的漏極和所述第三PMOS管P3的漏極相連，第十三 NMOS管附3的漏極和所述第二 PMOS管P2的漏極相連，第十二 NMOS管附2、第十三NMOS管 N13兩者的柵極互連后接N型第二偏置電壓Vbn2 ；所述第一運(yùn)算放大器的電源電壓正端接所述第六PMOS管P6的漏極，電源電壓負(fù) 端接所述第九PMOS管P9的漏極，正輸出端將第一輸出信號(hào)POUTP至所述第十五PMOS管 P15的柵極，負(fù)輸出端輸出第二輸出信號(hào)POUTN至所述第十四PMOS管P14的柵極，第一偏置 電壓端PVCM接N型偏置電壓。其中，所述電路還包括與所述N型互補(bǔ)輸入支路相連的N型偏置電壓晶體管部分、N型偏置尾電流晶體 管部分、N型共源共柵晶體管部分以及和所述N型共源共柵晶體管部分相連的第二運(yùn)算放 大器；所述N型偏置電壓晶體管部分包括第二十NMOS管N20，所述第二十NMOS管N20 的源極接地，漏極同時(shí)與所述第十六到第十九共四個(gè)NMOS管me N19的源極相連，該第 二十NMOS管N20的柵極接共?？刂菩盘?hào)VCMFB ；所述N型偏置尾電流晶體管部分包括第六PMOS管P6、第七PMOS管P7、第八PMOS 管P8和第九PMOS管P9，其中，第六至第九共四個(gè)PMOS管P6 P9的各源極互連后接所述 電源電壓VDD ；第六PMOS管P6、第七PMOS管P7兩者的柵極互連后接所述第十八NMOS管 N18的漏極；第八PMOS管P8、第九PMOS管P9兩者的柵極互連后接所述第七NMOS管N7的 漏極；第六PMOS管P6的漏極、第十六MOS管N16兩者的漏極相連；第九PMOS管P9、第十九 NMOS管N19兩者的漏極相連；所述N型共源共柵晶體管部分包括第十二 PMOS管P12、第十三PMOS管P13、第 十四PMOS管P14、和第十五PMOS管P15，其中，第十二 PMOS管P12、第十三PMOS管P13兩者 的柵極互連后接P型第二偏置電壓Vbp2 ；第十二 PMOS管P12的源極與第七PMOS管P7的漏極相連，而該第十二 PMOS管P12的漏極與所述第十八NMOS管附8的漏極相連，第十三PMOS 管P13的源極與第八PMOS管P8的漏極相連，該第十三PMOS管P13的漏極與所述第十七 NMOS管附7的漏極相連，第十四PMOS管P14的源極與第六PMOS管P6的漏極相連，而該第 十四PMOS管P14的漏極與所述第十NMOS管附0的漏極相連后輸出第一差分信號(hào)V0UTP，第 十五PMOS管P15的源極與第九PMOS管P9的漏極相連，而該第十五PMOS管P15的漏極與 所述第十一 NMOS管mi的漏極相連后輸出第二差分信號(hào)VOUTN ；所述第二運(yùn)算放大器的電源電壓負(fù)端接第十一 NMOS管mi的源極，電源電壓正端 接第十NMOS管mo的源極，正輸出端輸出第三輸出信號(hào)NOUTP至所述第i^一 PMOS管Pll 的柵極，而負(fù)輸出端輸出第四輸出信號(hào)NOUTN至第十NMOS管mo的柵極，第二偏置電壓端 NVCM接P型偏置電壓。(三)有益效果本發(fā)明采用了 N型MOS管與P型MOS管組成的互補(bǔ)輸入支路，并且N型互補(bǔ)輸入 支路與P型互補(bǔ)輸入支路的共源共柵晶體管mo、Nil和P14、P15共用了相同的電流，因此 更充分的利用了的各個(gè)支路的電流，有效地提高了運(yùn)放的單位增益帶寬GBW，提高了運(yùn)放的 工作速度。并且由于增加了共源共柵自舉電路Nboost和Pboost，提高了電路的增益。仿真 結(jié)果表明，該電路提高了單位增益帶寬和直流增益。因此，使用本發(fā)明可以提高諸如高性能 模數(shù)轉(zhuǎn)換器的高性能開(kāi)關(guān)電容的速度，降低功耗。


圖1是本發(fā)明的電路結(jié)構(gòu)圖；圖2是Pboost電路結(jié)構(gòu)圖；圖3是Nboost電路結(jié)構(gòu)圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)一步詳細(xì)說(shuō)明。以下實(shí)施 例用于說(shuō)明本發(fā)明，但不用來(lái)限制本發(fā)明的范圍。本發(fā)明屬于微電子學(xué)與固體電子學(xué)領(lǐng)域的超大規(guī)模集成電路設(shè)計(jì)，涉及一種增益 自舉OTA電路，可以用于模數(shù)轉(zhuǎn)換電路，濾波器等模擬信號(hào)處理電路的設(shè)計(jì)，例如可以用于 諸如高速模數(shù)轉(zhuǎn)換器等高性能開(kāi)關(guān)電容電路中高速增益自舉運(yùn)算放大器的設(shè)計(jì)。本發(fā)明的電路結(jié)構(gòu)參見(jiàn)圖1，本發(fā)明提供了一種帶有預(yù)放大器的互補(bǔ)循環(huán)折疊增 益自舉運(yùn)算放大器電路，包括預(yù)放大器電路，P型互補(bǔ)輸入支路以及N型互補(bǔ)輸入支路，其 中所述預(yù)放大器電路包括第一 NMOS晶體管Ni、第二 NMOS管N2、第三NMOS管N3、第 四NMOS管N4，和第五NMOS管N5，其中第五NMOS管N5源極接地，柵極接N型第一偏置電壓Vbnl ；第一 NMOS管附的柵 極接第一全差分信號(hào)VINN ；第二 NMOS管N2的柵極接第二全差分信號(hào)VINP ；該第一 NMOS管 Nl的源極與第二匪OS管N2的源極相連后接所述第五NMOS管N5的漏極；第三NMOS管N3、 第四NMOS管N4兩者的柵極相連后接N型第零偏置電壓VbnO，兩者的漏極相連后接電源電 壓 VDD ；
所述P型互補(bǔ)輸入支路包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3和 第四PMOS管P4，其中該第一 PMOS管P1、第二 PMOS管P2兩者的柵極連接后接所述第一全 差分信號(hào)VINN ；該第三PMOS管P3、第四PMOS管P4兩者的柵極連接后接所述第二全差分信 號(hào) VINP ；所述N型互補(bǔ)輸入支路包括第十六NMOS管附6、第十七NMOS管附7、第十八NMOS 管N18和第十九NMOS管附9，其中第十六NMOS晶體管附6、第十七NMOS管N17兩者的柵 極互連后接所述第一全差分信號(hào)VINN ；第十八NMOS管附8、第十九NMOS管N19兩者的柵極 互連后接所述第二全差分信號(hào)VINP。其中，所述電路還包括與所述P型互補(bǔ)輸入支路相連的P型偏置電壓晶體管部 分、P型偏置尾電流晶體管對(duì)部分、P型共源共柵晶體管部分以及和所述P型共源共柵晶體 管部分相連的第一運(yùn)算放大器；其中，所述P型偏置電壓晶體管部分包括第五PMOS管P5，所述第五PMOS管P5的源極接 所述電源電壓VDD，柵極接P型第一偏置電壓Vbpl，漏極同時(shí)與所述第一到第四共四個(gè)PMOS 管Pl P4的源極相連；所述P型偏置尾電流晶體管部分包括第六NMOS管N6、第七NMOS管N7、第八NMOS 管N8和第九NMOS管M9，其中所述第六到第九共四個(gè)NMOS管N6 N9的源極都接地；所 述第六NMOS管N6、第七NMOS管N7兩者的柵極互連后接所述第三PMOS管P3的漏極；所述 第八NMOS管N8、第九NMOS管N9兩者的柵極互連后接所述第二 PMOS管P2的漏極；所述第 六NMOS管N6、第一 PMOS管Pl兩者的漏極相連；所述P型共源共柵晶體管對(duì)部分包括第十NMOS管附0、第i^一 NMOS管附1、第 十二 NMOS管N12和第十三NMOS管附3，其中第十NMOS管附0的源極與所述第六NMOS管 N6的漏極相連，第i^一 NMOS管mi的源極與所述第九NMOS管N9的漏極相連，第十二 NMOS 管W2的源極和所述第七晶體管N7的漏極相連，第十三NMOS管W3的源極和所述第八NMOS 管N8的漏極相連，第十二 NMOS管附2的漏極和所述第三PMOS管P3的漏極相連，第十三 NMOS管附3的漏極和所述第二 PMOS管P2的漏極相連，第十二 NMOS管附2、第十三NMOS管 N13兩者的柵極互連后接N型第二偏置電壓Vbn2 ；所述第一運(yùn)算放大器的電源電壓正端接所述第六PMOS管P6的漏極，電源電壓負(fù) 端接所述第九PMOS管P9的漏極，正輸出端將第一輸出信號(hào)POUTP至所述第十五PMOS管 P15的柵極，負(fù)輸出端輸出第二輸出信號(hào)POUTN至所述第十四PMOS管P14的柵極，第一偏置 電壓端PVCM接N型偏置電壓。其中，所述電路還包括和所述N型互補(bǔ)輸入支路相連的N型偏置電壓晶體管部分、N型偏置尾電流晶體 管部分、N型共源共柵晶體管部分以及和所述N型共源共柵晶體管部分相連的第二運(yùn)算放 大器；所述N型偏置電壓晶體管部分包括第二十NMOS管N20，所述第二十NMOS管N20 的源極接地，漏極同時(shí)與所述第十六到第十九共四個(gè)NMOS管me N19的源極相連，該第 二十NMOS管N20的柵極接共?？刂菩盘?hào)VCMFB ；所述N型偏置尾電流晶體管部分包括第六PMOS管P6、第七PMOS管P7、第八PMOS 管P8和第九PMOS管P9，其中，第六至第九共四個(gè)PMOS管P6 P9的各源極互連后接所述電源電壓VDD ；第六PMOS管P6、第七PMOS管P7兩者的柵極互連后接所述第十八NMOS管 N18的漏極；第八PMOS管P8、第九PMOS管P9兩者的柵極互連后接所述第七NMOS管N7的 漏極；第六PMOS管P6的漏極、第十六MOS管N16兩者的漏極相連；第九PMOS管P9、第十九 NMOS管N19兩者的漏極相連；所述N型共源共柵晶體管部分包括第十二 PMOS管P12、第十三PMOS管P13、第 十四PMOS管P14、和第十五PMOS管P15，其中，第十二 PMOS管P12、第十三PMOS管P13兩者 的柵極互連后接P型第二偏置電壓Vbp2 ；第十二 PMOS管P12的源極與第七PMOS管P7的漏 極相連，而該第十二 PMOS管P12的漏極與所述第十八NMOS管附8的漏極相連，第十三PMOS 管P13的源極與第八PMOS管P8的漏極相連，該第十三PMOS管P13的漏極與所述第十七 NMOS管附7的漏極相連，第十四PMOS管P14的源極與第六PMOS管P6的漏極相連，而該第 十四PMOS管P14的漏極與所述第十NMOS管附0的漏極相連后輸出第一差分信號(hào)V0UTP，第 十五PMOS管P15的源極與第九PMOS管P9的漏極相連，而該第十五PMOS管P15的漏極與 所述第十一 NMOS管mi的漏極相連后輸出第二差分信號(hào)VOUTN ；所述第二運(yùn)算放大器的電源電壓負(fù)端接第十一 NMOS管mi的源極，電源電壓正端 接第十NMOS管mo的源極，正輸出端輸出第三輸出信號(hào)NOUTP至所述第i^一 PMOS管Pll 的柵極，而負(fù)輸出端輸出第四輸出信號(hào)NOUTN至第十NMOS管WO的柵極，第二偏置電壓端 NVCM接P型偏置電壓。圖1中晶體管？1、？2、？3、？4為？型輸入器件，附6、附7、附8、N19為N型輸入器 件。VINP、VINN為全差分輸入信號(hào)，VINP加到P3、P4和N18、N19的柵極，VINN加到PI、P2 和附6、N17的柵極。晶體管P5為PI、P2、P3、P4組成的P型互補(bǔ)輸入支路提供偏置電流， N20為附6、N17, N18, N19組成的N型互補(bǔ)輸入支路提供偏置電流。與此同時(shí)，N20提供一 個(gè)路徑，以通過(guò)在共模反饋電路(N型偏置電壓晶體硅部分)中產(chǎn)生的信號(hào)VCMFB控制輸出 VOUTP、VOUTN的共模分量。晶體管N6、N7和N8、N9為P型互補(bǔ)輸入支路的偏置尾電流晶體 管，NlO, Nll和附2、N13為P型互補(bǔ)輸入支路的共源共柵晶體管對(duì)。晶體管P6、P7和P8、 P9為N型互補(bǔ)輸入支路的偏置尾電流晶體管。P14、P15和P12、P13為N型互補(bǔ)輸入支路 的共源共柵晶體管對(duì)。VOUTP和VOUTN為全差分輸出。Vbpl為晶體管P5的偏置電壓，Vpb2 為晶體管P14、P15、P12、P13的偏置電壓。Vbn2為晶體管N10、Nil、N12、N13的偏置電壓。 VDD和GND分別具有1. 8V和OV的電源電壓。與常規(guī)增益自舉OTA相比，本發(fā)明采用了 N型MOS管與P型MOS管支路互補(bǔ)輸入； 與僅有P型輸入器件的Rida S. Assaad循環(huán)折疊OTA (可參見(jiàn)IEEE固態(tài)電路雜志2009年9 月第9卷第2535-2542頁(yè)的文章“The Recycling Folded Cascode :A General Enhancement of the Folded Cascode Amplifier”中報(bào)道的循環(huán)折疊OTA結(jié)構(gòu))相比，本發(fā)明互補(bǔ)循環(huán) 折疊OTA增加了 N型互補(bǔ)輸入支路，并且N型互補(bǔ)輸入支路與P型互補(bǔ)輸入支路的共源共 柵晶體管附0、附1和？14、？15共用了相同的電流。因此更充分的利用了的各個(gè)支路的電 流，有效地提高了運(yùn)放的單位增益帶寬GBW，提高了運(yùn)放的工作速度。并且由于增加了共源 共柵自舉電路Nboost和Pboost，提高了放大器的增益。如圖2所示，輔助放大器Pboost (即上述的第一運(yùn)算放大器)的輸入PINP、PINN連 接至節(jié)點(diǎn) 24、27，輸出 POUTP、POUTN 連接至節(jié)點(diǎn) 61、60，PVCM、PVbpl、PVbp2、PVbnl 和 PVbnl 為固定的偏置電壓。
如圖3所示，輔助放大器Nboost (即上述的第二運(yùn)算放大器)的輸入NINP、NINN 連接至節(jié)點(diǎn) 14、17，輸出 NOUTP、NOUTN 連接至節(jié)點(diǎn) 63、62，VCMFB、NVCM、PVCM、NVbpl、NVbp2、 NVbn 1、NVbn 1、PVbpl、PVbp2、PVbn2 和 PVbnl 為固定的偏置電壓。為了驗(yàn)證性能，在CADENCE平臺(tái)進(jìn)行SPICE仿真。仿真結(jié)果表明，在3pF電容負(fù)載時(shí)，單位增益帶寬為11. 26GHz。因此可以得到本發(fā) 明的增益自舉OTA的特性總結(jié)，如表1所示。表 權(quán)利要求
1.一種帶有預(yù)放大器的互補(bǔ)循環(huán)折疊增益自舉運(yùn)算放大器電路，其特征在于，包括: 預(yù)放大器電路，P型互補(bǔ)輸入支路以及N型互補(bǔ)輸入支路，其中所述預(yù)放大器電路包括第一 NMOS晶體管Ni、第二 NMOS管N2、第三NMOS管N3、第四 NMOS管N4，和第五NMOS管N5，其中第五NMOS管N5源極接地，柵極接N型第一偏置電壓Vbnl ；第一 NMOS管附的柵極接 第一全差分信號(hào)VINN ；第二 NMOS管N2的柵極接第二全差分信號(hào)VINP ；該第一 NMOS管附 的源極與第二 NMOS管N2的源極相連后接所述第五NMOS管N5的漏極；第三NMOS管N3、第 四NMOS管N4兩者的柵極相連后接N型第零偏置電壓VbnO，兩者的漏極相連后接電源電壓 VDD ；所述P型互補(bǔ)輸入支路包括第一 PMOS管Pl、第二 PMOS管P2、第三PMOS管P3和第四 PMOS管P4，其中該第一 PMOS管P1、第二 PMOS管P2兩者的柵極連接后接所述第一全差分 信號(hào)VINN ；該第三PMOS管P3、第四PMOS管P4兩者的柵極連接后接所述第二全差分信號(hào) VINP ；所述N型互補(bǔ)輸入支路包括第十六NMOS管附6、第十七NMOS管附7、第十八NMOS管 N18和第十九NMOS管附9，其中第十六NMOS晶體管附6、第十七NMOS管N17兩者的柵極 互連后接所述第一全差分信號(hào)VINN ；第十八NMOS管附8、第十九NMOS管N19兩者的柵極互 連后接所述第二全差分信號(hào)VINP。
2.如權(quán)利要求1所述的電路，其特征在于，所述電路還包括與所述P型互補(bǔ)輸入支路 相連的P型偏置電壓晶體管部分、P型偏置尾電流晶體管對(duì)部分、P型共源共柵晶體管部分 以及和所述P型共源共柵晶體管部分相連的第一運(yùn)算放大器；其中，所述P型偏置電壓晶體管部分包括第五PMOS管P5，所述第五PMOS管P5的源極接所述 電源電壓VDD，柵極接P型第一偏置電壓Vbpl，漏極同時(shí)與所述第一到第四共四個(gè)PMOS管 Pl P4的源極相連；所述P型偏置尾電流晶體管部分包括第六NMOS管N6、第七NMOS管N7、第八NMOS管 N8和第九NMOS管M9，其中所述第六到第九共四個(gè)NMOS管N6 N9的源極都接地；所述 第六NMOS管N6、第七NMOS管N7兩者的柵極互連后接所述第三PMOS管P3的漏極；所述第 八NMOS管N8、第九NMOS管N9兩者的柵極互連后接所述第二 PMOS管P2的漏極；所述第六 NMOS管N6、第一 PMOS管Pl兩者的漏極相連；所述P型共源共柵晶體管對(duì)部分包括第十NMOS管WO、第十一 NMOS管mi、第十二 NMOS管N12和第十三NMOS管附3，其中第十NMOS管附0的源極與所述第六NMOS管N6的 漏極相連，第i^一 NMOS管附1的源極與所述第九NMOS管N9的漏極相連，第十二 NMOS管附2 的源極和所述第七晶體管N7的漏極相連，第十三NMOS管N13的源極和所述第八NMOS管N8 的漏極相連，第十二 NMOS管附2的漏極和所述第三PMOS管P3的漏極相連，第十三NMOS管 N13的漏極和所述第二 PMOS管P2的漏極相連，第十二 NMOS管附2、第十三NMOS管N13兩 者的柵極互連后接N型第二偏置電壓Vbn2 ；所述第一運(yùn)算放大器的電源電壓正端接所述第六PMOS管P6的漏極，電源電壓負(fù)端接 所述第九PMOS管P9的漏極，正輸出端將第一輸出信號(hào)POUTP至所述第十五PMOS管P15的 柵極，負(fù)輸出端輸出第二輸出信號(hào)POUTN至所述第十四PMOS管P14的柵極，第一偏置電壓 端PVCM接N型偏置電壓。
3.如權(quán)利要求1所述的電路，其特征在于，所述電路還包括與所述N型互補(bǔ)輸入支路相連的N型偏置電壓晶體管部分、N型偏置尾電流晶體管部 分、N型共源共柵晶體管部分以及和所述N型共源共柵晶體管部分相連的第二運(yùn)算放大器； 所述N型偏置電壓晶體管部分包括第二十NMOS管N20，所述第二十NMOS管N20的源 極接地，漏極同時(shí)與所述第十六到第十九共四個(gè)NMOS管me W9的源極相連，該第二十 NMOS管N20的柵極接共模控制信號(hào)VCMFB ；所述N型偏置尾電流晶體管部分包括第六PMOS管P6、第七PMOS管P7、第八PMOS管 P8和第九PMOS管P9，其中，第六至第九共四個(gè)PMOS管P6 P9的各源極互連后接所述電 源電壓VDD ；第六PMOS管P6、第七PMOS管P7兩者的柵極互連后接所述第十八NMOS管N18 的漏極；第八PMOS管P8、第九PMOS管P9兩者的柵極互連后接所述第七NMOS管N7的漏極； 第六PMOS管P6的漏極、第十六MOS管N16兩者的漏極相連；第九PMOS管P9、第十九匪OS 管N19兩者的漏極相連；所述N型共源共柵晶體管部分包括第十二 PMOS管P12、第十三PMOS管P13、第十四 PMOS管P14、和第十五PMOS管P15，其中，第十二 PMOS管P12、第十三PMOS管P13兩者的柵 極互連后接P型第二偏置電壓Vbp2 ；第十二 PMOS管P12的源極與第七PMOS管P7的漏極相 連，而該第十二 PMOS管P12的漏極與所述第十八NMOS管附8的漏極相連，第十三PMOS管 P13的源極與第八PMOS管P8的漏極相連，該第十三PMOS管P13的漏極與所述第十七NMOS 管附7的漏極相連，第十四PMOS管P14的源極與第六PMOS管P6的漏極相連，而該第十四 PMOS管P14的漏極與所述第十NMOS管mo的漏極相連后輸出第一差分信號(hào)VOUTP，第十五 PMOS管P15的源極與第九PMOS管P9的漏極相連，而該第十五PMOS管P15的漏極與所述第 十一 NMOS管mi的漏極相連后輸出第二差分信號(hào)VOUTN ；所述第二運(yùn)算放大器的電源電壓負(fù)端接第十一NMOS管mi的源極，電源電壓正端接第 十NMOS管mo的源極，正輸出端輸出第三輸出信號(hào)NOUTP至所述第i^一 PMOS管Pll的柵 極，而負(fù)輸出端輸出第四輸出信號(hào)NOUTN至第十NMOS管mo的柵極，第二偏置電壓端NVCM 接P型偏置電壓。
全文摘要
本發(fā)明公開(kāi)了一種帶有預(yù)放大器的互補(bǔ)循環(huán)折疊增益自舉運(yùn)算放大器電路，屬于運(yùn)算放大器技術(shù)領(lǐng)域。其具有由N型晶體管(N1、N2、N3、N4)構(gòu)成的預(yù)放大器，通過(guò)P型晶體管(P1、P2、P3、P4)和N型晶體管(N16、N17、N18、N19)互補(bǔ)輸入，以及采用循環(huán)折疊增益自舉跨導(dǎo)運(yùn)算放大器結(jié)構(gòu)來(lái)提高跨導(dǎo)運(yùn)算放大器的單位增益帶寬。本電路具有高單位增益帶寬和低功耗的特點(diǎn)，符合集成電路目前研究和發(fā)展的方向。
文檔編號(hào)H03F1/02GK102075151SQ20101061839
公開(kāi)日2011年5月25日 申請(qǐng)日期2010年12月22日 優(yōu)先權(quán)日2010年12月22日
發(fā)明者楊華中, 趙南, 魏琦 申請(qǐng)人:清華大學(xué)