專利名稱：適合數(shù)字集成的d類放大器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及電子技術(shù)，特別涉及集成電路芯片。
背景技術(shù)：
D類功率放大器也稱PWM放大器，可用于放大音頻信號(hào)。D類功率放大器通常包含 積分器和比較器，積分器的輸出與振蕩器輸出的鋸齒波或三角波比較，輸出PWM波。傳統(tǒng)的 D類功率放大器由于含有比較器和輸出鋸齒波或三角波的振蕩器，易受噪聲干擾，并不適合 與大規(guī)模的數(shù)字電路集成。傳統(tǒng)的D類功率放大器當(dāng)積分器的輸出信號(hào)斜率變化時(shí)，PWM 波輸出可能會(huì)在一個(gè)周期輸出多個(gè)脈沖，產(chǎn)生調(diào)制錯(cuò)誤。圖1所示為現(xiàn)有技術(shù)的典型電路。 電路由積分器、比較器2和輸出級(jí)3構(gòu)成。積分器由放大器1和電容8構(gòu)成。電容8連接 放大器1的輸出端和反向輸入端。放大器1的反向輸入端就是積分器的輸入端，輸出端就 是積分器的輸出端。積分器通過(guò)一個(gè)電阻16接到系統(tǒng)的輸入端INPUT。比較器2的反向輸 入端直接接到放大器1的輸出端，正向輸入端連接振蕩器17的輸出端。輸出級(jí)3的輸入連 接比較器2的輸出端，輸出端為系統(tǒng)的輸出端OUTPUT。系統(tǒng)的輸出端連接到濾波器4，濾波 器輸出連接到負(fù)載5。負(fù)載5通常為揚(yáng)聲器。一個(gè)電阻9連接系統(tǒng)的輸出端OUTPUT和放大 器1的反向輸入端。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問(wèn)題是，提供一種具有較強(qiáng)的抗干擾性、適合數(shù)字集 成的D類放大器。本實(shí)用新型解決所述技術(shù)問(wèn)題采用的技術(shù)方案是，適合數(shù)字集成的D類放大器， 其特征在于，包括積分器、電壓控制延時(shí)電路、時(shí)鐘電路、脈沖寬度調(diào)制電路和輸出級(jí)，積分 器的輸入端接系統(tǒng)輸入端，輸出端接電壓控制延時(shí)電路的控制端，電壓控制延時(shí)電路的輸 入端接時(shí)鐘電路，輸出端接脈沖寬度調(diào)制電路的RESET端，時(shí)鐘電路接脈沖寬度調(diào)制電路 的SET端，脈沖寬度調(diào)制電路的輸出端接輸出級(jí)，輸出級(jí)的輸出端接積分器的輸入端。脈沖寬度調(diào)制電路為邊沿觸發(fā)的RS觸發(fā)器。本實(shí)用新型的有益效果是，摒棄了已有技術(shù)中采用模擬振蕩器和比較器的方案， 采用數(shù)字技術(shù)中的VCDL和RS觸發(fā)器實(shí)現(xiàn)PWM調(diào)制，受噪聲影響小，不會(huì)產(chǎn)生錯(cuò)誤調(diào)制，更 加適合于數(shù)字芯片集成。
以下結(jié)合附圖和具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步的說(shuō)明。
圖1是現(xiàn)有技術(shù)的示意圖。圖2是本實(shí)用新型一種實(shí)施方式的結(jié)構(gòu)示意圖。圖中，H(S)為積分器，VCDL為電 壓控制延時(shí)電路，CLK為時(shí)鐘電路，RS表示RS積分電路，INPUT為輸入，OUTPUT為輸出。圖3是本實(shí)用新型的積分器的一種實(shí)施方式電路圖。
具體實(shí)施方式
本實(shí)用新型的D類功率放大器，包括積分器、電壓控制延時(shí)電路、時(shí)鐘電路、脈沖 寬度調(diào)制電路和輸出級(jí)，積分器的輸入端接系統(tǒng)輸入端，輸出端接電壓控制延時(shí)電路的控 制端，電壓控制延時(shí)電路的輸入端接時(shí)鐘電路，輸出端接脈沖寬度調(diào)制電路的RESET端，時(shí) 鐘電路接脈沖寬度調(diào)制電路的SET端，脈沖寬度調(diào)制電路的輸出端接輸出級(jí)，輸出級(jí)的輸 出端接積分器的輸入端。具體電路參見圖2。本實(shí)施方式的電路由積分器21、電壓控制延遲線23，PWM電路24和輸出級(jí)3構(gòu)成。 積分器21的輸入為系統(tǒng)的輸入INPUT，輸出接電壓控制延遲線23的控制端。電壓控制延遲 線23輸入端接時(shí)鐘電路22的輸出端，輸出端接PWM電路24的RESET端。時(shí)鐘電路22的 輸出同時(shí)連接PWM電路24的SET端。輸出級(jí)3的輸入連接PWM電路24的輸出端，輸出端 為系統(tǒng)的輸出端OUTPUT。系統(tǒng)的輸出端連接到濾波器4，濾波器輸出連接到負(fù)載5。負(fù)載5 通常為揚(yáng)聲器。依據(jù)本實(shí)用新型，系統(tǒng)輸出端OUTPUT與積分器之間有一個(gè)反饋支路。依據(jù)本實(shí)用新型，PWM電路為一個(gè)RS觸發(fā)器，且為邊沿觸發(fā)。具體工作為假設(shè)上 升沿觸發(fā)，當(dāng)SET端輸入一個(gè)上升沿信號(hào)，輸出高電平，RESET端輸入一個(gè)上升沿信號(hào)，輸出 低電平。當(dāng)PWM電路為下降沿觸發(fā)時(shí)，結(jié)果相同。V⑶L的增益為k，延遲時(shí)間為t，控制電壓為Vc，且關(guān)系為t = kXVc同時(shí)，時(shí)鐘的周期為T，則占空比為 t k Ratio = — = — χ Kc
T T由此可見，本實(shí)用新型的電路，其輸出信號(hào)的占空比與積分器的輸出電壓為線性 正比關(guān)系。圖2中的模塊30包括積分器和輸入、反饋網(wǎng)絡(luò)，圖3為其一種具體實(shí)現(xiàn)。積分器 包含一個(gè)運(yùn)算放大器37，一個(gè)電容36連接放大器37的輸出端及反向輸入端。放大器37的 反向輸入端通過(guò)電阻34連接系統(tǒng)輸入端INPUT，通過(guò)一個(gè)電阻35連接系統(tǒng)輸出端OUTPUT。 當(dāng)系統(tǒng)輸入端INPUT輸入一個(gè)電壓Vin，系統(tǒng)輸出一個(gè)占空比穩(wěn)定的輸出信號(hào)。此時(shí)積分器 的輸出端的電壓穩(wěn)定，積分器的輸入電流為零，即
V Vf + f = 0 Rm Rf系統(tǒng)輸出可以表示為
RfVout=-^-Vm
Km其中V。ut為系統(tǒng)的等效輸出電壓，Vin為系統(tǒng)的輸出電壓，Rf為反饋電阻35的電阻 值，Rin為輸入電阻34的電阻值。
權(quán)利要求適合數(shù)字集成的D類放大器，其特征在于，包括積分器、電壓控制延時(shí)電路、時(shí)鐘電路、脈沖寬度調(diào)制電路和輸出級(jí)，積分器的輸入端接系統(tǒng)輸入端，輸出端接電壓控制延時(shí)電路的控制端，電壓控制延時(shí)電路的輸入端接時(shí)鐘電路，輸出端接脈沖寬度調(diào)制電路的RESET端，時(shí)鐘電路接脈沖寬度調(diào)制電路的SET端，脈沖寬度調(diào)制電路的輸出端接輸出級(jí)，輸出級(jí)的輸出端接積分器的輸入端。
2.如權(quán)利要求1所述的適合數(shù)字集成的D類放大器，其特征在于，脈沖寬度調(diào)制電路為 邊沿觸發(fā)的RS觸發(fā)器。
專利摘要適合數(shù)字集成的D類放大器，涉及電子技術(shù)，特別涉及集成電路芯片技術(shù)。本實(shí)用新型包括積分器、電壓控制延時(shí)電路、時(shí)鐘電路、脈沖寬度調(diào)制電路和輸出級(jí)，積分器的輸入端接系統(tǒng)輸入端，輸出端接電壓控制延時(shí)電路的控制端，電壓控制延時(shí)電路的輸入端接時(shí)鐘電路，輸出端接脈沖寬度調(diào)制電路的RESET端，時(shí)鐘電路接脈沖寬度調(diào)制電路的SET端，脈沖寬度調(diào)制電路的輸出端接輸出級(jí)，輸出級(jí)的輸出端接積分器的輸入端。本實(shí)用新型的有益效果是，摒棄了已有技術(shù)中采用模擬振蕩器和比較器的方案，采用數(shù)字技術(shù)中的VCDL和RS觸發(fā)器實(shí)現(xiàn)PWM調(diào)制，受噪聲影響小，不會(huì)產(chǎn)生錯(cuò)誤調(diào)制，更加適合與數(shù)字芯片集成。
文檔編號(hào)H03F3/217GK201690417SQ20102016993
公開日2010年12月29日 申請(qǐng)日期2010年4月22日 優(yōu)先權(quán)日2010年4月22日
發(fā)明者于廷江, 向本才, 李文昌, 黃國(guó)輝 申請(qǐng)人:成都成電硅?？萍脊煞萦邢薰?br>