專利名稱：雙相哈佛碼總線信號(hào)編解碼電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于電子技術(shù)類，涉及一種雙相哈佛碼總線信號(hào)的硬件編解碼電路。
背景技術(shù)：
雙相哈佛碼總線技術(shù)應(yīng)用于民用航空器上，作為飛行數(shù)據(jù)采集設(shè)備與記錄設(shè)備之 間的數(shù)據(jù)通訊總線。目前實(shí)現(xiàn)雙相哈佛碼通訊沒有相應(yīng)的協(xié)議處理器件，因此，一般利用微處理器的 模擬來實(shí)現(xiàn)或使用簡(jiǎn)單的邏輯電路來實(shí)現(xiàn)雙相哈佛碼通訊，這種方式在數(shù)據(jù)速率較高時(shí)加 重了微處理器的負(fù)擔(dān)，影響了數(shù)據(jù)處理的效率。
發(fā)明內(nèi)容本實(shí)用新型的目的是為了解決現(xiàn)有技術(shù)對(duì)雙相哈佛碼通訊缺乏協(xié)議處理器，微 處理器負(fù)擔(dān)大的問題，本實(shí)用新型提供了一種能實(shí)現(xiàn)通訊協(xié)議處理，降低微處理器負(fù)擔(dān)的 基于FPGA芯片的雙相哈佛碼編解碼電路。本實(shí)用新型的技術(shù)方案是一種雙相哈佛總線信號(hào)編解碼電路，其基于FPGA芯 片，其分成共用數(shù)據(jù)地址總線的編碼發(fā)送電路和解碼接收電路，且二者通過數(shù)據(jù)地址總線 與外部處理器相連，其中，所述FPGA芯片內(nèi)集成有編碼器、第一控制寄存器、并串轉(zhuǎn)換器、 數(shù)據(jù)緩沖器、串并轉(zhuǎn)換器、第二控制寄存器，其中，編碼器與并串轉(zhuǎn)換器以及數(shù)據(jù)緩沖器順 次相接，同時(shí)，所述編碼器、并串轉(zhuǎn)換器以及數(shù)據(jù)緩沖器均與第一控制寄存器相連；所述解 碼器與串并轉(zhuǎn)換器以及數(shù)據(jù)緩沖器順次相接，同時(shí)，所述解碼器、串并轉(zhuǎn)換器以及數(shù)據(jù)緩沖 器均與第二控制寄存器相連，而且第一控制寄存器、第二控制寄存器以及數(shù)據(jù)緩沖器均連 接與一共同的數(shù)據(jù)總線后與處理器相接。所述第一控制寄存器和第二控制寄存器均由控制器和寄存器組成。所述數(shù)據(jù)緩沖器為雙端口 ram。具有與寄存器和數(shù)據(jù)緩沖器相接的片選譯碼器。其發(fā)送電路具有與寄存器、控制器和解碼器相接的波特率識(shí)別器。所述驅(qū)動(dòng)器使用MAX481驅(qū)動(dòng)芯片或RS422驅(qū)動(dòng)芯片。本實(shí)用新型的有益效果是本實(shí)用新型基于FPGA雙相哈佛碼總線信號(hào)編解碼電 路能實(shí)現(xiàn)雙相哈佛碼的編碼發(fā)送和解碼接收，能夠有效的減輕處理器的負(fù)擔(dān)。同時(shí)，在FPGA 上大量集成各種總線編解碼電路時(shí)，能夠有效的減少印制板面積，并且使設(shè)計(jì)更加靈活。

圖1是本實(shí)用新型雙相哈佛總線信號(hào)編解碼電路的結(jié)構(gòu)框圖；圖2是本實(shí)用新型雙相哈佛總線信號(hào)解碼電路的原理框圖；圖3是本實(shí)用新型雙相哈佛總線信號(hào)編碼電路的原理框圖；圖4是雙相哈佛碼解碼接收位解碼輸入輸出波形示意圖，[0016]其中，1-驅(qū)動(dòng)器、2-編碼器、3-第一控制寄存器、4-并串轉(zhuǎn)換器、5-數(shù)據(jù)緩沖器、 6-處理器、7-解碼器、8-串并轉(zhuǎn)換器、9-第二控制寄存器、10-數(shù)據(jù)總線。
具體實(shí)施方式
下面通過具體實(shí)施方式
對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說明請(qǐng)參閱圖1，其是本實(shí)用新型雙相哈佛總線信號(hào)編解碼電路的結(jié)構(gòu)框圖。本實(shí)用新 型雙相哈佛總線信號(hào)編解碼電路基于FPGA芯片，其分成相互獨(dú)立的編碼發(fā)送電路和解碼 接收電路，但二者共用數(shù)據(jù)地址總線，并通過數(shù)據(jù)地址總線與處理器相連。其中該數(shù)據(jù)地址 總線中的數(shù)據(jù)線為16根，地址線12根，讀寫信號(hào)線1根，片選信號(hào)1根，波特率參考設(shè)置線 2根。其中，所述FPGA芯片內(nèi)集成有編碼器2、第一控制寄存器3、并串轉(zhuǎn)換器4、數(shù)據(jù)緩 沖器5、解碼器7、串并轉(zhuǎn)換器8、第二控制寄存器9。其中，發(fā)送電路經(jīng)驅(qū)動(dòng)器1與FPGA芯 片內(nèi)的編碼器2相連，而編碼器2與并串轉(zhuǎn)換器4以及數(shù)據(jù)緩沖器5順次相接，同時(shí)，所述 編碼器2、并串轉(zhuǎn)換器4以及數(shù)據(jù)緩沖器5均與第一控制寄存器3相連。所述接收電路經(jīng) 驅(qū)動(dòng)器1與FPGA芯片內(nèi)的解碼器7相連，而解碼器7與串并轉(zhuǎn)換器8以及數(shù)據(jù)緩沖器5順 次相接，同時(shí)，所述解碼器7、串并轉(zhuǎn)換器8以及數(shù)據(jù)緩沖器5均與第二控制寄存器9相連。 而且第一控制寄存器3、第二控制寄存器9以及數(shù)據(jù)緩沖器5均連接與一共同的數(shù)據(jù)總線 10后與處理器6相接。所述的驅(qū)動(dòng)器1用于實(shí)現(xiàn)雙相哈佛碼總線信號(hào)與TTL電平之間的 轉(zhuǎn)換。所述解碼器7用于將串行雙相哈佛碼數(shù)據(jù)轉(zhuǎn)化成具有同步時(shí)鐘的串行數(shù)據(jù)流，且還 具有自適應(yīng)波特率功能。所述編碼器2用于將要發(fā)送的串行數(shù)據(jù)按照雙相哈佛碼格式進(jìn)行 編碼發(fā)送。所述的并串轉(zhuǎn)換器4和串并轉(zhuǎn)換器8分別用于將并行發(fā)送數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù) 流，以及將接收到的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)。所述數(shù)據(jù)緩沖器5用于將數(shù)據(jù)打包存放，便 于減少處理器的訪問頻率。請(qǐng)參閱圖2，其所示為編碼發(fā)送電路原理框圖。在實(shí)施時(shí)，編碼發(fā)送電路設(shè)置在 Virtex系列FPGA上，外部驅(qū)動(dòng)器使用MAX481或功能相似的其它RS422驅(qū)動(dòng)芯片。本實(shí)施 方式中，其編碼發(fā)送電路的第一控制寄存器3由控制器和寄存器組成，且所述數(shù)據(jù)緩沖器5 為雙端口 ram，同時(shí)具有一與寄存器和雙端口 ram相接的片選譯碼器。本實(shí)施方式中，其編碼發(fā)送電路的工作流程是取數(shù)據(jù)地址指針按照設(shè)置好的波 特率定時(shí)累加，從數(shù)據(jù)緩沖器5 (雙端口 ram)對(duì)應(yīng)的地址里取出數(shù)據(jù)，由并串轉(zhuǎn)換器4按照 波特率轉(zhuǎn)成串行數(shù)據(jù)，然后通過編碼器2處理成符合雙相哈佛碼總線要求的信號(hào)，最后由 驅(qū)動(dòng)器1轉(zhuǎn)換成符合雙相哈佛碼總線信號(hào)特征要求的信號(hào)發(fā)送。其中當(dāng)處理器將數(shù)據(jù)寫入數(shù)據(jù)緩沖器后，內(nèi)部的控制器根據(jù)設(shè)置的波特率產(chǎn)生各 種時(shí)鐘，1倍頻的時(shí)鐘用于數(shù)據(jù)緩沖器地址累加，每一個(gè)波特率時(shí)長(zhǎng)，地址累加1，從緩沖器 中取出12位并行數(shù)據(jù)；12倍頻的時(shí)鐘用于串并轉(zhuǎn)換，將12位數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)輸出 倍頻的時(shí)鐘用于將串行數(shù)據(jù)編碼發(fā)送。內(nèi)部控制器根據(jù)緩沖器中數(shù)據(jù)的余量，微調(diào)發(fā)送時(shí) 鐘頻率，以保證在處理器正常寫入數(shù)據(jù)的情況下，不會(huì)因?yàn)榫幋a電路工作頻率與處理器工 作頻率的微小差異導(dǎo)致緩沖器中數(shù)據(jù)空或滿。請(qǐng)參閱圖3，其解碼接收電路的原理框圖。在實(shí)施時(shí)，解碼接收電路設(shè)置在Virtex 系列FPGA上，外部驅(qū)動(dòng)器使用MAX481或功能相似的其它RS422驅(qū)動(dòng)芯片。本實(shí)施方式中，所述的解碼接收電路中的第二控制寄存器9也分成控制器和寄存器，其數(shù)據(jù)緩沖器為雙端 口 ram，且具有與寄存器和數(shù)據(jù)緩沖器相接的片選譯碼器，同時(shí)還具有一與寄存器、控制器 和解碼器相接的波特率識(shí)別器。其中解碼器輸出信號(hào)控制串并轉(zhuǎn)換器轉(zhuǎn)換成并行數(shù)據(jù)，控制器在尋找同步字時(shí)， 并行數(shù)據(jù)的每一次變化都會(huì)進(jìn)行一次數(shù)據(jù)與同步字的比對(duì)，如果比對(duì)成功，則每收到12位 數(shù)據(jù)，將數(shù)據(jù)寫入緩沖器，對(duì)應(yīng)的緩沖器地址累加?？刂破髅總€(gè)子幀均會(huì)檢測(cè)同步字，當(dāng)同 步字序列錯(cuò)誤時(shí)，會(huì)重新尋找同步字。同樣，當(dāng)數(shù)據(jù)中斷時(shí)，控制器會(huì)重新啟動(dòng)波特率識(shí)別 以及同步字比對(duì)工作。寄存器保存當(dāng)前的波特率、同步丟失標(biāo)志以及數(shù)據(jù)中斷標(biāo)志。本實(shí)施方式中，其解碼接收電路的工作流程是剛開始通訊時(shí)，首先對(duì)接收到的數(shù) 據(jù)進(jìn)行脈寬檢測(cè)，根據(jù)檢測(cè)到的不同的兩種脈寬，來確定當(dāng)前通訊的波特率。在確定了波特 率后，解碼電路將接收到的數(shù)據(jù)轉(zhuǎn)換成兩根線的“數(shù)據(jù)+同步時(shí)鐘”信號(hào)發(fā)送到串并轉(zhuǎn)換電 路完成串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，串并轉(zhuǎn)換同時(shí)完成對(duì)同步字的查找，解碼后的并行數(shù) 據(jù)寫入數(shù)據(jù)緩沖器，緩沖器地址循環(huán)累加。當(dāng)輸入的哈佛碼數(shù)據(jù)進(jìn)入解碼接收電路后，由波特率識(shí)別電路檢測(cè)波特率，其方 式為檢測(cè)電平寬度，當(dāng)檢測(cè)到兩種差異較大的電平寬度后，通過與各波特率下電平寬度標(biāo) 準(zhǔn)值比對(duì)的方式確定當(dāng)前的波特率，并記錄到控制器中，控制器在判斷到波特率識(shí)別完成 后，使能位解碼功能。另外，請(qǐng)參閱圖4，其給出了本實(shí)施方式中，雙相哈佛碼解碼接收位解碼輸入輸出 波形示意圖，其中，位解碼根據(jù)確定的波特率將輸入的哈佛碼信號(hào)解碼成數(shù)據(jù)與同步時(shí)鐘 的方式。本實(shí)用新型雙相哈佛總線信號(hào)編解碼電路在FPGA上實(shí)現(xiàn)了雙相哈佛碼的編解 碼，實(shí)現(xiàn)了雙相哈佛碼串行總線信號(hào)與并行數(shù)字信號(hào)的轉(zhuǎn)換，且無需使用專門的協(xié)議芯片， 降低微處理器負(fù)擔(dān)。而且采用“雙端口 ram+數(shù)據(jù)發(fā)送/接收狀態(tài)機(jī)”的結(jié)構(gòu)，提供的標(biāo)準(zhǔn) 數(shù)據(jù)存儲(chǔ)器接口，方便與各種微處理器連接，其內(nèi)部的數(shù)據(jù)存儲(chǔ)器達(dá)到4kX 16bit，可以在 FPGA上大量集成各種總線編解碼電路時(shí)，能夠有效的減少印制板面積，使設(shè)計(jì)更加靈活，因 此具有較大的實(shí)際應(yīng)用價(jià)值。
權(quán)利要求1.一種雙相哈佛總線信號(hào)編解碼電路，其特征在于基于FPGA芯片，其分成共用數(shù)據(jù) 地址總線的編碼發(fā)送電路和解碼接收電路，且二者通過數(shù)據(jù)地址總線與外部處理器相連， 其中，所述FPGA芯片內(nèi)集成有編碼器、第一控制寄存器、并串轉(zhuǎn)換器、數(shù)據(jù)緩沖器、串并轉(zhuǎn) 換器、第二控制寄存器，其中，編碼器與并串轉(zhuǎn)換器以及數(shù)據(jù)緩沖器順次相接，同時(shí)，所述編 碼器、并串轉(zhuǎn)換器以及數(shù)據(jù)緩沖器均與第一控制寄存器相連；所述解碼器與串并轉(zhuǎn)換器以 及數(shù)據(jù)緩沖器順次相接，同時(shí)，所述解碼器、串并轉(zhuǎn)換器以及數(shù)據(jù)緩沖器均與第二控制寄存 器相連，而且第一控制寄存器、第二控制寄存器以及數(shù)據(jù)緩沖器均連接與一共同的數(shù)據(jù)總 線后與處理器相接。
2.根據(jù)權(quán)利要求1所述的雙相哈佛總線信號(hào)編解碼電路，其特征在于所述第一控制 寄存器和第二控制寄存器均由控制器和寄存器組成。
3.根據(jù)權(quán)利要求2所述的雙相哈佛總線信號(hào)編解碼電路，其特征在于所述數(shù)據(jù)緩沖 器為雙端口 ram。
4.根據(jù)權(quán)利要求3所述的雙相哈佛總線信號(hào)編解碼電路，其特征在于具有與寄存器 和數(shù)據(jù)緩沖器相接的片選譯碼器。
5.根據(jù)權(quán)利要求4所述的雙相哈佛總線信號(hào)編解碼電路，其特征在于其發(fā)送電路具 有與寄存器、控制器和解碼器相接的波特率識(shí)別器。
6.根據(jù)權(quán)利要求5所述的雙相哈佛總線信號(hào)編解碼電路，其特征在于所述驅(qū)動(dòng)器使 用MAX481驅(qū)動(dòng)芯片或RS422驅(qū)動(dòng)芯片。
專利摘要一種雙相哈佛碼總線信號(hào)的硬件編解碼電路，其基于FPGA芯片，其分成共用數(shù)據(jù)地址總線的編碼發(fā)送電路和解碼接收電路，且二者通過數(shù)據(jù)地址總線與外部處理器相連，F(xiàn)PGA芯片內(nèi)集成有編碼器、第一控制寄存器、并串轉(zhuǎn)換器、數(shù)據(jù)緩沖器、串并轉(zhuǎn)換器、第二控制寄存器，編碼器與并串轉(zhuǎn)換器以及數(shù)據(jù)緩沖器順次相接，編碼器、并串轉(zhuǎn)換器以及數(shù)據(jù)緩沖器均與第一控制寄存器相連；解碼器與串并轉(zhuǎn)換器以及數(shù)據(jù)緩沖器順次相接，同時(shí)，所述解碼器、串并轉(zhuǎn)換器以及數(shù)據(jù)緩沖器均與第二控制寄存器相連，而且第一控制寄存器、第二控制寄存器以及數(shù)據(jù)緩沖器均連接與一共同的數(shù)據(jù)總線后與處理器相接。本實(shí)用新型降低微處理器負(fù)擔(dān)，且無需使用專門的協(xié)議芯片，便于多通道集成，能夠有效節(jié)約印制板面積。
文檔編號(hào)H03M7/40GK201918981SQ20102061990
公開日2011年8月3日 申請(qǐng)日期2010年11月19日 優(yōu)先權(quán)日2010年11月19日
發(fā)明者楊啟勤, 田軍 申請(qǐng)人:陜西千山航空電子有限責(zé)任公司