專利名稱：基于fpga高速dds信號發(fā)生器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及信號發(fā)生器，具體涉及基于FPGA高速DDS信號發(fā)生器。
背景技術(shù)：
DDS是一種全數(shù)字化的頻率合成器，由相位累加器、波形R0M、D/A轉(zhuǎn)換器和低通濾波器構(gòu)成。時鐘頻率給定后，輸出信號的頻率取決于頻率控制字，頻率分辨率取決于累加器位數(shù)，相位分辨率取決于ROM的地址線位數(shù)，幅度量化噪聲取決于ROM的數(shù)據(jù)位字長和D/A 轉(zhuǎn)換器位數(shù)。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點，廣泛使用在電信與電子儀器領(lǐng)域，是實現(xiàn)設(shè)備全數(shù)字化的一個關(guān)鍵技術(shù)。DDS廣泛應(yīng)用于雷達(dá)系統(tǒng)、數(shù)字通信、電子對抗、電子測量等民用軍用設(shè)備中。它是隨著半導(dǎo)體技術(shù)和數(shù)字技術(shù)的快速發(fā)展而發(fā)展起來的新型的頻率合成技術(shù)，與傳統(tǒng)的VC0+PLL的模擬方式產(chǎn)生所需頻率相比，DDS技術(shù)具有頻率分辨率高，相位噪聲低，帶寬較寬，頻譜純度好等優(yōu)點。
發(fā)明內(nèi)容本實用新型的目的在于提供一種基于FPGA高速DDS信號發(fā)生器，該信號發(fā)生器的電路基于DDS技術(shù)，頻率分辨率高，相位噪聲低，帶寬較寬，頻譜純度好。本實用新型的技術(shù)解決方案是該信號發(fā)生器的電路包括Ul部分和U2部分，Ul 部分和U2部分相互連接構(gòu)成DDS信號發(fā)生電路；Ul部分以EP2C5T144C8即FPGA為主，完成不同的相位給出不同的電壓幅值數(shù)據(jù)的產(chǎn)生；U2部分以AD9742ARUZ為主，完成電壓幅度的模數(shù)轉(zhuǎn)換工作，將數(shù)字信號轉(zhuǎn)化為模擬信號，經(jīng)低通濾波器得到一定頻率的模擬信號；具體電路連接如下Ul 部分(EP2C5T144C8) :EP2C5T122C8 的第 35、107、37、109、50、62、124、131 腳接 1. 2V 電源，第 5、23、29、116、127、138、77、95、102、46、54、66、11、13 腳接 3. 3V 電源，第 18、 21、22、91、90、89、88、36、108、34、106、110、6、19、33、39、49、56、61、68、78、98、105、111、117、 123、128、130、140、12、84、85 腳接地；EP2C5T144C8 的第 16 腳接 R4 的一端，R4 另一端接地；EP2C5T144C8的第20腳接Rl的一端，Rl的另一端接3. 3V電源；EP2C5T144C8的第82 腳接R2的一端，R2的另一端接3. 3V電源；EP2C5T144C8的第83腳接R3的一端，R3的另一端接3. 3V電源；EP2C5T144C8的第32腳接R5的一端，R5的另一端接U2 (AD9742ARUZ) 的第28腳；EP2C5T144C8的第120腳接R5的一端，R6的另一端接U2 (AD9742ARUZ)的第12腳；EP2C5T144C8的第122腳接R7的一端，R7的另一端接U2 (AD9742ARUZ)的第11腳；EP2C5T144C8的第1 腳接R8的一端，R8的另一端接U2 (AD9742ARUZ)的第10腳；EP2C5T144C8的第1 腳接R9的一端，R9的另一端接U2 (AD9742ARUZ)的第9腳；EP2C5T144C8的第133腳接RlO的一端，RlO的另一端接U2 (AD9742ARUZ)的第 8 腳；EP2C5T144C8 的第 1；34 腳接 Rll 的一端，Rll 的另一端接 U2 (AD9742ARUZ)的第 7 腳；EP2C5T144C8 的第 1；35 腳接 R12 的一端，R12 的另一端接 U2 (AD9742ARUZ)的第6腳；EP2C5T144C8的第136腳接R13的一端，R13的另一端接U2 (AD9742ARUZ)的第5腳；EP2C5T144C8的第139腳接R14的一端，R14的另一端接U2 (AD9742ARUZ)的第4腳；EP2C5T144C8的第141腳接R15的一端，R15的另一端接U2 (AD9742ARUZ)的第 3 腳；EP2C5T144C8 的第 143 腳接 R16 的一端，R16 的另一端接 U2 (AD9742ARUZ)的第 2 腳；EP2C5T144C8的第144腳接R17的一端，R17的另一端接U2 (AD9742ARUZ)的第1腳； EP2C5T144C8的其它腳懸空；U2 部分(AD9742ARUZ) :AD9742ARUZ 的第 24、27 腳接 3. 3V 電源；AD9742ARUZ 的第 20、26、16、25 腳接地；AD9742ARUZ 的第 18 腳接 R18 一端，R18 另一端接地；AD9742ARUZ 的第17腳接Cl的一端，Cl的另一端接地；AD9742ARUZ的第19腳接C2的一端，C2的另一端接3. 3V電源；AD9742ARUZ的第23腳接C3的一端，C3的另一端接地；EP2C5T144C8 的第32腳接R5的一端，R5的另一端接U2 (AD9742ARUZ)的第28腳；EP2C5T144C8的第 120 腳接 R5 的一端，R6 的另一端接 U2 (AD9742ARUZ)的第 12 腳；EP2C5T144C8 的第 122 腳接R7的一端，R7的另一端接U2 (AD9742ARUZ)的第11腳；EP2C5T144C8的第126腳接 R8的一端，R8的另一端接U2 (AD9742ARUZ)的第10腳；EP2C5T144C8的第1 腳接R9的一端，R9的另一端接U2 (AD9742ARUZ)的第9腳；EP2C5T144C8的第133腳接RlO的一端，RlO的另一端接U2 (AD9742ARUZ)的第8腳；EP2C5T144C8的第134腳接Rll的一端， Rll 的另一端接 U2 (AD9742ARUZ)的第 7 腳；EP2C5T144C8 的第 1；35 腳接 R12 的一端，R12 的另一端接U2 (AD9742ARUZ)的第6腳；EP2C5T144C8的第136腳接R13的一端，R13的另一端接U2 (AD9742ARUZ)的第5腳；EP2C5T144C8的第139腳接R14的一端，R14的另一端接 U2 (AD9742ARUZ)的第 4 腳；EP2C5T144C8 的第 141 腳接 R15 的一端，R15 的另一端接U2 (AD9742ARUZ)的第3腳；EP2C5T144C8的第143腳接R16的一端，R16的另一端接U2 (AD9742ARUZ)的第2腳；EP2C5T144C8的第144腳接R17的一端，R17的另一端接 U2 (AD9742ARUZ)的第 1 腳；AD9742ARUZ 的第 22 腳接 R18、R20 和 C4 的一端，R18 的另一端接地，C4的另一端接地，R20的另一端接R21 —端和AD8055ART的4腳，R21的另一端接地； AD9742ARUZ的第21腳接R19、R22和C5的一端，R19的另一端接地，C5的另一端接地，R22 的另一端接R23的一端和AD8055ART的第3腳，R23的另一端接AD8055ART的第1腳和RM 的一端；AD8055ART的第5腳接+5V電源；AD8055ART的第2腳接-5V電源；RM的另一端接Ll的一端和C6的一端；C6的另一端接地；Ll的另一端接L2的一端和C7的一端；C7的另一端接地；L2的另一端接L3的一端和C8的一端；C8的另一端接地；L3的另一端接L4的一端和C9的一端；C9的另一端接地；L4的另一端接L5的一端和ClO的一端為信號輸出端； ClO的另一端接地；L5的另一端接R25的一端；R25的另一端接地；AD9742ARUZ的其它腳懸空。本實用新型具有以下優(yōu)點由于專用的DDS芯片的控制方式是固定的，故在工作方式、頻率控制等方面與系統(tǒng)的要求差距很大，現(xiàn)場可編程門陣列(FPGA)器件具有工作速度快、集成度高、可靠性高和現(xiàn)場可編程等優(yōu)點，并且FPGA支持系統(tǒng)現(xiàn)場修改和調(diào)試，用高性能的FPGA器件設(shè)計符合自己需要的DDS電路就是一個很好的解決方法，它的可重配置性結(jié)構(gòu)能方便的實現(xiàn)各種復(fù)雜的調(diào)制功能，具有很好的實用性和靈活性；2、由FPGA實現(xiàn)相位累加器和波形ROM功能，產(chǎn)生不同相位的不同電壓幅值數(shù)據(jù)，通過D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬電壓幅值，在經(jīng)過低通濾波器得到一定頻率的模擬信號。
圖1為本實用新型的電路原理圖。
具體實施方式

以下結(jié)合附圖進(jìn)一步說明本實用新型的技術(shù)解決方案。如圖1所示，該信號發(fā)生器的電路包括Ul部分和U2部分，Ul部分和U2部分相互連接構(gòu)成DDS信號發(fā)生電路；Ul部分以EP2C5T144C8( FPGA)為主，完成不同的相位給出不同的電壓幅值數(shù)據(jù)的產(chǎn)生；U2部分以AD9742ARUZ為主，完成電壓幅度的模數(shù)轉(zhuǎn)換工作，將數(shù)字信號轉(zhuǎn)化為模擬信號，經(jīng)低通濾波器得到一定頻率的模擬信號；具體電路連接如下Ul 部分(EP2C5T144C8) :EP2C5T122C8 的第 35、107、37、109、50、62、124、131 腳接 1. 2V 電源，第 5、23、29、116、127、138、77、95、102、46、54、66、11、13 腳接 3. 3V 電源，第 18、 21、22、91、90、89、88、36、108、34、106、110、6、19、33、39、49、56、61、68、78、98、105、111、117、 123、128、130、140、12、84、85 腳接地；EP2C5T144C8 的第 16 腳接 R4 的一端，R4 另一端接地；EP2C5T144C8的第20腳接Rl的一端，Rl的另一端接3. 3V電源；EP2C5T144C8的第82 腳接R2的一端，R2的另一端接3. 3V電源；EP2C5T144C8的第83腳接R3的一端，R3的另一端接3. 3V電源；EP2C5T144C8的第32腳接R5的一端，R5的另一端接U2 (AD9742ARUZ) 的第28腳；EP2C5T144C8的第120腳接R5的一端，R6的另一端接U2 (AD9742ARUZ)的第12腳；EP2C5T144C8的第122腳接R7的一端，R7的另一端接U2 (AD9742ARUZ)的第11腳；EP2C5T144C8的第1 腳接R8的一端，R8的另一端接U2 (AD9742ARUZ)的第10腳；EP2C5T144C8的第1 腳接R9的一端，R9的另一端接U2 (AD9742ARUZ)的第9腳；EP2C5T144C8的第133腳接RlO的一端，RlO的另一端接U2 (AD9742ARUZ)的第 8 腳；EP2C5T144C8 的第 1；34 腳接 Rll 的一端，Rll 的另一端接 U2 (AD9742ARUZ)的第 7 腳；EP2C5T144C8 的第 1；35 腳接 R12 的一端，R12 的另一端接 U2 (AD9742ARUZ)的第6腳；EP2C5T144C8的第136腳接R13的一端，R13的另一端接U2 (AD9742ARUZ)的第5腳；EP2C5T144C8的第139腳接R14的一端，R14的另一端接U2 (AD9742ARUZ)的第4腳；EP2C5T144C8的第141腳接R15的一端，R15的另一端接U2 (AD9742ARUZ)的第 3 腳；EP2C5T144C8 的第 143 腳接 R16 的一端，R16 的另一端接 U2 (AD9742ARUZ)的第 2 腳；EP2C5T144C8的第144腳接R17的一端，R17的另一端接U2 (AD9742ARUZ)的第1腳； EP2C5T144C8的其它腳懸空；U2 部分(AD9742ARUZ) :AD9742ARUZ 的第 24、27 腳接 3. 3V 電源；AD9742ARUZ 的第 20、26、16、25 腳接地；AD9742ARUZ 的第 18 腳接 R18 一端，R18 另一端接地；AD9742ARUZ 的第17腳接Cl的一端，Cl的另一端接地；AD9742ARUZ的第19腳接C2的一端，C2的另一端接3. 3V電源；AD9742ARUZ的第23腳接C3的一端，C3的另一端接地；EP2C5T144C8 的第32腳接R5的一端，R5的另一端接U2 (AD9742ARUZ)的第28腳；EP2C5T144C8的第 120 腳接 R5 的一端，R6 的另一端接 U2 (AD9742ARUZ)的第 12 腳；EP2C5T144C8 的第 122 腳接R7的一端，R7的另一端接U2 (AD9742ARUZ)的第11腳；EP2C5T144C8的第126腳接 R8的一端，R8的另一端接U2 (AD9742ARUZ)的第10腳；EP2C5T144C8的第129腳接R9的一端，R9的另一端接U2 (AD9742ARUZ)的第9腳；EP2C5T144C8的第133腳接RlO的一端，RlO的另一端接U2 (AD9742ARUZ)的第8腳；EP2C5T144C8的第134腳接Rll的一端， Rll 的另一端接 U2 (AD9742ARUZ)的第 7 腳；EP2C5T144C8 的第 1；35 腳接 R12 的一端，R12 的另一端接U2 (AD9742ARUZ)的第6腳；EP2C5T144C8的第136腳接R13的一端，R13的另一端接U2 (AD9742ARUZ)的第5腳；EP2C5T144C8的第139腳接R14的一端，R14的另一端接 U2 (AD9742ARUZ)的第 4 腳；EP2C5T144C8 的第 141 腳接 R15 的一端，R15 的另一端接U2 (AD9742ARUZ)的第3腳；EP2C5T144C8的第143腳接R16的一端，R16的另一端接U2 (AD9742ARUZ)的第2腳；EP2C5T144C8的第144腳接R17的一端，R17的另一端接 U2 (AD9742ARUZ)的第 1 腳；AD9742ARUZ 的第 22 腳接 R18、R20 和 C4 的一端，R18 的另一端接地，C4的另一端接地，R20的另一端接R21 —端和AD8055ART的4腳，R21的另一端接地； AD9742ARUZ的第21腳接R19、R22和C5的一端，R19的另一端接地，C5的另一端接地，R22 的另一端接R23的一端和AD8055ART的第3腳，R23的另一端接AD8055ART的第1腳和RM 的一端；AD8055ART的第5腳接+5V電源；AD8055ART的第2腳接-5V電源；RM的另一端接Ll的一端和C6的一端；C6的另一端接地；Ll的另一端接L2的一端和C7的一端；C7的另一端接地；L2的另一端接L3的一端和C8的一端；C8的另一端接地；L3的另一端接L4的一端和C9的一端；C9的另一端接地；L4的另一端接L5的一端和ClO的一端為信號輸出端； ClO的另一端接地；L5的另一端接R25的一端；R25的另一端接地；AD9742ARUZ的其它腳懸空。
權(quán)利要求1.基于FPGA高速DDS信號發(fā)生器，其特征在于信號發(fā)生器的電路包括Ul部分和U2 部分，Ul部分和U2部分相互連接構(gòu)成DDS信號發(fā)生電路；Ul部分包括EP2C5T144C8器件 FPGA，完成不同的相位給出不同的電壓幅值數(shù)據(jù)的產(chǎn)生；U2部分包括AD9742ARUZ器件，完成電壓幅度的模數(shù)轉(zhuǎn)換工作，將數(shù)字信號轉(zhuǎn)化為模擬信號，經(jīng)低通濾波器得到一定頻率的模擬信號；具體電路連接如下Ul 部分 EP2C5T144C8 :EP2C5T122C8 的第 35、107、37、109、50、62、124、131 腳接 1. 2V 電源，第 5、23、29、116、127、138、77、95、102、46、54、66、11、13 腳接 3. 3V 電源，第 18、21、 22、91、90、89、88、36、108、34、106、110、6、19、33、39、49、56、61、68、78、98、105、111、117、 123、128、130、140、12、84、85 腳接地；EP2C5T144C8 的第 16 腳接 R4 的一端，R4 另一端接地；EP2C5T144C8的第20腳接Rl的一端，Rl的另一端接3. 3V電源；EP2C5T144C8的第82 腳接R2的一端，R2的另一端接3. 3V電源；EP2C5T144C8的第83腳接R3的一端，R3的另一端接3. 3V電源；EP2C5T144C8的第32腳接R5的一端，R5的另一端接U2 AD9742ARUZ 的第28腳；EP2C5T144C8的第120腳接R5的一端，R6的另一端接U2 AD9742ARUZ的第12腳；EP2C5T144C8的第122腳接R7的一端，R7的另一端接U2 AD9742ARUZ 的第11腳；EP2C5T144C8的第1 腳接R8的一端，R8的另一端接U2 AD9742ARUZ 的第10腳；EP2C5T144C8的第1 腳接R9的一端，R9的另一端接U2 AD9742ARUZ 的第9腳；EP2C5T144C8的第133腳接RlO的一端，RlO的另一端接U2 AD9742ARUZ 的第8腳；EP2C5T144C8的第1；34腳接Rll的一端，Rll的另一端接U2 AD9742ARUZ 的第7腳；EP2C5T144C8的第1；35腳接R12的一端，R12的另一端接U2 AD9742ARUZ 的第6腳；EP2C5T144C8的第136腳接R13的一端，R13的另一端接U2 AD9742ARUZ 的第5腳；EP2C5T144C8的第139腳接R14的一端，R14的另一端接U2 AD9742ARUZ 的第4腳；EP2C5T144C8的第141腳接R15的一端，R15的另一端接U2 AD9742ARUZ的第 3腳；EP2C5T144C8的第143腳接R16的一端，R16的另一端接U2 AD9742ARUZ的第2 腳；EP2C5T144C8的第144腳接R17的一端，R17的另一端接U2 AD9742ARUZ的第1腳； EP2C5T144C8的其它腳懸空；U2 部分 AD9742ARUZ :AD9742ARUZ 的第 M、27 腳接 3. 3V 電源；AD9742ARUZ 的第 20、 26,16,25 腳接地；AD9742ARUZ 的第 18 腳接 R18 —端，R18 另一端接地；AD9742ARUZ 的第17腳接Cl的一端，Cl的另一端接地；AD9742ARUZ的第19腳接C2的一端，C2的另一端接3. 3V電源；AD9742ARUZ的第23腳接C3的一端，C3的另一端接地；EP2C5T144C8的第32腳接R5的一端，R5的另一端接U2 AD9742ARUZ的第28腳；EP2C5T144C8的第120 腳接R5的一端，R6的另一端接U2 AD9742ARUZ的第12腳；EP2C5T144C8的第122腳接 R7的一端，R7的另一端接U2 AD9742ARUZ的第11腳；EP2C5T144C8的第1 腳接R8的一端，R8的另一端接U2 AD9742ARUZ的第10腳；EP2C5T144C8的第1 腳接R9的一端，R9的另一端接U2 AD9742ARUZ的第9腳；EP2C5T144C8的第133腳接RlO的一端， RlO 的另一端接 U2 AD9742ARUZ 的第 8 腳；EP2C5T144C8 的第 1；34 腳接 Rll 的一端，Rll 的另一端接U2 AD9742ARUZ的第7腳；EP2C5T144C8的第135腳接R12的一端，R12的另一端接U2 AD9742ARUZ的第6腳；EP2C5T144C8的第136腳接R13的一端，R13的另一端接U2 AD9742ARUZ的第5腳；EP2C5T144C8的第139腳接R14的一端，R14的另一端接U2 AD9742ARUZ的第4腳；EP2C5T144C8的第141腳接R15的一端，R15的另一端接U2 AD9742ARUZ的第3腳；EP2C5T144C8的第143腳接R16的一端，R16的另一端接 U2 AD9742ARUZ的第2腳；EP2C5T144C8的第144腳接R17的一端，R17的另一端接U2 AD9742ARUZ的第1腳；AD9742ARUZ的第22腳接R18、R20和C4的一端，R18的另一端接地，C4的另一端接地，R20的另一端接R21 —端和AD8055ART的4腳，R21的另一端接地； AD9742ARUZ的第21腳接R19、R22和C5的一端，R19的另一端接地，C5的另一端接地，R22 的另一端接R23的一端和AD8055ART的第3腳，R23的另一端接AD8055ART的第1腳和RM 的一端；AD8055ART的第5腳接+5V電源；AD8055ART的第2腳接-5V電源；RM的另一端接Ll的一端和C6的一端；C6的另一端接地；Ll的另一端接L2的一端和C7的一端；C7的另一端接地；L2的另一端接L3的一端和C8的一端；C8的另一端接地；L3的另一端接L4的一端和C9的一端；C9的另一端接地；L4的另一端接L5的一端和ClO的一端為信號輸出端； ClO的另一端接地；L5的另一端接R25的一端；R25的另一端接地；AD9742ARUZ的其它腳懸空。
專利摘要本實用新型公開了一種基于FPGA高速DDS信號發(fā)生器，信號發(fā)生器的電路包括U1部分和U2部分，U1部分和U2部分相互連接構(gòu)成DDS信號發(fā)生電路；U1部分以EP2C5T144C8即FPGA為主，完成不同的相位給出不同的電壓幅值數(shù)據(jù)的產(chǎn)生；U2部分以AD9742ARUZ為主，完成電壓幅度的模數(shù)轉(zhuǎn)換工作，將數(shù)字信號轉(zhuǎn)化為模擬信號，經(jīng)低通濾波器得到一定頻率的模擬信號；該信號發(fā)生器的電路基于DDS技術(shù)，頻率分辨率高，相位噪聲低，帶寬較寬，頻譜純度好。
文檔編號H03L7/18GK202004746SQ20102062015
公開日2011年10月5日 申請日期2010年11月23日 優(yōu)先權(quán)日2010年11月23日
發(fā)明者胡玉忠 申請人:江蘇瑞特電子設(shè)備有限公司