專利名稱：一種亞閾值鎖存器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及亞閾值電路設(shè)計(jì)，為一種亞閾值工作區(qū)域下的鎖存器，它可以在 200mV的電源電壓下，在亞閾值條件下應(yīng)對(duì)由于工藝偏差，閾值電壓波動(dòng)等不利因素而正常工作。
背景技術(shù)：
鎖存器、寄存器是時(shí)序邏輯電路中必不可少的功能模塊，其能否正常工作直接決 定著整個(gè)系統(tǒng)的穩(wěn)定性，而隨著系統(tǒng)低功耗的需求越來(lái)越顯著，設(shè)計(jì)具有低功耗，高穩(wěn)定性 的鎖存器成為設(shè)計(jì)的一個(gè)關(guān)鍵所在，而這也往往是系統(tǒng)設(shè)計(jì)的一個(gè)技術(shù)瓶頸。其中，亞閾值 設(shè)計(jì)是當(dāng)前超低功耗設(shè)計(jì)的熱門(mén)。通過(guò)降低電源電壓(Vdd)進(jìn)入電路的亞閾值區(qū)域——Vdd 小于閾值電壓(Vth)，使得系統(tǒng)工作在電路的亞閾值區(qū)，進(jìn)而可以顯著降低系統(tǒng)的動(dòng)態(tài)、靜態(tài) 功耗。但是，亞閾值電路在帶來(lái)低功耗便利的同時(shí)，卻也引入了許多附加問(wèn)題。其中一個(gè)最 重要的問(wèn)題是亞閾值條件下邏輯電路的工作穩(wěn)定性問(wèn)題。由于工藝偏差，閾值電壓波動(dòng)等 的影響，使得工作在亞閾值區(qū)的鎖存器呈現(xiàn)以下一些問(wèn)題1)主、從鎖存器不能正常保存 數(shù)據(jù)；幻主、從鎖存器不能輸出足夠的數(shù)據(jù)信號(hào)擺幅，以致后續(xù)邏輯無(wú)法識(shí)別；；3)本地時(shí)鐘 不能產(chǎn)生足夠的時(shí)鐘信號(hào)擺幅等。對(duì)于普通的D鎖存器來(lái)說(shuō)，其最主要的失效是由于主、從鎖存器不能正常保存數(shù) 據(jù)而導(dǎo)致的問(wèn)題，這主要是由于閾值電壓Vth的偏差引起的。
發(fā)明內(nèi)容本實(shí)用新型要解決的問(wèn)題是亞閾值電路設(shè)計(jì)中，邏輯電路存在工作穩(wěn)定性問(wèn)題， 需要一種新的電路設(shè)計(jì)，實(shí)現(xiàn)鎖存器在亞閾值狀態(tài)下的穩(wěn)定工作。本實(shí)用新型的技術(shù)方案為一種亞閾值鎖存器，由七個(gè)反相器Il 17和四個(gè) CMOS傳輸門(mén)Tl "Γ4組成，所述CMOS傳輸門(mén)均由一個(gè)NMOS管和一個(gè)PMOS管組成，兩個(gè)晶 體管的源極相連并作為傳輸門(mén)的輸入端，漏極相連并作為傳輸門(mén)的輸出端，所述輸入端和 輸出端可以對(duì)調(diào)，兩個(gè)晶體管的柵極分別作為傳輸門(mén)的控制極；所述亞閾值鎖存器采用主、從鎖存器結(jié)構(gòu)，設(shè)有兩個(gè)輸入端，分別為數(shù)據(jù)輸入端D 和時(shí)鐘輸入端clk，還設(shè)有一個(gè)輸出端Q，主鎖存器由反相器II、12、13和CMOS傳輸門(mén)Tl、 T2組成，從鎖存器由反相器14、15、16和CMOS傳輸門(mén)T3、T4組成，時(shí)鐘輸入端elk 一路連 接反相器17后分別輸入主、從鎖存器，一路直接輸入主、從鎖存器，主鎖存器中，傳輸門(mén)Tl的NMOS管柵極與傳輸門(mén)T2的PMOS管柵極相連，并且與反 相器17的輸出端相連，傳輸門(mén)Tl的PMOS管柵極與傳輸門(mén)T2的NMOS管柵極相連并且與 時(shí)鐘輸入端elk相連；數(shù)據(jù)輸入端D作為主鎖存器的輸入端，連至反相器Il的輸入端，反相 器Il的輸出端連至傳輸門(mén)Tl輸入端，傳輸門(mén)Tl的輸出端連至反相器13的輸入端，反相器 13的輸出端一路連接到反相器12的輸入端，另一路作為主鎖存器的輸出端，同時(shí)反相器12 的輸出端連至傳輸門(mén)T2的輸入端，然后傳輸門(mén)T2的輸出端連至反相器13的輸入端，構(gòu)成由時(shí)鐘輸入端elk控制的主鎖存器；從鎖存器中，傳輸門(mén)T3的NMOS管柵極與傳輸門(mén)T4的PMOS管柵極相連，并且與時(shí) 鐘輸入端elk相連，傳輸門(mén)T3的PMOS管柵極與傳輸門(mén)T4的NMOS管柵極相連，并且與反相 器17的輸出端相連，反相器14的輸入端作為從鎖存器的輸入端，主鎖存器的反相器13的 輸出端連接，反相器14的輸入端，反相器14輸出至傳輸門(mén)T3的輸入端，然傳輸門(mén)T3的輸 出端連至反相器16的輸入端，反相器16的輸出端一路連接反相器15的輸入端，另一路作 為從鎖存器的輸出，所述從鎖存器的輸出也就是整個(gè)亞閾值鎖存器的輸出端Q，同時(shí)反相器 15的輸出端連接傳輸門(mén)T4的輸入端，傳輸門(mén)T4輸出端連接反相器16的輸入端，構(gòu)成由時(shí) 鐘輸入端elk控制的從鎖存器。為了在亞閾值條件下可以正常工作，避免由于工藝偏差，閾值電壓波動(dòng)等引入的 主、從鎖存器不能正常保存數(shù)據(jù)的問(wèn)題，本實(shí)用新型的亞閾值鎖存器電路采用了傳輸門(mén)切 斷主鎖存器或從鎖存器的反饋環(huán)路的電路結(jié)構(gòu)，從而使得本實(shí)用新型可以有效工作在亞閾 值條件下。與現(xiàn)有技術(shù)相比，本實(shí)用新型具有以下優(yōu)點(diǎn)及顯著效果(1)與傳統(tǒng)的鎖存器相比，本實(shí)用新型的亞閾值鎖存器功耗更低。由于其可以正常 工作在亞閾值條件下，故其所消耗的功耗很低；(2)本實(shí)用新型具有較好的抗干擾能力，工作穩(wěn)定性好，特別是在亞閾值條件下， 傳統(tǒng)的鎖存器受工藝波動(dòng)以及閾值電壓波動(dòng)等的影響顯著，極易導(dǎo)致鎖存器失效而無(wú)法正 常保持?jǐn)?shù)據(jù)，而本實(shí)用新型由于采用了新的電路結(jié)構(gòu)，用受時(shí)鐘控制的傳輸門(mén)來(lái)切斷主鎖 存器或從鎖存器的反饋環(huán)路，從而可以在亞閾值條件下有效應(yīng)對(duì)各種工藝波動(dòng)，閾值電壓 波動(dòng)的影響，大大提高電路抗干擾的能力。

圖1是本實(shí)用新型亞閾值鎖存器的電路結(jié)構(gòu)圖。圖2是傳統(tǒng)的D鎖存器電路結(jié)構(gòu)圖。圖3是傳統(tǒng)鎖存器和本實(shí)用新型的蒙特卡洛分析仿真結(jié)果，其中(a)圖對(duì)應(yīng)傳統(tǒng) 的鎖存器，(b)圖對(duì)應(yīng)本實(shí)用新型的電路。
具體實(shí)施方式
參看圖1，本實(shí)用新型的亞閾值鎖存器的電路結(jié)構(gòu)由七個(gè)反相器Il 17和四個(gè) CMOS傳輸門(mén)Tl "Γ4組成，所述CMOS傳輸門(mén)均由一個(gè)NMOS管和一個(gè)PMOS管組成，兩個(gè)晶 體管的源極相連并作為傳輸門(mén)的輸入端，漏極相連并作為傳輸門(mén)的輸出端，所述輸入端和 輸出端可以對(duì)調(diào)，兩個(gè)晶體管的柵極分別作為傳輸門(mén)的控制極；所述亞閾值鎖存器采用主、從鎖存器結(jié)構(gòu)，設(shè)有兩個(gè)輸入端，分別為數(shù)據(jù)輸入端D 和時(shí)鐘輸入端clk，還設(shè)有一個(gè)輸出端Q，主鎖存器由反相器II、12、13和CMOS傳輸門(mén)Tl、 T2組成，從鎖存器由反相器14、15、16和CMOS傳輸門(mén)T3、T4組成，時(shí)鐘輸入端elk 一路連 接反相器17后分別輸入主、從鎖存器，一路直接輸入主、從鎖存器，主鎖存器中，傳輸門(mén)Tl的NMOS管柵極與傳輸門(mén)T2的PMOS管柵極相連，并且與反 相器17的輸出端相連，傳輸門(mén)Tl的PMOS管柵極與傳輸門(mén)T2的NMOS管柵極相連并且與時(shí)
4鐘輸入端elk相連；數(shù)據(jù)輸入端D作為主鎖存器的輸入端，連至反相器Il的輸入端，反相器 Il的輸出端連至傳輸門(mén)Tl輸入端，傳輸門(mén)Tl的輸出端連至反相器13的輸入端，反相器13 的輸出端一路連接到反相器12的輸入端，另一路作為主鎖存器的輸出端，同時(shí)反相器12的 輸出端連至傳輸門(mén)T2的輸入端，然后傳輸門(mén)T2的輸出端連至反相器13的輸入端，構(gòu)成由 時(shí)鐘輸入端elk控制的主鎖存器；從鎖存器中，傳輸門(mén)T3的NMOS管柵極與傳輸門(mén)T4的PMOS管柵極相連，并且與時(shí) 鐘輸入端elk相連，傳輸門(mén)T3的PMOS管柵極與傳輸門(mén)T4的NMOS管柵極相連，并且與反相 器17的輸出端相連，反相器14的輸入端作為從鎖存器的輸入端，主鎖存器的反相器13的 輸出端連接，反相器14的輸入端，反相器14輸出至傳輸門(mén)T3的輸入端，然傳輸門(mén)T3的輸 出端連至反相器16的輸入端，反相器16的輸出端一路連接反相器15的輸入端，另一路作 為從鎖存器的輸出，所述從鎖存器的輸出也就是整個(gè)亞閾值鎖存器的輸出端Q，同時(shí)反相器 15的輸出端連接傳輸門(mén)T4的輸入端，傳輸門(mén)T4輸出端連接反相器16的輸入端，構(gòu)成由時(shí) 鐘輸入端elk控制的從鎖存器。本實(shí)用新型的亞閾值鎖存器電路的工作原理如下A，時(shí)鐘輸入端elk的時(shí)鐘信號(hào)為低電平期間，主鎖存器接受數(shù)據(jù)，從鎖存器保持 上一周期的輸出數(shù)據(jù)。當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，傳輸門(mén)Tl和T4開(kāi)啟，傳輸門(mén)T2和T3關(guān)斷，這時(shí)，主鎖存 器接受從數(shù)據(jù)輸入端D傳來(lái)的信號(hào)，且主鎖存器的輸出在時(shí)鐘為低電平期間與數(shù)據(jù)輸入端 D的數(shù)據(jù)保持一致。而此時(shí)從鎖存器由于傳輸門(mén)T3是關(guān)斷的，故而主鎖存器的輸出不能送 入從鎖存器中，這樣，由于傳輸門(mén)T4的開(kāi)啟，使得從鎖存器在時(shí)鐘信號(hào)為低電平期間一直 保持著上一周期所輸出的數(shù)據(jù)。B，時(shí)鐘信號(hào)從低電平跳變至高電平并保持高電平期間，主鎖存器保持時(shí)鐘跳變前 數(shù)據(jù)輸入端D的數(shù)據(jù)，從鎖存器輸出時(shí)鐘跳變前數(shù)據(jù)輸入端D的數(shù)據(jù)。當(dāng)時(shí)鐘信號(hào)從低電平跳變至高電平時(shí)，傳輸門(mén)T2和T3開(kāi)啟，傳輸門(mén)T1和T4關(guān)斷。 此時(shí)主鎖存器由于傳輸門(mén)T2的開(kāi)啟使得反相器12和13構(gòu)成環(huán)路從而可以保持時(shí)鐘跳變 前數(shù)據(jù)輸入端D的數(shù)據(jù)。而對(duì)于從鎖存器來(lái)說(shuō)，由于傳輸門(mén)T3的開(kāi)啟，使得主鎖存器的輸 出可以經(jīng)過(guò)從鎖存器將保持的數(shù)據(jù)輸出到Q，這樣在時(shí)鐘信號(hào)從低電平跳變至高電平并保 持高電平期間，電路的數(shù)據(jù)輸出端Q就是時(shí)鐘信號(hào)發(fā)生從低電平跳變至高電平前的數(shù)據(jù)輸 入端D的數(shù)值。如圖2所示，傳統(tǒng)的D鎖存器電路由反相器II’ 17’，以及傳輸門(mén)Tl’、T3’組 成，在亞閾值條件下，本實(shí)用新型相比傳統(tǒng)電路，在主從鎖存器的反饋回路中分別增加了一 個(gè)傳輸門(mén)。本實(shí)用新型比傳統(tǒng)的鎖存器在保持?jǐn)?shù)據(jù)方面更加有效，這是因?yàn)楸緦?shí)用新型的 電路結(jié)構(gòu)通過(guò)切斷主鎖存器或從鎖存器的反饋環(huán)路的結(jié)構(gòu)，有效地避免了工藝波動(dòng)、閾值 電壓波動(dòng)等對(duì)鎖存器保持?jǐn)?shù)據(jù)的不利影響。這也可以從圖3和表1中看出。從表1中可以 看出傳統(tǒng)的鎖存器受工藝偏差，閾值電壓波動(dòng)等的影響很大，而在亞閾值條件下，這一影響 會(huì)更加顯著。而圖3所示則是傳統(tǒng)的鎖存器與本實(shí)用新型電路在電源電壓為200mV下的蒙 特卡洛分析仿真，可以看出，本實(shí)用新型的亞閾值鎖存器可以正常工作在200mV的電源電 壓下而不會(huì)導(dǎo)致功能失效。而傳統(tǒng)的鎖存器由于工藝波動(dòng)影響其穩(wěn)定性較差。表 1
5[0027]
D鎖存器組成單元11，Tl，12，Τ2'17，導(dǎo)致錯(cuò)誤的最大Vth偏差2. 5σ4. 7σ1. 2 σ5. 5σ1. 4σ 本實(shí)用新型與傳統(tǒng)的鎖存器電路相比，可以工作在亞閾值條件下，且具有較好的 穩(wěn)定性。
權(quán)利要求1. 一種亞閾值鎖存器，其特征是由七個(gè)反相器Il 17和四個(gè)CMOS傳輸門(mén)Tl T4組 成，所述CMOS傳輸門(mén)均由一個(gè)NMOS管和一個(gè)PMOS管組成，兩個(gè)晶體管的源極相連并作為 傳輸門(mén)的輸入端，漏極相連并作為傳輸門(mén)的輸出端，所述輸入端和輸出端可以對(duì)調(diào)，兩個(gè)晶 體管的柵極分別作為傳輸門(mén)的控制極；所述亞閾值鎖存器采用主、從鎖存器結(jié)構(gòu)，設(shè)有兩個(gè)輸入端，分別為數(shù)據(jù)輸入端D和時(shí) 鐘輸入端clk，還設(shè)有一個(gè)輸出端Q，主鎖存器由反相器II、12、13和CMOS傳輸門(mén)T1、T2組 成，從鎖存器由反相器14、15、16和CMOS傳輸門(mén)T3、T4組成，時(shí)鐘輸入端elk 一路連接反 相器17后分別輸入主、從鎖存器，一路直接輸入主、從鎖存器，主鎖存器中，傳輸門(mén)Tl的NMOS管柵極與傳輸門(mén)T2的PMOS管柵極相連，并且與反相器 17的輸出端相連，傳輸門(mén)Tl的PMOS管柵極與傳輸門(mén)T2的NMOS管柵極相連并且與時(shí)鐘輸 入端elk相連；數(shù)據(jù)輸入端D作為主鎖存器的輸入端，連至反相器Il的輸入端，反相器Il 的輸出端連至傳輸門(mén)Tl輸入端，傳輸門(mén)Tl的輸出端連至反相器13的輸入端，反相器13的 輸出端一路連接到反相器12的輸入端，另一路作為主鎖存器的輸出端，同時(shí)反相器12的輸 出端連至傳輸門(mén)T2的輸入端，然后傳輸門(mén)T2的輸出端連至反相器13的輸入端，構(gòu)成由時(shí) 鐘輸入端elk控制的主鎖存器；從鎖存器中，傳輸門(mén)T3的NMOS管柵極與傳輸門(mén)T4的PMOS管柵極相連，并且與時(shí)鐘輸 入端elk相連，傳輸門(mén)T3的PMOS管柵極與傳輸門(mén)T4的NMOS管柵極相連，并且與反相器17 的輸出端相連，反相器14的輸入端作為從鎖存器的輸入端，主鎖存器的反相器13的輸出端 連接，反相器14的輸入端，反相器14輸出至傳輸門(mén)T3的輸入端，然傳輸門(mén)T3的輸出端連 至反相器16的輸入端，反相器16的輸出端一路連接反相器15的輸入端，另一路作為從鎖 存器的輸出，所述從鎖存器的輸出也就是整個(gè)亞閾值鎖存器的輸出端Q，同時(shí)反相器15的 輸出端連接傳輸門(mén)T4的輸入端，傳輸門(mén)T4輸出端連接反相器16的輸入端，構(gòu)成由時(shí)鐘輸 入端elk控制的從鎖存器。
專利摘要一種亞閾值鎖存器，采用主、從鎖存器結(jié)構(gòu)，設(shè)有兩個(gè)輸入端，分別為數(shù)據(jù)輸入端D和時(shí)鐘輸入端clk，還設(shè)有一個(gè)輸出端Q，主鎖存器由反相器I1、I2、I3和CMOS傳輸門(mén)T1、T2組成，從鎖存器由反相器I4、I5、I6和CMOS傳輸門(mén)T3、T4組成，時(shí)鐘輸入端clk一路連接反相器I7后分別輸入主、從鎖存器，一路直接輸入主、從鎖存器；主、從鎖存器中的反饋回路中設(shè)有傳輸門(mén)，從而使得本實(shí)用新型可以有效工作在亞閾值條件下。本實(shí)用新型具有較好的抗干擾能力，亞閾值鎖存器功耗更低。
文檔編號(hào)H03K19/0948GK201928259SQ20102069909
公開(kāi)日2011年8月10日 申請(qǐng)日期2010年12月31日 優(yōu)先權(quán)日2010年12月31日
發(fā)明者吉新村, 朱賈峰, 楊軍, 柏娜, 黃凱 申請(qǐng)人:東南大學(xué)