專利名稱：頻率生成電路及方法
頻率生成電路及方法技術(shù)領(lǐng)域
本發(fā)明示例性和非限制性的實(shí)施例整體涉及包括無(wú)線電接收機(jī)的無(wú)線電電路、集成電路和振蕩器信號(hào)生成(諸如本地振蕩器信號(hào)生成)。
背景技術(shù)：
此部分意在提供權(quán)利要求中所述的本發(fā)明的背景或情境。此處的描述可以包括可追溯的概念，但不一定是先前已設(shè)想、實(shí)現(xiàn)或描述過(guò)的。因此，除非在此另外指明，該部分所描述的內(nèi)容并不是本申請(qǐng)中的說(shuō)明書和權(quán)利要求書的現(xiàn)有技術(shù)，并且不因?yàn)楸话ㄔ谠摬糠侄姓J(rèn)其是現(xiàn)有技術(shù)。
可能在說(shuō)明書和/或附圖中出現(xiàn)的下列縮寫定義如下
DDPS 直接數(shù)字周期合成
IQ:同相正交
LFSR 線性反饋移位寄存器
LO 本地振蕩器
LSB 最低有效位
TD-DDS 時(shí)域直接數(shù)字合成器
可參考 Dorin E.Calbaza 禾口 Yvon Savaria 的"A Direct Digital Period Synthesis Circuit，，，IEEE Journal of Solid-State Circuits, Vol. 37, No. 8, August 2002,pgs. 1039-1045。Calbaza等人的文章提出了一種允許電路輸出頻率高于參考頻率的 DDPS架構(gòu)。延遲調(diào)制器(其從相位累加器輸出獲取附加比特)被用于減小定時(shí)抖動(dòng)電平并且因而減小所述輸出中的突刺(spur)的幅度。
圖11A、圖IlB和圖IlC是Calbaza等人提出的直接數(shù)字周期合成電路的電路圖和時(shí)序圖，并且再現(xiàn)了 Calbaza等人公開的圖2、圖3和圖4。
如Calbaza等人的公開中所述，DDPS可用分?jǐn)?shù)乘以參考時(shí)鐘頻率。圖IlA和圖IlB 分別呈現(xiàn)了 DDPS電路的整體框圖和時(shí)序圖。圖IlA中示出的是轉(zhuǎn)換生成器(transition generator) (TGen)，該轉(zhuǎn)換生成器產(chǎn)生與輸入?yún)⒖紩r(shí)鐘(Clk)頻率相同但卻具有均勻分布的相位的若干輸出信號(hào)。轉(zhuǎn)換選擇器電路(Tkl)負(fù)責(zé)選擇由TGen提供的轉(zhuǎn)換之一。將此轉(zhuǎn)換傳播(propagate)到輸出時(shí)鐘(Oc)。根據(jù)相位累加器(Acc)所產(chǎn)生的輸出來(lái)完成轉(zhuǎn)換選擇。用于選擇傳播到輸出時(shí)鐘的轉(zhuǎn)換的能力允許DDPS從數(shù)字上控制其輸出周期。常規(guī)的基于DLL的倍頻器以轉(zhuǎn)換的自然順序來(lái)傳播該轉(zhuǎn)換，并且其輸出周期是固定的。
通過(guò)使用由連接為環(huán)形振蕩器的32個(gè)差分緩沖器/逆變器所組成的差分環(huán)形振蕩器來(lái)實(shí)現(xiàn)TGen電路。例如，在3. 2ns的環(huán)形振蕩器周期的情況下，TGen可產(chǎn)生出時(shí)鐘的 64個(gè)派生的副本，且彼此之間具有50ps的轉(zhuǎn)換延遲。在這種情況下，只有Acc輸出的6個(gè)最高有效位(MSB)被用于選擇64個(gè)轉(zhuǎn)換之一。所傳播的轉(zhuǎn)換也被用于控制相位增量。為了簡(jiǎn)化框圖，TSel被限于由轉(zhuǎn)換生成器產(chǎn)生的并根據(jù)2比特相位累加器的輸出而選擇的4 個(gè)相位Ck0到Ck3。假設(shè)3. 2ns周期的輸入時(shí)鐘，則Ck0到Ck3彼此之間按照SOOps而被延遲。通過(guò)使用Oc來(lái)控制相位Acc，可使其周期等于Clk時(shí)鐘周期(T)的一部分，其中所述部分由相位增量Wi來(lái)限定。
圖IlB的時(shí)序圖呈現(xiàn)了 Wi = 0. Olb時(shí)的情況，這是1/4的二進(jìn)制表示法。響應(yīng)于驅(qū)動(dòng)Acc時(shí)鐘的時(shí)鐘脈沖，輸出相位從0. OOb到0. Olb,0. 10b、0. llb，然后序列進(jìn)行重復(fù)。
例如，假設(shè)電路開始于輸出相位等于0.00b。這選擇了在輸出Oc處傳播Clv在傳播延遲之后，該特定的轉(zhuǎn)換將在Oc上生成脈沖。該脈沖將觸發(fā)Acc內(nèi)容的更新，該Acc內(nèi)容將變成0. Olb,因而下一輸出相位變成0. Olb,這將選擇Ck1用于傳播到0c。如果所選擇的輸出相位在Ck1到達(dá)之前充分地改變，則DDPS充當(dāng)倍頻器。Acc時(shí)鐘輸入處的脈沖根據(jù)序列0. IOb,0. Ilb,0. 00b、0. Olb等來(lái)改變其數(shù)字輸出值，選擇Ck2、Ck3> Ck0, Ck1來(lái)傳播到輸出時(shí)鐘0c。對(duì)于另一輸入相位數(shù)Wi = 0. llb，輸出相位將遵循序列0.00b、0. Ilb,0. 10b,0.01b 等，給出了等于在Cktl和Ck1之間的延遲的三倍的輸出周期。
以下給出了輸出信號(hào)的頻率
f0c = fclk/Ph,
其中W1 < 1是相位增量，而fak是任一 Cki時(shí)鐘的頻率。由于Wi小于1，因此輸出頻率大于輸入時(shí)鐘頻率。
據(jù)Calbaza等人說(shuō)，具有大于對(duì)轉(zhuǎn)換選擇器的輸入端進(jìn)行尋址所需的比特?cái)?shù)的比特分辨率的相位累加器可以更精確地表示輸出頻率。舉例來(lái)說(shuō)，32比特的相位累加器允許以亞赫茲(sub-hertz)精度來(lái)控制輸出時(shí)鐘頻率。然而，輸出轉(zhuǎn)換的時(shí)間分辨率以及隱含地還有輸出抖動(dòng)是由轉(zhuǎn)換生成器TGen所產(chǎn)生的相位之間的時(shí)間間隔來(lái)確定的。
TSel選擇TGen所提供的相位之一并將所選相位傳播到其輸出端。理想狀況下， TSel以相同的延遲來(lái)傳播每個(gè)相位以避免引入抖動(dòng)。TSel電路中可包括延遲調(diào)制以改善 DDPS的分辨率。這將DDPS的理論上的抖動(dòng)降低到逆變器延遲的幾分之一。
圖IlC是TSel電路的框圖。再一次，為了簡(jiǎn)化說(shuō)明，只有相位累加器輸出的兩個(gè)MSB來(lái)控制TSel電路。相位累加器輸出的下兩個(gè)LSB用于通過(guò)輸出緩沖器來(lái)控制傳播延遲。所述電路包括可編程邏輯陣列解碼器(PLA解碼器)、四個(gè)可重置的D觸發(fā)器 (flip-flop)、0R(或)門，以及具有受控傳播時(shí)間的緩沖器。PLA解碼器接收相位累加器的 2個(gè)MSB (PHmsb),并根據(jù)所接收到的代碼來(lái)設(shè)置D0-D3線。出于方便而使用PLA，PLA由于其規(guī)則的布局結(jié)構(gòu)而占用了小的尺寸，并且由于晶體管并聯(lián)，因此PLA產(chǎn)生小的延遲。
例如，如果PHmsb = 0. 1，則Dl會(huì)處于1。因而，Ck1被選擇并且當(dāng)其上升沿到來(lái)時(shí)相應(yīng)的線變成“1”。這個(gè)“1”傳播通過(guò)OR門，重置所有的D觸發(fā)器并且生成到輸出時(shí)鐘Oc 的脈沖。Oc上的脈沖激活相位累加器，從而如上所述那樣選擇要被傳播的新相位。
據(jù)Calbaza等人說(shuō)，重要的是要均衡從所選擇的Cki (i = 0-3)到OR門的輸出端的傳播延遲，因?yàn)榇藗鞑パ舆t的變化引起抖動(dòng)?？紤]500ps的傳播延遲，5%的失配將產(chǎn)生大約25ps周期抖動(dòng)。
Calkiza等人還說(shuō)，利用延遲調(diào)制器可改善TSel的時(shí)間分辨率，其中，可通過(guò)由 Acc(PHlsb)的輸出相位的2個(gè)比特(其直接尾隨用于控制PLA解碼器的MSB集合)控制的緩沖器來(lái)實(shí)現(xiàn)該延遲調(diào)制器。據(jù)稱這兩個(gè)比特被用來(lái)調(diào)制通過(guò)緩沖器的傳播延遲。
然而，根據(jù)Calbaza等人公開的技術(shù)，由于對(duì)相位累加器輸出的截?cái)?(truncation)而在輸出頻譜中出現(xiàn)了不希望的突刺。
在 Tapio Rapinoja> Kari Stadius、Liangge Xu> Saska Lindfors、Risto Kaunisto、Aarno pgrssinen禾口 Jussi Ryynanen的“A Digital Frequency Synthesizer for Cognitive Radio Spetrum Sensing Applications，，，IEEE Radio Frequency Integrated Circuits Symposium 2009， June 2009，pgs. 423—426 中公開了對(duì) DDDS 的力口強(qiáng)，更特別地公開了 TD-DDS架構(gòu)。同樣可參考由&iska Lindfors等人于2008年11月6 日提交的共同擁有的美國(guó)專利申請(qǐng)S. N. 12/291,255 "Frequency Synthsizer Having a Plurality of Independent Output Tones”，通過(guò)引用的方式將該申請(qǐng)合并于此。發(fā)明內(nèi)容
通過(guò)使用本發(fā)明的示例性實(shí)施例，克服了前述以及其它問(wèn)題，并實(shí)現(xiàn)了其它優(yōu)點(diǎn)。
在本發(fā)明的第一方面，本發(fā)明的示例性實(shí)施例提供了一種方法，其包括生成參考信號(hào)的多個(gè)參考相位，以及從所述多個(gè)參考相位的每個(gè)參考相位中選擇子相位以形成所選子相位集合。在該方法中，選擇是響應(yīng)于多相相位累加器的同步輸出來(lái)進(jìn)行操作的，所述多相相位累加器依照所述子相位集合中的子相位之一來(lái)同步地進(jìn)行操作，并且其中所述多相相位累加器的輸出被同步。
在本發(fā)明的另一方面，本發(fā)明的示例性實(shí)施例提供了一種頻率合成器，其包括轉(zhuǎn)換生成器；一組轉(zhuǎn)換選擇器，其具有與所述轉(zhuǎn)換生成器的輸出端相連的輸入端；多相相位累加器；同步器，其具有與所述多相相位累加器的多個(gè)輸出端相連的輸入端，以及與所述一組轉(zhuǎn)換選擇器的控制輸入端相連的輸出端，所述同步器使用用于同步所述多相相位累加器的輸出端的至少一個(gè)子相位來(lái)進(jìn)行操作；上升和下降沿組合器，其具有與所述一組轉(zhuǎn)換選擇器的輸出端相連的輸入端；以及子相位組合器，其具有與所述上升和下降沿組合器的輸出端相連的輸入端。


在附圖中
圖1示出了可以通過(guò)組合子相位而獲得的頻率增量。
圖2是根據(jù)本發(fā)明示例性實(shí)施例的頻率合成器架構(gòu)的框圖。
圖3是根據(jù)本發(fā)明示例性實(shí)施例的半同步架構(gòu)的框圖。
圖4是根據(jù)本發(fā)明示例性實(shí)施例的全同步架構(gòu)的框圖。
圖5是二階sigma-delta多相相位累加器的框圖。
圖6是并入了針對(duì)圖1-5所描述的頻率合成器的實(shí)例的設(shè)備的簡(jiǎn)化電路圖。
圖7描述了沒有下降沿生成(7a)和有下降沿生成(7b)情況下的輸出波形。
圖8是上升和下降沿組合器的簡(jiǎn)化圖。
圖9是子相位組合器的簡(jiǎn)化圖。
圖10A和圖10B分別示出了加抖關(guān)閉(dithering off)和加抖開啟(dithering on)時(shí)所仿真的8相位DDPS相位噪聲。
圖11A、圖IlB和圖IlC是常規(guī)的直接數(shù)字周期合成電路的電路圖和時(shí)序圖。
具體實(shí)施方式
CN 102549924 A
基本地，TD-DDS架構(gòu)的最高可獲得的輸出頻率受限于通過(guò)數(shù)字累加器的延遲。根據(jù)本發(fā)明的示例性實(shí)施例，TD-DDS架構(gòu)以新穎的方式得到增強(qiáng)以獲得更高的輸出頻率。
利用TD-DDS架構(gòu)來(lái)創(chuàng)建多個(gè)精確的相位信號(hào)，所述多個(gè)精確的相位信號(hào)被組合成更高的頻率信號(hào)。連續(xù)的輸出脈沖的相位信息被同時(shí)累加，然后用于生成子相位。如示出了通過(guò)組合子相位而獲得的頻率增量的圖1中描述的，這些相位在被組合時(shí)形成連續(xù)的輸出脈沖。
根據(jù)本發(fā)明示例性實(shí)施例的多相位方法增加了可用于相位累加的時(shí)間，從而增加了最大可獲得的輸出頻率。該技術(shù)用于獲得LO生成電路的更高的操作頻率。此外，該技術(shù)可用于下降沿生成，從而消除由于脈沖寬度調(diào)制造成的假性音調(diào)(spurious tones) 0可由所公開的架構(gòu)來(lái)調(diào)適IQ信號(hào)的生成。
應(yīng)注意的是，脈沖寬度調(diào)制不一定在所有的應(yīng)用中都是問(wèn)題，尤其是在那些僅利用合成器輸出信號(hào)的上升沿的應(yīng)用中。然而，已觀察到當(dāng)無(wú)源混頻器被用于下變頻時(shí)，由于輸出信號(hào)的dc電平波動(dòng)，脈沖寬度調(diào)制實(shí)際上可產(chǎn)生假性音調(diào)。通過(guò)將輸出信號(hào)的占空比設(shè)置成常數(shù)，使用下降沿生成抵消了所述波動(dòng)。具有50%占空比的下降沿生成也在下面進(jìn)行了討論。然而，要注意可用同樣的技術(shù)實(shí)現(xiàn)其它占空比。
參考圖7a，當(dāng)被饋送到無(wú)源混頻器時(shí)，具有周期形式的波動(dòng)將生成假性音調(diào)，并且具有隨機(jī)形式的波動(dòng)提高了噪聲電平。通過(guò)獨(dú)立地生成上升沿和下降沿這二者并將它們組合成具有恒定占空比的輸出信號(hào)，可以抵消該波動(dòng)。圖7b描述了具有50%的恒定占空比的輸出信號(hào)，然而如前面提到的，也可使用其它占空比值。
本發(fā)明的示例性實(shí)施例涵蓋了增強(qiáng)的數(shù)字多相相位累加器以及頂級(jí)同步(top level synchronization)。作為一個(gè)非限制性的示例性實(shí)施例，可在寬帶高頻認(rèn)知無(wú)線電 LO生成器中利用該頻率合成器架構(gòu)。
多相頻率合成器架構(gòu)利用TD-DDS的精確波形來(lái)提供高頻操作、用于假性信號(hào)抵消的下降沿生成，以及IQ信號(hào)生成。
本發(fā)明的示例性實(shí)施例中所利用的TD-DDS架構(gòu)可基于以上引用的美國(guó)專利申請(qǐng) S. N. 12/291, 255中所描述的內(nèi)容。本發(fā)明的示例性實(shí)施例具有多個(gè)方面，包括增強(qiáng)的頻率合成器架構(gòu)以及相關(guān)的塊，包括多相相位累加器和同步。
如前面提到的，TD-DDS架構(gòu)的最大輸出頻率基本上受限于數(shù)字累加器的延遲。這些示例性實(shí)施例的一方面是以能獲得更高頻率的方式來(lái)使用TD-DDS架構(gòu)。
此增強(qiáng)的第一方面是在使用一個(gè)觸發(fā)的數(shù)字相位累加器的情況下，累加連續(xù)輸出脈沖的相位信息。該累加可包括上升沿和下降沿總共的或單獨(dú)的相位信息，以及IQ信號(hào)。
此增強(qiáng)的第二方面是使用控制來(lái)提供子相位，當(dāng)其被組合時(shí)所述子相位形成連續(xù)輸出脈沖，如圖1中所示。例如，可在具有8個(gè)子相位的輸出頻率中獲得量級(jí)為fOT,NEW =4 * fOUT, OLD 的增量。
圖2中示出了增強(qiáng)的頻率合成器架構(gòu)的框圖。頻率合成器10包括轉(zhuǎn)換生成器 (Tgen) 12、一組轉(zhuǎn)換選擇器(Tsel) 14、多相相位累加器(MAcc) 16、同步器(Synch) 18、上升和下降沿組合器(R/F comb) 20，以及子相位組合器(Sub comb) 210該合成器產(chǎn)生具有0 度、90度、180度和270度(0UT0、0UT90、OUT 180和0UT270)的IQ信號(hào)，并利用K+1個(gè)子相位(θ 0- θ K)來(lái)實(shí)現(xiàn)高頻操作。通過(guò)多相相位累加器16根據(jù)N比特的數(shù)字頻率控制字 (dc
)16A來(lái)生成想要的輸出頻率。對(duì)于0度、90度、180度和270度的每個(gè)IQ信號(hào)， 該相位累加器16提供了相位信息(creO-creK，cfeO-cfeK)，在生成每個(gè)子相位(θ 0_ θ K) 的上升(rO-rK)和下降(fO-fK)沿時(shí)由轉(zhuǎn)換選擇塊14來(lái)利用該相位信息。由上升和下降沿組合器20生成的子相位進(jìn)一步由子相位組合器21組合成高頻輸出信號(hào)。圖8中描述的上升和下降沿組合器利用了邏輯AND(與)功能，其中下降沿相位信息被翻轉(zhuǎn)。相應(yīng)地， 圖9中描述的子相位組合器21通過(guò)利用邏輯OR(或)功能將連續(xù)的子相位組合成較高頻率信號(hào)。同步單元18確保以正確的順序選擇不同的子相位，以便使子相位能組合成較高頻率輸出信號(hào)。將附加子相位15用于同步顯著地緩解了整個(gè)反饋回路的時(shí)序要求，并且因而使得能夠生成較高的輸出頻率。該子相位15是通過(guò)多相相位累加器16根據(jù)控制字 dce
16F來(lái)生成的，并且利用了附加的轉(zhuǎn)換選擇器14。然而應(yīng)注意，在有些情況下同步18可利用已經(jīng)生成的子相位，并且更為精確地使用上升沿(rO-rK)，在此情況下，不需要以同步為目的生成附加子相位。例如，一個(gè)這樣的情況可以是僅為了在低于IGHz的頻率處的10生成而使用合成器10。要注意，轉(zhuǎn)換生成器12不得不提供小兩倍的參考相位差來(lái)啟用下降沿，并提供小四倍的參考相位差來(lái)啟用IQ生成。此外，還應(yīng)注意的是，如果此架構(gòu)僅用于IQ生成而不追求具有子相位的高頻操作的話，則不需要子相位組合器21。
當(dāng)使用多個(gè)子相位時(shí)，同步是重要的元素。至少有兩種技術(shù)可以實(shí)現(xiàn)同步。在第一種技術(shù)中，為了方便稱之為半同步(圖3)，在每個(gè)多相累加期間僅同步一次針對(duì)轉(zhuǎn)換選擇器14的數(shù)據(jù)傳播。在第二種技術(shù)中，為了方便稱之為全同步(圖4)，數(shù)據(jù)傳播與每個(gè)輸出周期同步。
在圖3中，同步器18被示為包括多個(gè)D觸發(fā)器19，每個(gè)D觸發(fā)器以θ ext信號(hào)15 為時(shí)鐘，具有與相應(yīng)的MAcc 16輸出端cacC(1-caCcNsub相連的D個(gè)輸入端以及與相應(yīng)的Tsel 14相連的Q個(gè)輸出端。在圖4中，同步器18具有類似的構(gòu)成，但時(shí)鐘輸入分別連接到相應(yīng)的θ ext信號(hào)(θ ext,0, θ exta, . . .，θ rat,Nsub)，而不是全部連接到共同的θ ext信號(hào)15。
半同步方法減小了合成器10的頻率范圍，但更容易實(shí)現(xiàn)，此外，與全同步方法相比，展示了寬松的時(shí)序約束。當(dāng)需要高頻操作時(shí)，這兩種同步方法都可以利用取決于初始子相位的附加子相位來(lái)進(jìn)行計(jì)時(shí)以緩解時(shí)序需求。然而，對(duì)附加子相位的使用可能容易增加所需的芯片面積并增加功率損耗。
要注意，對(duì)于圖4中的全同步方法，生成θ ext信號(hào)的TseI被復(fù)制Nsub次以便生成所需的Nsub個(gè)時(shí)鐘。然而，從硬件實(shí)現(xiàn)的角度來(lái)看這并不具有吸引力，因?yàn)檫@以二為因子增加了所需要的Tsel塊的數(shù)量。也就是說(shuō)，如果Nsub個(gè)相位被用于頻率生成，則需要附加的Nsub個(gè)相位用于同步，結(jié)果總共是2 Nsub個(gè)子相位。還應(yīng)注意，此方法僅在追求高頻操作時(shí)是所期望的，并且通過(guò)使用附加子相位進(jìn)行同步滿足了所具有的時(shí)序約束。如上所提及的，在較低頻率(例如，在低于IGHz的頻率處的IQ生成)情況下，全同步和半同步可利用“正?！弊酉辔欢恍枰郊幼酉辔弧Ｔ诖饲闆r下，全同步方法將是更具吸引力的實(shí)施例。
圖5示出了具有獨(dú)熱編碼輸出(one-hot coded outputs)的(K+l)_相位二階 sigma-delta多相相位累加器的示例性實(shí)施例，這是多相累加器16的一個(gè)合適的實(shí)施例。眾所周知，在數(shù)字電路中，“獨(dú)熱”是指一組這樣的比特，即，在該組比特當(dāng)中，數(shù)值的合法組合僅是那些具有單個(gè)高(1)比特而所有其它比特都為低(0)的組合。MAcc 16功能在于生成要由后續(xù)的轉(zhuǎn)換選擇器14按照時(shí)間交織的方式來(lái)使用的獨(dú)熱編碼的相位信息 (cerO-cerK, cefO-cefK, ce)。根據(jù)N比特的數(shù)字控制字dc [O N_l] 16A來(lái)生成合成器10的所需輸出頻率的相位信息。該控制字表示定點(diǎn)數(shù)(具有M個(gè)整數(shù)比特和N-M個(gè)分?jǐn)?shù)比持)， 其中該定點(diǎn)數(shù)針對(duì)轉(zhuǎn)換生成器12的單位延遲而定義了頻率合成器輸出的周期。這樣，N個(gè)比特和M個(gè)比特定義了數(shù)字控制字16A的整數(shù)和分?jǐn)?shù)部分，并且這些值將部分地定義合成器10的頻率范圍和頻率分辨率。作為非限制性的示例，N =沈并且M = 5。多相相位累加器16的示例性實(shí)施例包括4級(jí)。級(jí)1和級(jí)2提供上升沿的實(shí)際相位累加。級(jí)3生成下降沿的相位信息。級(jí)4用于數(shù)字相位信息的獨(dú)熱解碼。級(jí)1被構(gòu)造成具有標(biāo)記為Sub-Accl的K個(gè)子累加器。在這些子累加器中的每個(gè)子累加器中，按照兩部分(即， 與數(shù)字頻率控制字16A的定點(diǎn)表示相對(duì)應(yīng)的整數(shù)(Int-Accl)部分和分?jǐn)?shù)(Frac-Accl)部分)來(lái)進(jìn)行累加。轉(zhuǎn)換選擇器單元14中的子相位生成所需的多相相位信息(cerO-cerK， cefO-cefK)主要通過(guò)以下方式而在級(jí)1中實(shí)現(xiàn)將每個(gè)子累加器輸入乘以與子相位的順序相對(duì)應(yīng)的序列整數(shù)，并將最后ー個(gè)子累加器的輸出饋送到其它子累加器(在圖5中標(biāo)記為 Intfb和Fracfb)的輸入。第一級(jí)還包括用于生成偽隨機(jī)數(shù)據(jù)的結(jié)構(gòu)，這里在非限制性的實(shí)施例中體現(xiàn)為線性反饋移位寄存器(LFSR) 16B。所生成的偽隨機(jī)比特被用作分?jǐn)?shù)累加器的進(jìn)位輸入(carry-in)以產(chǎn)生用于sigma-delta調(diào)制的LSB加抖。這有利地抑制了否則將會(huì)在某些輸出頻率中出現(xiàn)的假性音調(diào)。圖IOA和圖IOB中分別示出了在關(guān)閉和開啟加抖情況下合成器10的仿真輸出頻譜。多相相位累加器的第二級(jí)引入了ニ階sigma-delta調(diào)制。如級(jí)1中那樣，級(jí)2也含有K個(gè)子累加器(Sub-Acd)，每個(gè)子累加器具有整數(shù)(Int-Acd)和分?jǐn)?shù)(Frac-Acc2)部分。在該級(jí)中，寄存器(REG) 16C引入?yún)g位延遲并因此提供了最后ー個(gè)子累加器的在先求和 (sr印K(i-l))，這被用于級(jí)3中的下降沿相位信息生成。級(jí)2的輸出(sr印O-si^pK)形成了上升沿相位信息。通過(guò)使用形成了兩個(gè)相鄰的上升沿相位信息的平均值的加法器，級(jí)3生成下降沿相位信息。因此，第一子相位下降沿信息sfepO的生成需要由級(jí)2的寄存器16C所提供的在先累加周期的最后上升沿的信息。級(jí)3還包括對(duì)用于同步(ce)的附加子相相位信息的生成。該信息是通過(guò)將(M+1)比特的數(shù)字控制字dce
16F與最后的子相位上升沿相位信息sr印K相加，而從最后的子相位上升沿相位信息sr印K生成的。在該級(jí)中，第一寄存器16D存儲(chǔ)上升沿相位信息(sr印Ο-sr印K)，提供単位延遲以使其與下降沿相位信息 (sfepO-sfepK)同歩。下一寄存器16E寄存了上升和下降沿相位信息，并將附加相位信息同步到級(jí)4，在級(jí)4中二進(jìn)制相位信息以獨(dú)熱格式被編碼?？梢园凑张c級(jí)3中下降沿相位信息類似的方式來(lái)產(chǎn)生IQ信號(hào)相位信息生成。為了方便起見，在該例中沒有給出IQ生成。注意到在該實(shí)施例中，各個(gè)寄存器16C、16D和16E均以從上升沿信號(hào)rOj參見圖 2)獲得的同一時(shí)鐘(elk) 16G來(lái)計(jì)時(shí)。圖6示出了示例性的設(shè)備50，諸如被構(gòu)造成包括如以上參考圖1-5所描述的增強(qiáng)型頻率合成器系統(tǒng)10的無(wú)線通信設(shè)備(例如，認(rèn)知無(wú)線電/多無(wú)線電設(shè)備)。設(shè)備50包括至少ー個(gè)控制器，諸如根據(jù)存儲(chǔ)在至少ー個(gè)存儲(chǔ)介質(zhì)(諸如至少ー個(gè)存儲(chǔ)器中的程序指令進(jìn)行操作的至少ー個(gè)數(shù)據(jù)處理器52。數(shù)據(jù)處理器52提供控制總線信號(hào)(Cntr_l，...，cntr_n)給頻率合成器系統(tǒng)10用于設(shè)置各個(gè)輸出頻率。這些輸出頻率形成了可同時(shí)應(yīng)用于 RF接收機(jī)電路56的LO信號(hào)。RF接收機(jī)電路56可包括接收機(jī)56A和混頻器56B的多個(gè)實(shí)例。接收機(jī)56A被配置以便與至少ー個(gè)(并且可能與若干個(gè))天線57相連，以及操作成同時(shí)接收在多個(gè)頻帶中的多個(gè)接收信道并對(duì)其進(jìn)行下變頻。RF接收機(jī)電路56可實(shí)現(xiàn)為多個(gè)直接變頻接收機(jī)或者多個(gè)超外差型接收機(jī)。在任ー情況下，來(lái)自多個(gè)接收信道的經(jīng)下變頻的信號(hào)被提供給至少一個(gè)基帶電路塊58，以便解調(diào)和解碼所接收到的信令和其它數(shù)據(jù)。還注意到，雖然圖6中示為生成用于下變頻的LO信號(hào)，但是頻率合成器系統(tǒng)10也可用于生成在IQ調(diào)制器/解調(diào)器中使用的LO信號(hào)。RF接收機(jī)電路56可體現(xiàn)為集成電路，就像基帶電路58那樣。頻率合成器系統(tǒng)10 可體現(xiàn)為RF接收機(jī)電路56的一部分，或者其可以體現(xiàn)為與其分離。在某些實(shí)施例中，圖6 中示出的所有電路(包括數(shù)據(jù)處理器52以及可能包括存儲(chǔ)器54)可體現(xiàn)在ー個(gè)集成電路模塊或封裝中。應(yīng)進(jìn)一歩注意，在有些實(shí)施例中，頻率合成器系統(tǒng)10的全部或一些功能性可由數(shù)據(jù)處理器10或由另ー數(shù)據(jù)處理器(諸如在所存程序的控制之下操作的高速數(shù)字信號(hào)處理器)來(lái)體現(xiàn)。應(yīng)進(jìn)一歩注意，雖然是在無(wú)線電接收機(jī)的情境中進(jìn)行展示，但是示例性實(shí)施例也可用來(lái)提供本地振蕩器以及用于射頻發(fā)射機(jī)的其它頻率信號(hào)，例如多發(fā)射機(jī)類型的設(shè)備中的上變頻本地振蕩器信號(hào)。根據(jù)本發(fā)明示例性實(shí)施例的對(duì)直接周期頻率合成架構(gòu)的使用不需要使用鎖相環(huán)、 延遲鎖相環(huán)或模擬倍頻器來(lái)產(chǎn)生輸出信號(hào)，這是因?yàn)橥ㄟ^(guò)組合多個(gè)低頻信號(hào)生成了較高的頻率。該操作基本上不產(chǎn)生假性音調(diào)。對(duì)多相相位累加器的示例性實(shí)施例的使用使得能夠生成用于IQ調(diào)制器和解調(diào)器的多相信號(hào)(例如，0度、90度、180度、270度)。不需要附加的分頻器或多相濾波器用于 IQ信號(hào)生成。此外，除了常規(guī)使用的0度、90度、180度、270度，還可實(shí)現(xiàn)對(duì)360度的任何期望的劃分。通過(guò)使用這些示例性實(shí)施例可實(shí)現(xiàn)許多優(yōu)勢(shì)和技術(shù)效果。例如，増加了頻率合成器10的最大輸出頻率，而下降沿生成被用于消除由于脈沖寬度調(diào)制所引起的假性音調(diào)。此外，IQ信號(hào)生成也變得可能。一般地，各種示例性實(shí)施例可在硬件或?qū)Ｓ秒娐?、軟件、邏輯或其任意組合中實(shí)現(xiàn)。例如，ー些方面可在硬件中實(shí)現(xiàn)，而其它方面可以在可由控制器、微處理器或其它計(jì)算設(shè)備執(zhí)行的固件或軟件中實(shí)現(xiàn)，盡管本發(fā)明并不受限于此。雖然可以按照框圖、信號(hào)波形圖或通過(guò)使用某些其它的圖形表示來(lái)圖示和描述本發(fā)明示例性實(shí)施例的各個(gè)方面，但是很容易理解的是，此處描述的這些塊、裝置、系統(tǒng)、技術(shù)或方法可在作為非限制性示例的硬件、軟件、固件、專用電路或邏輯、通用硬件或控制器或者其它計(jì)算設(shè)備或其某種組合中實(shí)現(xiàn)。因而應(yīng)當(dāng)理解的是，本發(fā)明示例性實(shí)施例的至少某些方面可在諸如集成電路芯片和模塊的各種組件中實(shí)施，并且本發(fā)明的示例性實(shí)施例可在體現(xiàn)為集成電路的裝置中實(shí)現(xiàn)。ー個(gè)或多個(gè)集成電路可包括用于體現(xiàn)以下中的至少ー個(gè)或多個(gè)的電路(以及可能包括固件)可被配置以便根據(jù)本發(fā)明示例性實(shí)施例來(lái)操作的ー個(gè)或多個(gè)數(shù)據(jù)處理器、ー個(gè)或多個(gè)數(shù)字信號(hào)處理器、基帶電路和射頻電路。
當(dāng)結(jié)合附圖閱讀吋，鑒于前述描述，本發(fā)明前述示例性實(shí)施例的各種修改和調(diào)適對(duì)于相關(guān)領(lǐng)域的技術(shù)人員來(lái)說(shuō)將變得顯而易見。然而，任何以及所有修改都仍將落入本發(fā)明非限制性和示例性實(shí)施例的范圍內(nèi)。應(yīng)當(dāng)注意的是，術(shù)語(yǔ)“連接”、“耦合”或其任意變型均表示兩個(gè)或更多元件之間的直接或間接的任何連接或耦合，并且可以涵蓋“連接”或“耦合”在一起的兩個(gè)元件之間存在一個(gè)或多個(gè)中間元件。元件之間的耦合或連接可以是物理的、邏輯的或其組合。如此處所采用的，作為幾個(gè)非限制性和非窮舉的示例，兩個(gè)元件可看作是通過(guò)使用一根或多根導(dǎo)線、 電纜和/或印刷電連接而“連接”或“耦合”在一起，以及通過(guò)使用電磁能(諸如具有位于射頻區(qū)域、微波區(qū)域以及光(可見和不可見這二者)區(qū)域中的波長(zhǎng)的電磁能)而“連接”或 “耦合”在一起。此外，本發(fā)明的各種非限制性和示例性實(shí)施例的一些特征可用于取得優(yōu)勢(shì)而不需要相應(yīng)地使用其它特征。這樣，前述描述應(yīng)當(dāng)僅被看作是對(duì)本發(fā)明的原理、教導(dǎo)和示例性實(shí)施例的說(shuō)明，而不對(duì)其進(jìn)行限制。
權(quán)利要求
1.一種方法，其包括生成參考信號(hào)的多個(gè)參考相位；以及從所述多個(gè)參考相位的每個(gè)參考相位中選擇子相位以便形成所選子相位集合；其中選擇是響應(yīng)于多相相位累加器的同步輸出來(lái)進(jìn)行操作的，所述多相相位累加器根據(jù)所述子相位集合的子相位之一來(lái)同步地進(jìn)行操作。
2.根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括在上升和下降沿組合器中組合所選子相位集合中的子相位的上升沿和下降沿。
3.根據(jù)權(quán)利要求2所述的方法，其中組合進(jìn)一步包括選擇性地組合所述上升和下降沿組合器的輸出。
4.根據(jù)權(quán)利要求1所述的方法，其中，所述多相相位累加器的所有輸出是每一多相累加被同時(shí)同步一次。
5.根據(jù)權(quán)利要求1所述的方法，其中，所述多相相位累加器的輸出是每一多相累加被分別輪流同步一次。
6.根據(jù)權(quán)利要求1所述的方法，其中，所述多相相位累加器包括η相二階sigma-delta 累加器，并且其中，所述多相相位累加器的輸出被進(jìn)行編碼。
7.根據(jù)權(quán)利要求6所述的方法，其中，η= 8，并且其中，使用獨(dú)熱碼來(lái)對(duì)所述輸出進(jìn)行編碼。
8.根據(jù)權(quán)利要求6所述的方法，其中，所述多相相位累加器包括多級(jí)陣列，所述多級(jí)陣列包括子累加器，并且所述多相相位累加器操作成在每級(jí)的每個(gè)時(shí)鐘周期以增量η實(shí)現(xiàn)多相累加，其中，使用具有整數(shù)部分和分?jǐn)?shù)部分的數(shù)字頻率控制字來(lái)實(shí)現(xiàn)所述增量，其中在第一級(jí)的每個(gè)子累加器中，通過(guò)將每個(gè)子累加器輸入乘以與子相位的順序相對(duì)應(yīng)的序列整數(shù)，并將最后一個(gè)子累加器的輸出饋送到其它子累加器的輸入，從而將累加實(shí)現(xiàn)為與所述數(shù)字頻率控制字的定點(diǎn)表示相對(duì)應(yīng)的整數(shù)部分和分?jǐn)?shù)部分，并且其中，通過(guò)對(duì)兩個(gè)相鄰的上升沿選擇字取平均而在另一級(jí)中導(dǎo)出下降沿選擇字，并且所述方法進(jìn)一步包括利用偽隨機(jī)生成的比特來(lái)將進(jìn)位輸入加抖到所述第一級(jí)的最低階子累加器。
9.根據(jù)權(quán)利要求2所述的方法，其中，所述輸出信號(hào)包括用于以下之一的本地振蕩器信號(hào)上變頻、下變頻、IQ調(diào)制或IQ解調(diào)。
10.一種頻率合成器，其包括轉(zhuǎn)換生成器；一組轉(zhuǎn)換選擇器，其具有與所述轉(zhuǎn)換生成器的輸出端相連的輸入端；多相相位累加器；同步器，其具有與所述多相相位累加器的多個(gè)輸出端相連的輸入端以及與所述一組轉(zhuǎn)換選擇器的控制輸入端相連的輸出端，所述同步器使用用于同步所述多相相位累加器的輸出的至少一個(gè)子相位來(lái)進(jìn)行操作；上升和下降沿組合器，其具有與所述一組轉(zhuǎn)換選擇器的輸出端相連的輸入端；以及子相位組合器，其具有與所述上升和下降沿組合器的輸出端相連的輸入端。
11.根據(jù)權(quán)利要求10所述的頻率合成器，其中，由輸入到所述多相相位累加器的N比特?cái)?shù)字頻率控制字來(lái)指定輸出頻率，并且其中，多相相位累加器在生成每個(gè)子相位的上升沿和下降沿時(shí)生成由所述一組轉(zhuǎn)換選擇器利用的相位信息。
12.根據(jù)權(quán)利要求11所述的頻率合成器，其中，所述上升和下降沿組合器利用邏輯AND 功能，其中下降沿相位信息被翻轉(zhuǎn)，并且其中所述子相位組合器利用邏輯OR功能將連續(xù)的子相位組合成較高頻率信號(hào)。
13.根據(jù)權(quán)利要求11所述的頻率合成器，其中，所述同步器使用至少一個(gè)附加子相位來(lái)同步所述多相相位累加器的輸出，所述附加子相位是由所述多相相位累加器和附加的轉(zhuǎn)換選擇器根據(jù)另一數(shù)字控制字來(lái)生成的。
14.根據(jù)權(quán)利要求11所述的頻率合成器，其中，所述多相相位累加器的所有輸出是每一多相累加被所述同步器同時(shí)同步一次。
15.根據(jù)權(quán)利要求11所述的頻率合成器，其中，所述多相相位累加器的輸出是每一多相累加被所述同步器分別輪流同步一次。
16.根據(jù)權(quán)利要求11所述的頻率合成器，其中，所述多相相位累加器體現(xiàn)為(K+1)-相位二階sigma-delta多相相位累加器，其提供由所述一組轉(zhuǎn)換選擇器按照時(shí)間交織方式來(lái)使用的獨(dú)熱編碼的相位信息，其中，所述頻率合成器的所需輸出頻率的相位信息是根據(jù)N 比特?cái)?shù)字控制字來(lái)生成的，所述N比特?cái)?shù)字控制字表示具有M個(gè)整數(shù)比特和N-M個(gè)分?jǐn)?shù)比特的定點(diǎn)數(shù)，其針對(duì)轉(zhuǎn)換生成器單位延遲而定義了頻率合成器輸出的周期。
17.根據(jù)權(quán)利要求16所述的頻率合成器，其中，所述多相相位累加器包括四級(jí)，其中第一級(jí)和第二級(jí)提供上升沿的相位累加，第三級(jí)生成下降沿的相位信息，并且第四級(jí)對(duì)上升和下降沿?cái)?shù)字相位信息進(jìn)行獨(dú)熱編碼。
18.根據(jù)權(quán)利要求17所述的頻率合成器，其中，所述第一級(jí)包括K個(gè)子累加器，所述K 個(gè)子累加器使用與所述數(shù)字頻率控制字的定點(diǎn)表示相對(duì)應(yīng)的整數(shù)部分和分?jǐn)?shù)部分來(lái)通過(guò)以下方式實(shí)現(xiàn)相位累加將每個(gè)子累加器輸入乘以與子相位的順序相對(duì)應(yīng)的序列整數(shù)，并將最后一個(gè)子累加器的輸出饋送到其它子累加器的輸入。
19.根據(jù)權(quán)利要求18所述的頻率合成器，其中，所述第一級(jí)進(jìn)一步包括用于生成偽隨機(jī)數(shù)據(jù)的電路，所述偽隨機(jī)數(shù)據(jù)被用作分?jǐn)?shù)累加器的進(jìn)位輸入，以便產(chǎn)生用于所述第二級(jí)中所實(shí)施的sigma-delta調(diào)制的加抖。
20.根據(jù)權(quán)利要求18所述的頻率合成器，其中，所述第二級(jí)實(shí)施二階sigma-delta調(diào)制，所述第二級(jí)包括寄存器和K個(gè)子累加器以便引入單位延遲，并且其提供最后一個(gè)子累加器的在先求和，用于在所述第三級(jí)中生成下降沿相位信息時(shí)使用，其中所述第二級(jí)的輸出包括上升沿相位信息。
21.根據(jù)權(quán)利要求20所述的頻率合成器，其中，所述第三級(jí)生成下降沿相位信息，并且其包括加法器，所述加法器形成了兩個(gè)相鄰上升沿的相位信息的平均值。
22.根據(jù)權(quán)利要求21所述的頻率合成器，其中，所述第三級(jí)進(jìn)一步包括電路以便通過(guò)添加數(shù)字控制字，根據(jù)最后的子相位上升沿相位信息來(lái)為所述合成器生成作為附加子相相位信息的同步信號(hào)。
23.根據(jù)權(quán)利要求11所述的頻率合成器，其體現(xiàn)為集成電路。
24.根據(jù)權(quán)利要求11所述的頻率合成器，其中，所述頻率合成器的輸出信號(hào)包括用于以下之一的本地振蕩器信號(hào)上變頻、下變頻、IQ調(diào)制或IQ解調(diào)。
全文摘要
一種方法包括生成參考信號(hào)的多個(gè)參考相位，以及從所述多個(gè)參考相位的每個(gè)參考相位中選擇子相位以便形成所選子相位集合。在所述方法中，選擇是響應(yīng)于多相相位累加器的同步輸出來(lái)進(jìn)行操作的，所述多相相位累加器根據(jù)所述子相位集合的子相位之一來(lái)同步地進(jìn)行操作，并且其中，可使用至少一個(gè)附加子相位來(lái)對(duì)所述多相相位累加器的輸出進(jìn)行同步。
文檔編號(hào)H03L7/06GK102549924SQ201080043748
公開日2012年7月4日 申請(qǐng)日期2010年8月12日 優(yōu)先權(quán)日2009年9月30日
發(fā)明者L·徐, T·拉皮諾雅 申請(qǐng)人:諾基亞公司