專利名稱：高速全差分時(shí)鐘占空比校準(zhǔn)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明適用于各種高速通信傳輸中時(shí)鐘占空比校準(zhǔn)的應(yīng)用場(chǎng)合，如高速數(shù)據(jù)存儲(chǔ) 器，流水線型處理器等，屬于占空比校準(zhǔn)電路設(shè)計(jì)的技術(shù)領(lǐng)域。
背景技術(shù)：
隨著集成電路工藝的不斷進(jìn)步，芯片的工作速度得到不斷的提高，并且已經(jīng)開始 廣泛采用諸如雙數(shù)據(jù)速率(Double Data Rate，DDR)、流水線等技術(shù)來獲取更大的數(shù)據(jù)吞吐 率，而高速則要求有更嚴(yán)格的時(shí)序精度，這就意味著對(duì)系統(tǒng)時(shí)鐘的性能要求也更嚴(yán)格，其中 一個(gè)重要的性能指標(biāo)就是時(shí)鐘的占空比。一個(gè)50%占空比的時(shí)鐘對(duì)于數(shù)據(jù)的傳播最為有 利，而對(duì)于采用雙數(shù)據(jù)率、流水線工作方式的系統(tǒng)來說，50%的占空比能確保數(shù)據(jù)在傳輸過 程中正確地建立和保持，保障系統(tǒng)正常穩(wěn)定地工作。在實(shí)際的應(yīng)用中，系統(tǒng)的時(shí)鐘往往通過鎖相環(huán)(PLL)或者延遲鎖相環(huán)(DLL)來產(chǎn) 生，在此過程中，由于電路設(shè)計(jì)本身產(chǎn)生的失配和芯片制造過程中工藝與仿真模型的偏差， 經(jīng)過倍頻、同步后產(chǎn)生的時(shí)鐘往往不能保證50%的占空比。另外，在時(shí)鐘的傳播過程中，由 于傳播鏈路中同樣存在著系統(tǒng)及工藝的偏差，也將會(huì)引起時(shí)鐘的占空比失調(diào)。特別是在高 頻應(yīng)用時(shí)，占空比的失調(diào)甚至?xí)箷r(shí)鐘信號(hào)不能正常地翻轉(zhuǎn)，從而造成嚴(yán)重的時(shí)序錯(cuò)誤。因 此，在對(duì)占空比要求嚴(yán)格的場(chǎng)合中，加入占空比校準(zhǔn)電路是十分必須的。目前的占空比校準(zhǔn)方式主要分為兩類數(shù)字方式和模擬方式。由于數(shù)字方式受到 最小延遲單元的限制，校準(zhǔn)精度存在著離散性，往往不獲得精確地校準(zhǔn)結(jié)果，而且數(shù)字方式 一般需要借助相位合成和計(jì)數(shù)檢測(cè)等方式，其時(shí)序的要求導(dǎo)致工作的速度不能太高。而模 擬方式種類較多，區(qū)別的重點(diǎn)在于占空比的檢測(cè)方式上，但一般都能比數(shù)字方式獲得更高 的占空比校準(zhǔn)精度、工作在更高的頻率，并獲得更小的邊沿抖動(dòng)。

發(fā)明內(nèi)容
技術(shù)問題本發(fā)明旨在給出一種能夠解決上述背景中提到的技術(shù)問題的高速時(shí)鐘 占空比校準(zhǔn)電路，解決在高速系統(tǒng)中時(shí)鐘的占空比校準(zhǔn)問題。該電路采用連續(xù)時(shí)間積分器 檢測(cè)占空比，直接在時(shí)鐘傳播鏈路上調(diào)整占空比從而提高工作速度。技術(shù)方案本發(fā)明的目的在于，針對(duì)現(xiàn)有的占空比校準(zhǔn)電路的不足，提出一種在指 定工藝下能在更高、更寬的頻率范圍內(nèi)進(jìn)行占空比校準(zhǔn)。除此之外，所提出的方案對(duì)工藝失 配等現(xiàn)象也具有較好的抑制力。本發(fā)明高速全差分時(shí)鐘占空比校準(zhǔn)電路，該電路包括了第一調(diào)整級(jí)ADJ1，第一緩 沖級(jí)BUFl、第二調(diào)整級(jí)ADJ2、第二緩沖級(jí)BUF2和占空比檢測(cè)級(jí)D⑶。其中第一調(diào)整級(jí)ADJl 的左端第一、第二信號(hào)輸入端接待校準(zhǔn)的原始差分輸入信號(hào)(CLK+、CLK-)；第一調(diào)整級(jí) ADJl的第一、第二輸出信號(hào)端的輸出信號(hào)(0UT1-、0UT1+)接至第一緩沖級(jí)BUFl的第一、第 二信號(hào)輸入端；第一緩沖級(jí)BUFl的第一、第二信號(hào)輸出端的輸出信號(hào)(0UTB1+、0UTB1_)接 至第二調(diào)整級(jí)ADJ2的第一、第二信號(hào)輸入端，繼續(xù)對(duì)占空比進(jìn)行校準(zhǔn)；第二調(diào)整級(jí)ADJ2的第一、第二信號(hào)輸出端的輸出信號(hào)(0UT2-、0UT2+)接至第二緩沖級(jí)BUF2的第一、第二信號(hào) 輸入端；第二緩沖級(jí)BUF2的第一、第二信號(hào)輸出端的輸出信號(hào)(CK0+、CK0_)即為經(jīng)過校準(zhǔn) 后的具有50%占空比的差分校準(zhǔn)時(shí)鐘信號(hào)；同時(shí)，第二緩沖級(jí)BUF2的第一、第二信號(hào)輸出 端輸出的時(shí)鐘信號(hào)(CKO+、CK0-)接至占空比檢測(cè)級(jí)D⑶的第一、第二信號(hào)輸入端；占空比 檢測(cè)級(jí)D⑶的第一信號(hào)輸出端的輸出信號(hào)(CP)反饋接至第一調(diào)整級(jí)ADJl的第三信號(hào)輸入 端和第二調(diào)整級(jí)ADJ2的第三信號(hào)輸入端，占空比檢測(cè)級(jí)DCD的第二信號(hào)輸出端的輸出信號(hào) (CN)反饋接至第一調(diào)整級(jí)ADJl的第四信號(hào)輸入端和第二調(diào)整級(jí)ADJ2的第四信號(hào)輸入端， 對(duì)占空比進(jìn)行調(diào)整。所述的第一調(diào)整級(jí)ADJl中，第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶 體管M4的源極和襯底同時(shí)接電源；第一晶體管Ml和第二晶體管M4的柵極分別接正負(fù)控制 電壓CP和CN ；第一晶體管Ml的漏極、第二晶體管M2的柵極和漏極、第五晶體管M5的漏極 相連，即為輸出信號(hào)OUTl-；同樣，第四晶體管M4的漏極、第三晶體管M3的柵極和漏極、第 六晶體管M6的漏極相連，即為輸出信號(hào)OUTl+ ；第五晶體管M5和第六晶體管M6的襯底同 時(shí)接地；第五晶體管M5的柵極接輸入信號(hào)CLK+，第六晶體管M6的柵極接輸入信號(hào)CLK-；第 五晶體管M5和第六晶體管M6的源極相連并接至第七晶體管M7的漏極；第七晶體管M7的 柵極接偏置電壓Vb，第七晶體管M7的源極和襯底同時(shí)接地。Ml M4是PMOS管；M5 M7 是NMOS管。所述的第一緩沖級(jí)BUFl由第一緩沖器201和第二緩沖器202順序級(jí)聯(lián)而成，第 一緩沖器201的第一、第二信號(hào)輸入端接第一調(diào)整級(jí)ADJl的第一、第二輸出端的輸出信號(hào) (0UT1+、0UT1-)，第二緩沖器的第一、第二輸出端的輸出端即為經(jīng)過一次占空比校準(zhǔn)的差分 時(shí)鐘信號(hào)(0UTB1+、OUTB1-)。所述的第二緩沖級(jí)BUF2由第一緩沖器301、第二緩沖器302、第三緩沖器303和第 四緩沖器304順序級(jí)聯(lián)而成，第一緩沖器301的第一、第二信號(hào)輸入端接第二調(diào)整級(jí)的第 一、第二輸出端的輸出信號(hào)(0UT2+、0UT2-)，第四緩沖器304的第一、第二輸出端的輸出端 即為經(jīng)過兩次校準(zhǔn)后的具有50%占空比的差分時(shí)鐘信號(hào)(CKO+、CK0-)。所述的占空比檢測(cè)級(jí)D⑶由第一電阻401、第二電阻402、第一電容403、第二電容 404和放大器405組成。第一電阻401和第二電阻402的一端分別接第二緩沖級(jí)BUF2的第 一、第二信號(hào)輸出端的輸出信號(hào)(CK0+、CK0_)；第一電阻401的另一端與第一電容403的一 端相連并接至放大器405的負(fù)輸入端；第二電阻401的另一端與第二電容404的一端相連 并接至放大器405的正輸入端；第一電容403的另一端接放大器405的正輸出端，即為輸出 的控制電壓CP ；第二電容404的另一端接放大器405的負(fù)輸出端，即為輸出地控制電壓CN。有益效果與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)在于1、本發(fā)明采用連續(xù)時(shí)間積分器作為占空比檢測(cè)手段，工作頻率范圍寬，積分功能 由無源器件電阻和電容完成，電路的可工作頻率高。相對(duì)于采用電荷泵的檢測(cè)方式，減小了 各種失配引起的誤差。2、本發(fā)明的結(jié)構(gòu)在時(shí)鐘鏈路上直接進(jìn)行占空比校準(zhǔn)，相對(duì)于現(xiàn)有的一些采用時(shí)鐘 合成的方式，最大限度地提高了占空比校準(zhǔn)的速度。3、本發(fā)明采用了差分形式的電路結(jié)構(gòu)來降低開關(guān)噪聲，并且緩沖級(jí)采用CML邏 輯，由于其偏置電流是固定的，因此功耗并不像一般的CMOS電路隨頻率的增加而增加。


圖1為本發(fā)明的結(jié)構(gòu)框圖；圖加第一或第二調(diào)整級(jí)的結(jié)構(gòu)原理圖；圖2b調(diào)整級(jí)調(diào)整占空比的時(shí)序圖；圖3為占空比檢測(cè)級(jí)的結(jié)構(gòu)框圖；圖4為占空比檢測(cè)級(jí)的時(shí)序圖；圖5為第一緩沖級(jí)的結(jié)構(gòu)框圖；圖6為第二緩沖級(jí)的結(jié)構(gòu)框圖；圖7為基本緩沖器單元的原理圖。
具體實(shí)施例方式以下將結(jié)合附圖和具體實(shí)例對(duì)本發(fā)明進(jìn)行詳細(xì)說明。本發(fā)明直接在時(shí)鐘鏈路上對(duì)占空比進(jìn)行校準(zhǔn)。如圖1所示，輸入差分時(shí)鐘CLK+和 CLK-直接輸入至第一調(diào)整級(jí)，通過調(diào)整上升下降時(shí)間來調(diào)整占空比，輸出信號(hào)經(jīng)過第一緩 沖級(jí)后進(jìn)入第二調(diào)整級(jí)，調(diào)整原理與第一調(diào)整級(jí)相同，輸出信號(hào)經(jīng)過第二緩沖級(jí)后即為經(jīng) 過校準(zhǔn)后的時(shí)鐘信號(hào)。同時(shí)，輸出時(shí)鐘信號(hào)進(jìn)入占空比檢測(cè)級(jí)產(chǎn)生控制電壓CP、CN反饋至 第一、第二調(diào)整級(jí)，形成占空比校準(zhǔn)回路，直至最終輸出時(shí)鐘信號(hào)占空比為50%。占空比的調(diào)整本發(fā)明中的占空比調(diào)整級(jí)通過調(diào)整時(shí)鐘的上升下降時(shí)間來實(shí)現(xiàn)，CLK+, CLK-輸 入調(diào)整級(jí)后，上升、下降時(shí)間受CP、CN控制。如果輸入時(shí)鐘的占空比小于50%，則CP減小 使OUTl-充電電流增加，上升時(shí)間減小，而放電電流減小，下降時(shí)間增加；同樣，CN增大使 OUTl+充電電流減小，上升時(shí)間增加，而放電電流增加，下降時(shí)間減小，從而實(shí)現(xiàn)占空比的調(diào) 整，調(diào)整級(jí)結(jié)構(gòu)及時(shí)序如圖加和圖2b所示。經(jīng)過第一次調(diào)整的時(shí)鐘信號(hào)經(jīng)過第一緩沖級(jí) BUFl后進(jìn)入第二緩沖級(jí)繼續(xù)進(jìn)行占空比校準(zhǔn)。兩級(jí)調(diào)整級(jí)級(jí)聯(lián)提高了占空比的校準(zhǔn)范圍。占空比的檢測(cè)本發(fā)明利用連續(xù)時(shí)間積分器作為檢測(cè)占空比的手段。積分器檢測(cè)占空比的原理參 見圖3，假設(shè)輸入信號(hào)為CKO+，CK0-，輸出信號(hào)為CP、CNJU —{CP) = —{—[廣(VDD - VSS)dt (VSS - VDD)dt\)
dtdtο出 -(CN) = —{—[ f。iA (VSS - VDD)dt (VDD - VSS)dt}}
dtdtο出假設(shè)CKO+高電平持續(xù)時(shí)間為tH，低電平持續(xù)時(shí)間為、，則^-(CP) = ^{±,[VDD(tH-tL) + VSS(tL-tH)]} dt dt RC± (CW) = H [FSS^li-O + VDD(tL-tH)]}
Htπ HK當(dāng)占空比為50%時(shí)， Η =、，則^r(CT) = O -(CW) = O即CP和CN保持不變，結(jié)
束占空比調(diào)整。
6
當(dāng)占空比小于50%時(shí)，tH <、，則> 0即CP繼續(xù)減小，CN繼
續(xù)增大，繼續(xù)調(diào)整占空比，直到50%為止，如圖4中波形所示。當(dāng)占空比大于50%時(shí)，tH>
tL,則I(CT) > ο ^(CW) < 0即CP繼續(xù)增大，CN繼續(xù)減小，繼續(xù)調(diào)整占空比，直到50 %為 at, at,止。這樣，如果輸入積分器的時(shí)鐘占空比不為嚴(yán)格的50%，則積分器的輸出電壓將不 斷積累這種占空比的偏差，所以積分器可以作為占空比檢測(cè)的手段，并且由于這種偏差累 積的效果，檢測(cè)精度可以很高。但由于是差分輸入，因此必須使輸入時(shí)鐘信號(hào)的VDD和VSS 嚴(yán)格相等。由電阻和電容確定的時(shí)間常數(shù)影響積分結(jié)果中的紋波幅度，即RC常數(shù)大則紋波 小，RC常數(shù)小則紋波大，在設(shè)計(jì)中需要仔細(xì)考慮。3、緩沖級(jí)第一緩沖級(jí)和第二緩沖級(jí)如圖5、圖6所示，第一緩沖級(jí)由2個(gè)基本緩沖器單元級(jí) 聯(lián)而成，第二緩沖級(jí)由4個(gè)基本緩沖器單元級(jí)聯(lián)而成，對(duì)輸出時(shí)鐘信號(hào)整形并提高驅(qū)動(dòng)能 力?；揪彌_器單元如圖7所示，采用適用于高速電路的CML結(jié)構(gòu)，主要由兩個(gè)輸出電阻、 輸入對(duì)管和尾電流源組成，通過仔細(xì)確定各部分的尺寸和參數(shù)，能夠得到一個(gè)對(duì)稱的小擺 幅差分時(shí)鐘信號(hào)。以上所述僅為本發(fā)明的較佳實(shí)施方式，本發(fā)明的保護(hù)范圍并不以上述實(shí)施方式為 限，但凡本領(lǐng)域普通技術(shù)人員根據(jù)本發(fā)明所揭示內(nèi)容所作的等效修飾或變化，皆應(yīng)納入權(quán) 利要求書中記載的保護(hù)范圍內(nèi)。
權(quán)利要求
1.一種高速全差分時(shí)鐘占空比校準(zhǔn)電路，其特征在于包括了第一調(diào)整級(jí)ADJ1，第一緩 沖級(jí)BUFl、第二調(diào)整級(jí)ADJ2、第二緩沖級(jí)BUF2和占空比檢測(cè)級(jí)D⑶；第一調(diào)整級(jí)ADJl的左端第一、第二信號(hào)輸入端接待校準(zhǔn)的原始差分輸入信號(hào)CLK+和 CLK-)；第一調(diào)整級(jí)ADJl的第一、第二輸出信號(hào)端的輸出信號(hào)OUTl-和OUTl+接至緩沖級(jí)BUFl 的第一、第二信號(hào)輸入端；第一緩沖級(jí)BUFl的第一、第二信號(hào)輸出端的輸出信號(hào)OUTBl+和OUTBl-接至第二調(diào)整 級(jí)ADJ2的第一、第二信號(hào)輸入端，繼續(xù)對(duì)占空比進(jìn)行校準(zhǔn)；第二調(diào)整級(jí)ADJ2的第一、第二信號(hào)輸出端的輸出信號(hào)0UT2-和0UT2+接至第二緩沖級(jí) BUF2的第一、第二信號(hào)輸入端；第二緩沖級(jí)BUF2的第一、第二信號(hào)輸出端的輸出信號(hào)CKO+和CKO-即為經(jīng)過校準(zhǔn)后的 具有50%占空比的差分校準(zhǔn)時(shí)鐘信號(hào)；同時(shí)，第二緩沖級(jí)BUF2的第一、第二信號(hào)輸出端輸 出的時(shí)鐘信號(hào)CKO+和CKO-接至占空比檢測(cè)級(jí)D⑶的第一、第二信號(hào)輸入端；占空比檢測(cè)級(jí)DCD的第一信號(hào)輸出端的輸出信號(hào)CP反饋接至第一調(diào)整級(jí)ADJl的第三 信號(hào)輸入端和第二調(diào)整級(jí)ADJ2的第三信號(hào)輸入端；占空比檢測(cè)級(jí)DCD的第二信號(hào)輸出端的輸出信號(hào)CN反饋接至第一調(diào)整級(jí)ADJl的第四 信號(hào)輸入端和第二調(diào)整級(jí)ADJ2的第四信號(hào)輸入端，對(duì)占空比進(jìn)行調(diào)整； 所述CP、CN信號(hào)分別是正、負(fù)控制電壓。
2.根據(jù)權(quán)利要求1所述的高速全差分時(shí)鐘占空比校準(zhǔn)電路，其特征在于所述第一調(diào)整 級(jí)ADJl和第二調(diào)整級(jí)ADJ2是相同的；第一或第二調(diào)整級(jí)包括第一晶體管Ml、第二晶體管M2、第三晶體管M3和第四晶體管 M4，Ml M4是PMOS管；以及第五晶體管M5、第六晶體管M6和第七晶體管M7，M5 M7是 NMOS 管；M1、M2、M3以及M4的源極和襯底同時(shí)接電源； Ml和M4的柵極分別接正負(fù)控制電壓CP和CN ；Ml的漏極、M2的柵極和漏極，以及M5的漏極相連，構(gòu)成輸出信號(hào)OUTl-的輸出端； M4的漏極、M3的柵極和漏極，以及M6的漏極相連，構(gòu)成輸出信號(hào)OUTl+的輸出端； M5和M6的襯底同時(shí)接地；M5的柵極接輸入信號(hào)CLK+，M6的柵極接輸入信號(hào)CLK- ；M5 和M6的源極相連，并接至M7的漏極；M7的柵極接偏置電壓Vb，M7的源極和襯底同時(shí)接地。
3.根據(jù)權(quán)利要求2所述的高速全差分時(shí)鐘占空比校準(zhǔn)電路，其特征在于所述的第一緩 沖級(jí)BUFl包括順序級(jí)聯(lián)的第一緩沖器(201)和第二緩沖器O02)；第一緩沖器O01)的第一、第二信號(hào)輸入端接第一調(diào)整級(jí)AD. Jl的第一、第二輸出端的 輸出信號(hào)OUTl+和0UT1-，第二緩沖器Q02)的第一、第二輸出端的即為經(jīng)過一次占空比校 準(zhǔn)的差分時(shí)鐘信號(hào)OUTBl+和0UTB1-。
4.根據(jù)權(quán)利要求3所述的高速全差分時(shí)鐘占空比校準(zhǔn)電路，其特征在于所述的第二緩 沖級(jí)BUF2包括順序級(jí)聯(lián)的第一緩沖器(301)、第二緩沖器(302)、第三緩沖器(30 和第四 緩沖器(304)；第一緩沖器(301)的第一、第二信號(hào)輸入端接第二調(diào)整級(jí)的第一、第二輸出端的輸出 信號(hào)0UT2+和0UT2-，第四緩沖器(304)的第一、第二輸出端的輸出端即為經(jīng)過兩次校準(zhǔn)后的具有50%占空比的差分時(shí)鐘信號(hào)CKO+和CK0-。
5.根據(jù)權(quán)利要求4所述的高速全差分時(shí)鐘占空比校準(zhǔn)電路，其特征在于所述的占空比 檢測(cè)級(jí)DCD包括第一電阻001)、第二電阻(402)、第一電容(403)、第二電容(404)和放大 器(405)組成；第一電阻(401)和第二電阻002)的一端分別接第二緩沖級(jí)BUF2的第一、第二信號(hào)輸 出端的輸出信號(hào)CKO+、CKO-；第一電阻001)的另一端與第一電容003)的一端相連并接 至放大器G05)的負(fù)輸入端；第二電阻G01)的另一端與第二電容G04)的一端相連并接 至放大器(405)的正輸入端；第一電容(403)的另一端接放大器(405)的正輸出端，即為輸 出的控制電壓CP;第二電容004)的另一端接放大器005)的負(fù)輸出端，即為輸出地控制 電壓CN。
6.根據(jù)權(quán)利要求5所述的高速全差分時(shí)鐘占空比校準(zhǔn)電路，其特征是占空比檢測(cè)級(jí) D⑶的檢測(cè)方法是輸入信號(hào)為CKO+，CK0-，輸出信號(hào)為CP、CNJU :
全文摘要
一種應(yīng)用于解決在高速系統(tǒng)中對(duì)時(shí)鐘占空比進(jìn)行校準(zhǔn)的高速全差分時(shí)鐘占空比校準(zhǔn)電路。該電路采用連續(xù)時(shí)間積分器檢測(cè)占空比，直接在時(shí)鐘傳播鏈路上調(diào)整占空比從而提高工作速度。該電路使用全差分的電路結(jié)構(gòu)，在指定工藝下能在更高、更寬的頻率范圍內(nèi)進(jìn)行占空比校準(zhǔn)。并對(duì)工藝失配以及共模噪聲都具有較好的抑制力。該電路包括了調(diào)整級(jí)ADJ1和ADJ2、第一緩沖級(jí)BUF1、第二緩沖級(jí)BUF2和占空比檢測(cè)級(jí)DCD。
文檔編號(hào)H03K5/156GK102111132SQ20111000419
公開日2011年6月29日 申請(qǐng)日期2011年1月11日 優(yōu)先權(quán)日2011年1月11日
發(fā)明者葉至易, 吳建輝, 張萌, 時(shí)龍興, 李紅, 胡大海, 趙煒, 顧丹紅, 顧俊輝 申請(qǐng)人:東南大學(xué)