專利名稱：基于振蕩環(huán)電路的全程可調(diào)數(shù)字脈寬調(diào)制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)字脈寬調(diào)制器的集成電子電路設(shè)計(jì)，特別適用于集成在小型手持設(shè)備的電源管理系統(tǒng)中的高頻DC-DC開(kāi)關(guān)電源中，屬電子技術(shù)領(lǐng)域。
背景技術(shù)：
由于數(shù)字控制方法靈活，對(duì)外部影響的敏感度低，并且可用少量外部無(wú)源元件而實(shí)現(xiàn)，而將數(shù)字控制應(yīng)用于開(kāi)關(guān)電源中，也可簡(jiǎn)化多樣性負(fù)載電源的設(shè)計(jì)配置，并且自動(dòng)數(shù)字設(shè)計(jì)工具允許對(duì)現(xiàn)有設(shè)計(jì)進(jìn)行快速修改而適應(yīng)新的需求，使得便攜式消費(fèi)電子產(chǎn)品等中的電源系統(tǒng)性能的顯著提高。在低功率數(shù)字控制開(kāi)關(guān)電源的應(yīng)用中，數(shù)字脈寬調(diào)制器(DPWM，Digital Power Width Modulation)的開(kāi)關(guān)頻率一般為超過(guò)IMHz的高頻，并且為了精確的輸出電壓調(diào)節(jié)以及消除不期望的輸出電壓振蕩，要求具有高分辨率(8-11位)。因?yàn)楣耐ǔＥc開(kāi)關(guān)頻率和分辨率的乘積成比例，因此為了降低功率損耗，高分辨率高頻率DPWM的設(shè)計(jì)在芯片面積和功率消耗之間做出了各種設(shè)計(jì)妥協(xié)?，F(xiàn)有的DPWM方案中，計(jì)數(shù)-比較結(jié)構(gòu)的DPWM需要至少高于開(kāi)關(guān)電源的開(kāi)關(guān)頻率幾百倍的頻率下的時(shí)鐘信號(hào)才能得到高的分辨率，因此這種結(jié)構(gòu)動(dòng)態(tài)功耗巨大。而延遲結(jié)構(gòu)的設(shè)計(jì)基本上具有低功率消耗的優(yōu)點(diǎn)，但是高分辨率時(shí)占用很大的大芯片面積。而混合結(jié)構(gòu)DPWM成功的結(jié)合前面兩個(gè)方案的優(yōu)點(diǎn)，在數(shù)字脈寬調(diào)制器的尺寸和功耗之間做出了折中從而得到較高的分辨率，因而被廣泛采用。振蕩環(huán)結(jié)構(gòu)的DPWM屬于混合型DPWM的范疇，它有自己的時(shí)鐘信號(hào)產(chǎn)生電路，不需要外部時(shí)鐘輸入，而且相對(duì)于其他DPWM方案，其占用面積也較小。并且數(shù)字電路中其他模塊所需的工作時(shí)鐘也可以由振蕩環(huán)輸出時(shí)鐘經(jīng)過(guò)分頻得到，這樣就又減少了硬件配置。但是振蕩環(huán)結(jié)構(gòu)的DPWM在輸出邏輯電路中采用RS鎖存器，其置位(S)端信號(hào)是由計(jì)數(shù)器、比較器等幾路信號(hào)邏輯得到，信號(hào)時(shí)序的要求必然會(huì)在數(shù)據(jù)轉(zhuǎn)換期間導(dǎo)致二次置位錯(cuò)誤，進(jìn)而使輸出脈寬信號(hào)在小占空比值時(shí)發(fā)生錯(cuò)誤。因此這種結(jié)構(gòu)中輸出脈寬信號(hào)受到計(jì)數(shù)器位數(shù) 的限制，不能正確產(chǎn)生低于(1/2") X 100%大小的占空比信號(hào)，降低了 DPWM的有效分辨率，從而影響電源輸出電壓的調(diào)整速度和精度。因此，在采用振蕩環(huán)結(jié)構(gòu)的DPWM時(shí)，需要對(duì)其進(jìn)行優(yōu)化，在保證該結(jié)構(gòu)優(yōu)點(diǎn)的同時(shí)，解決輸出脈寬信號(hào)的占空比不能全范圍調(diào)節(jié)的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明提供了一種基于振蕩環(huán)電路的全程可調(diào)數(shù)字脈寬調(diào)制器，在保持現(xiàn)有振蕩環(huán)結(jié)構(gòu)的混合DPWM方案中芯片面積、功率損耗等優(yōu)點(diǎn)的基礎(chǔ)上，對(duì)輸出邏輯電路做了改進(jìn)，消除了由于原輸出邏輯電路采用RS觸發(fā)器帶來(lái)輸出脈寬信號(hào)在小占空比值時(shí)輸出錯(cuò)誤的問(wèn)題，得到一個(gè)全范圍可調(diào)的占空比信號(hào)，保證了調(diào)節(jié)精度。本發(fā)明技術(shù)方案為
一種基于振蕩環(huán)電路的全程可調(diào)數(shù)字脈寬調(diào)制器，包括振蕩環(huán)-計(jì)數(shù)比較電路和輸出邏輯電路，其特征是，所述的振蕩環(huán)-計(jì)數(shù)比較電路包括環(huán)形振蕩器、多路選通器、計(jì)數(shù)器、 比較器和延時(shí)單元，所述環(huán)形振蕩器由A個(gè)相同的D觸發(fā)器首尾相連構(gòu)成，前一級(jí)D觸發(fā)器的輸出端與后一級(jí)D觸發(fā)器的時(shí)鐘端相連，最后一級(jí)D觸發(fā)器的輸出端連接到第一級(jí)D觸發(fā)器的時(shí)鐘端，所有D觸發(fā)器的輸入端都接高電平，每一級(jí)的D觸發(fā)器異步復(fù)位端信號(hào)由外部使能信號(hào)和本級(jí)D觸發(fā)器的輸出信號(hào)經(jīng)過(guò)一個(gè)或門形成，為使振蕩環(huán)能夠自啟動(dòng)，令外部使能信號(hào)經(jīng)過(guò)一個(gè)延時(shí)單元輸入到第一個(gè)D觸發(fā)器的異步置位端，所述環(huán)形振蕩器的k 個(gè)D觸發(fā)器輸出端連接多路選通器A路選通輸入信號(hào)，多路選通器的輸出選控端用于輸入數(shù)字占空比低log》位控制信號(hào)，每一組不同的輸入占空比低log》位控制信號(hào)都選擇輸出相對(duì)應(yīng)的唯一一路選通輸入信號(hào)，環(huán)形振蕩器中最后一級(jí)D觸發(fā)器的輸出端還連接計(jì)數(shù)器的時(shí)鐘輸入端，計(jì)數(shù)器的輸出端與比較器的A輸入端相連，比較器的B輸入端用于接收輸入占空比高Iog2^)位控制命令，當(dāng)比較器A輸入端與B輸入端數(shù)值相等時(shí)，輸出一個(gè)高電平，否則輸出低電平，所述的輸出邏輯電路包括D觸發(fā)器，在D觸發(fā)器的異步復(fù)位端上連接有兩輸入與門且D觸發(fā)器的異步復(fù)位端與兩輸入與門輸出端連接，在D觸發(fā)器的時(shí)鐘端上連接有分頻器且D觸發(fā)器的時(shí)鐘端與分頻器的輸出端連接，分頻器的輸入端連接環(huán)形振蕩器中第一級(jí)D觸發(fā)器的時(shí)鐘輸入端，D觸發(fā)器的輸入端連接高電平，D觸發(fā)器的輸出端就是輸出邏輯電路的輸出信號(hào)，所述的比較器輸出端與數(shù)據(jù)選擇器的輸出端分別與兩輸入與門的兩個(gè)輸入端連接。假設(shè)輸入/ bits占空比控制命令信號(hào) [/7-1:0]，其中低 bits // [ -1:0]作為多路數(shù)據(jù)選擇器的控制端信號(hào)，高a=/7- )bits dnVn-\-.m\作為計(jì)數(shù)-比較電路中比較器的比較端信號(hào)。振蕩環(huán)是由A個(gè)D觸發(fā)器首尾連接組成的，其中A與輸入數(shù)據(jù)選擇器的占空比控制命令位數(shù) 的關(guān)系為汝=2"，共有A路同頻不同相的振蕩信號(hào)送入多路選擇器的輸入端， 并且最后一路振蕩信號(hào)作為計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘/；_&，這也是振蕩環(huán)的振蕩頻率。振蕩環(huán)每振蕩一次，計(jì)數(shù)器計(jì)數(shù)值變化一位，計(jì)數(shù)器完成一次完整的計(jì)數(shù)振蕩環(huán)完成了次振蕩，包含2fe‘ Xk路振蕩信號(hào)。則計(jì)數(shù)器從零開(kāi)始計(jì)數(shù)，當(dāng)計(jì)數(shù)值為a時(shí)，包含振蕩環(huán)a次完整的振蕩，以及第fe+Ι)次部分振蕩信號(hào)。若計(jì)數(shù)器后接比較器的另一比較端的輸入信號(hào)dn [/7-1 -m\ ，振蕩環(huán)中多路選擇器的輸入控制信號(hào)dn [m~l 0]=力時(shí)，此時(shí)比較器輸出高電平，并且多路選擇器將第fe+Ι)個(gè)振蕩周期內(nèi)的第力路振蕩信號(hào)選出。比較器輸出的高電平和delayjn [b]的振蕩信號(hào)進(jìn)行邏輯與后作為輸出端的D觸發(fā)器復(fù)位信號(hào)令D觸發(fā)器復(fù)位。而D觸發(fā)器的時(shí)鐘端是振蕩環(huán)最后一路信號(hào)經(jīng)分頻得到的一個(gè)時(shí)鐘信號(hào)，控制D觸發(fā)器數(shù)據(jù)傳輸。因此當(dāng)D觸發(fā)器異步復(fù)位端信號(hào)起作用時(shí)，D觸發(fā)器輸出端將被復(fù)位為低電平，當(dāng)下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)再將輸出置高。這樣就使得只有在開(kāi)關(guān)周期一開(kāi)始才會(huì)使輸出脈寬信號(hào)置位，消除了可能發(fā)生的二次置位的問(wèn)題。所產(chǎn)生的占空比信號(hào)的大小為 (a X 32+^)/2 fe^0可以看出，在本設(shè)計(jì)中，輸出占空比的大小是由a、力的值決定的，也就是說(shuō)完全是由輸入的占空比數(shù)字命令dn [/7-1 0]決定的，與其他因素?zé)o關(guān)，而改變dn [/7-1 0] 的值即可得到任意大小的占空比信號(hào)。本發(fā)明的數(shù)字脈寬調(diào)制器全部使用標(biāo)準(zhǔn)門電路搭建而成，設(shè)計(jì)的靈活性比較大， 通過(guò)對(duì)輸出邏輯電路的設(shè)計(jì)能夠得到一個(gè)全范圍調(diào)節(jié)的占空比信號(hào)，在保留振蕩環(huán)結(jié)構(gòu)混合DPWM的優(yōu)點(diǎn)的基礎(chǔ)上，保證了 DPWM的有效分辨率，從而優(yōu)化了電源輸出電壓的調(diào)整速度和精度。本發(fā)明的優(yōu)點(diǎn)及有益成果
1)、DPWM電路不需要外部時(shí)鐘接入；
2)、消除了一般振蕩環(huán)結(jié)構(gòu)混合DPWM輸出脈寬調(diào)制信號(hào)占空比大小受限的問(wèn)題，保證了 DPWM的有效精度；
3)、電路結(jié)構(gòu)簡(jiǎn)單，由標(biāo)準(zhǔn)門電路組成，易于實(shí)現(xiàn)且制備工藝簡(jiǎn)單。


圖1是改進(jìn)前的常規(guī)振蕩環(huán)結(jié)構(gòu)數(shù)字脈寬調(diào)制電路結(jié)構(gòu)框圖。圖2是改進(jìn)前的振蕩環(huán)結(jié)構(gòu)數(shù)字脈寬調(diào)制電路關(guān)鍵信號(hào)時(shí)序圖。圖3是改進(jìn)前的振蕩環(huán)結(jié)構(gòu)數(shù)字脈寬調(diào)制電路關(guān)鍵信號(hào)電路仿真波形圖。圖4是本發(fā)明的振蕩環(huán)結(jié)構(gòu)數(shù)字脈寬調(diào)制電路結(jié)構(gòu)框圖。圖5是本發(fā)明的振蕩環(huán)結(jié)構(gòu)數(shù)字脈寬調(diào)制電路關(guān)鍵信號(hào)時(shí)序圖。圖6是本發(fā)明的數(shù)字脈寬調(diào)制器關(guān)鍵信號(hào)電路仿真波形圖。圖7是本發(fā)明的數(shù)字脈寬調(diào)制器中振蕩環(huán)輸出波形。
具體實(shí)施例方式一種基于振蕩環(huán)電路的全程可調(diào)數(shù)字脈寬調(diào)制器，包括振蕩環(huán)-計(jì)數(shù)比較電路1 和輸出邏輯電路2，其特征是，所述的振蕩環(huán)-計(jì)數(shù)比較電路1包括環(huán)形振蕩器11、多路選通器12、計(jì)數(shù)器13、比較器14和延時(shí)單元15，所述環(huán)形振蕩器11由A個(gè)相同的D觸發(fā)器首尾相連構(gòu)成，前一級(jí)D觸發(fā)器的輸出端與后一級(jí)D觸發(fā)器的時(shí)鐘端相連，最后一級(jí)D觸發(fā)器的輸出端連接到第一級(jí)D觸發(fā)器的時(shí)鐘端，所有D觸發(fā)器的輸入端都接高電平，每一級(jí)的D 觸發(fā)器異步復(fù)位端信號(hào)由外部使能信號(hào)和本級(jí)D觸發(fā)器的輸出信號(hào)經(jīng)過(guò)一個(gè)或門形成，為使振蕩環(huán)能夠自啟動(dòng)，令外部使能信號(hào)經(jīng)過(guò)一個(gè)延時(shí)單元15輸入到第一個(gè)D觸發(fā)器的異步置位端，所述環(huán)形振蕩器11的A個(gè)D觸發(fā)器輸出端連接多路選通器12 A路選通輸入信號(hào)， 多路選通器12的輸出選控端用于輸入數(shù)字占空比低log》位控制信號(hào)，每一組不同的輸入占空比低log》位控制信號(hào)都選擇輸出相對(duì)應(yīng)的唯一一路選通輸入信號(hào)，環(huán)形振蕩器11中最后一級(jí)D觸發(fā)器的輸出端還連接計(jì)數(shù)器13的時(shí)鐘輸入端，計(jì)數(shù)器13的輸出端與比較器 14的A輸入端相連，比較器14的B輸入端用于接收輸入占空比高ifl- Iog2^)位控制命令， 當(dāng)比較器14 A輸入端與B輸入端數(shù)值相等時(shí)，輸出一個(gè)高電平，否則輸出低電平，所述的輸出邏輯電路2包括D觸發(fā)器22，在D觸發(fā)器22的異步復(fù)位端上連接有兩輸入與門21且D 觸發(fā)器22的異步復(fù)位端與兩輸入與門21輸出端連接，在D觸發(fā)器22的時(shí)鐘端上連接有分頻器23且D觸發(fā)器22的時(shí)鐘端與分頻器23的輸出端連接，分頻器23的輸入端連接環(huán)形振蕩器11中第一級(jí)D觸發(fā)器的時(shí)鐘輸入端，D觸發(fā)器22的輸入端連接高電平，D觸發(fā)器 22的輸出端就是輸出邏輯電路2的輸出信號(hào)，所述的比較器14輸出端與數(shù)據(jù)選擇器12的輸出端分別與兩輸入與門21的兩個(gè)輸入端連接。下面結(jié)合附圖及實(shí)例對(duì)本發(fā)明的電路結(jié)構(gòu)、工作原理及過(guò)程作進(jìn)一步說(shuō)明。圖1中是常規(guī)振蕩環(huán)結(jié)構(gòu)混合DPWM的電路結(jié)構(gòu)圖，其中輸出邏輯電路采用RS觸發(fā)器實(shí)現(xiàn)。由于RS觸發(fā)器置位( 端信號(hào)是由兩路信號(hào)進(jìn)行邏輯“與”得到的，其中一路信號(hào)是比較器1的輸出，當(dāng)(/ - )bit計(jì)數(shù)器計(jì)到0時(shí)，比較器1輸出高電平，否則比較器1輸出為低電平；另一路信號(hào)為振蕩環(huán)電路的的第一路振蕩信號(hào)。由于計(jì)數(shù)器計(jì)數(shù)值為零的維持時(shí)間等于振蕩環(huán)的一個(gè)振蕩周期，也就是說(shuō)計(jì)數(shù)值從全零計(jì)到下一個(gè)值開(kāi)始變化的瞬間恰好是振蕩環(huán)第一個(gè)振蕩周期結(jié)束產(chǎn)生第二個(gè)周期的“高”電平脈沖的時(shí)刻，這時(shí)候兩個(gè)信號(hào)的邏輯與操作會(huì)導(dǎo)致比較器的輸出不僅與振蕩環(huán)第一路輸出的第一個(gè)脈沖信號(hào)相與產(chǎn)生一個(gè)高電平，還會(huì)和第二個(gè)脈沖相與產(chǎn)生一個(gè)高電平脈沖，造成置位端( 輸入發(fā)生錯(cuò)誤，如圖2所示。假設(shè)此時(shí)輸入占空比控制命令數(shù)值比較小，即輸入計(jì)數(shù)-比較模塊的高 ifl-m)位都為低電平時(shí)，由于RS鎖存器為電平敏感電路，這樣一個(gè)尖峰會(huì)使輸出脈寬波形在一個(gè)開(kāi)關(guān)周期內(nèi)發(fā)生兩次置位，從而使得輸出脈寬信號(hào)發(fā)生錯(cuò)誤。圖3是在對(duì)此電路實(shí)際仿真中得到的仿真圖形，很明顯的看到輸出占空比出現(xiàn)了誤碼。本發(fā)明的基于振蕩環(huán)電路的全程可調(diào)數(shù)字脈寬調(diào)制器通過(guò)對(duì)輸出邏輯電路的重新設(shè)計(jì)，解決了一般振蕩環(huán)結(jié)構(gòu)數(shù)字脈寬調(diào)制器的存在的輸出占空比過(guò)低時(shí)發(fā)生二次置位的問(wèn)題。如圖4所示，假設(shè)需要設(shè)計(jì)一個(gè)/7=9bits、輸出占空比信號(hào)頻率A=IMHz的全范圍可調(diào)的振蕩環(huán)結(jié)構(gòu)數(shù)字脈寬調(diào)制器。占空比控制命令信號(hào) [/7-1:0]為9bits的二進(jìn)制碼輸入，下面以 [8:0]表示，輸入范圍為[9’力000000000，9’力111111111]。取輸入數(shù)據(jù)選擇器的位數(shù)為 =^its，則計(jì)數(shù)-比較電路部分分辨位數(shù)/=/7- =4bits。假設(shè)輸入占空比數(shù)字命令為 [8 0] =9’ bOOO 110000，則高四位 [8 5] =4’ bOOO 1輸入比較器的一個(gè)比較端，低五位 ^4:0]=5’ bl0000輸入32選一數(shù)據(jù)選擇器的控制端。振蕩環(huán)是由議=2^=3 個(gè)D觸發(fā)器首尾連接組成。D觸發(fā)器的數(shù)據(jù)輸入端々接高電平，前一級(jí)D觸發(fā)器的輸出端Q作為后一級(jí)D觸發(fā)器的時(shí)鐘信號(hào)，同時(shí)將本級(jí)的輸出信號(hào)作為本級(jí)復(fù)位信號(hào)。則當(dāng)前一級(jí)信號(hào)由“0”跳變到“ 1，，的時(shí)候，后級(jí)D觸發(fā)器就會(huì)置“ 1 ”， 而前一級(jí)D觸發(fā)器同時(shí)被復(fù)位為“0”，從而實(shí)現(xiàn)了振蕩。為了實(shí)現(xiàn)自啟動(dòng)，需要在振蕩環(huán)中第一級(jí)D觸發(fā)器的置位端上加一個(gè)短暫的脈沖信號(hào)，使振蕩環(huán)起振，此脈沖由外部輸入。計(jì)數(shù)器完成一次完整的計(jì)數(shù)所用的時(shí)間應(yīng)與開(kāi)關(guān)周期相同，則計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘頻率應(yīng)該為/_to=27X/;=24XlMHZ=16MHZ，由于計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘輸入由振蕩環(huán)的最后一路振蕩信號(hào)提供，所以振蕩環(huán)振蕩頻率即為16MHz。振蕩環(huán)的32路輸出信號(hào) in
都為16MHz的振蕩信號(hào)，每個(gè)振蕩信號(hào)的占空比為1/32的脈沖信號(hào)，并且每一路振蕩信號(hào)相對(duì)于前一路都有一個(gè)延遲，延遲大小等于脈沖信號(hào)的寬度，即為 [(l/16M)/32]s^ 1.95ns。振蕩環(huán)每振蕩一次，計(jì)數(shù)器計(jì)數(shù)值變化一位，4bits的計(jì)數(shù)器完成一次完整的計(jì)數(shù)振蕩環(huán)完成了 16次振蕩，而每一次振蕩又都會(huì)產(chǎn)生32路同頻不同相的振蕩信號(hào)，即因此一個(gè)開(kāi)關(guān)周期內(nèi)含有(16X32=512個(gè))振蕩信號(hào)，見(jiàn)圖5所示。則計(jì)數(shù)器從零開(kāi)始計(jì)數(shù)，當(dāng)計(jì)數(shù)值為a時(shí)，包含振蕩環(huán)a次完整的振蕩，以及第fe+1)次部分振蕩信號(hào)。若計(jì)數(shù)器后接比較器的另一比較端的輸入信號(hào)i/ [/7-l: >a=4’0001，振蕩環(huán)中多路選擇器的輸入控制信號(hào) [ -1:0]=力=5’bl0000時(shí)，此時(shí)比較器輸出高電平，并且多路選擇器將第(a+l=2)個(gè)振蕩周期內(nèi)的第力=16路振蕩信號(hào)選出，S卩如圖7所示的振蕩環(huán)電路中32 路輸出信號(hào)中—路的振蕩信號(hào)。比較器輸出的高電平和的振蕩信號(hào)進(jìn)行邏輯與后作為輸出端的D觸發(fā)器復(fù)位信號(hào)令D觸發(fā)器復(fù)位。而D觸發(fā)器的時(shí)鐘端是振蕩環(huán)最后一路信號(hào)經(jīng)過(guò)16分頻得到一個(gè)頻率為IMHz的時(shí)鐘信號(hào)，每個(gè)時(shí)鐘周期上升沿將D觸發(fā)器數(shù)據(jù)輸入端的高電平送至D觸發(fā)器輸出端，因此當(dāng)D觸發(fā)器異步復(fù)位端信號(hào)起作用時(shí)，D觸發(fā)器輸出端將被復(fù)位為低電平，當(dāng)下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)再將輸出置高。所以根據(jù)所輸入的9位占空比數(shù)字命令，產(chǎn)生的占空比信號(hào)的大小為 (β X 32+力)/512=80/512=15. 625%?？梢钥闯?，在本設(shè)計(jì)中，輸出占空比的大小是由a、力的值決定的，也就是說(shuō)完全是由輸入的占空比數(shù)字命令dn [/7-1:0]決定的，與其他因素?zé)o關(guān)，而改變 [/7-1:0]的值即可得到任意大小的占空比信號(hào)。實(shí)際仿真電路中關(guān)鍵信號(hào)的波形如圖6所示。
權(quán)利要求
1. 一種基于振蕩環(huán)電路的全程可調(diào)數(shù)字脈寬調(diào)制器，包括振蕩環(huán)-計(jì)數(shù)比較電路(1) 和輸出邏輯電路O)，其特征是，所述的振蕩環(huán)-計(jì)數(shù)比較電路(1)包括環(huán)形振蕩器(11)、 多路選通器(12)、計(jì)數(shù)器(13)、比較器(14)和延時(shí)單元(15)，所述環(huán)形振蕩器(11)由左個(gè)相同的D觸發(fā)器首尾相連構(gòu)成，前一級(jí)D觸發(fā)器的輸出端與后一級(jí)D觸發(fā)器的時(shí)鐘端相連， 最后一級(jí)D觸發(fā)器的輸出端連接到第一級(jí)D觸發(fā)器的時(shí)鐘端，所有D觸發(fā)器的輸入端都接高電平，每一級(jí)的D觸發(fā)器異步復(fù)位端信號(hào)由外部使能信號(hào)和本級(jí)D觸發(fā)器的輸出信號(hào)經(jīng)過(guò)一個(gè)或門形成，為使振蕩環(huán)能夠自啟動(dòng)，令外部使能信號(hào)經(jīng)過(guò)一個(gè)延時(shí)單元(1 輸入到第一個(gè)D觸發(fā)器的異步置位端，所述環(huán)形振蕩器(11)的A個(gè)D觸發(fā)器輸出端連接多路選通器(12) A路選通輸入信號(hào)，多路選通器(12)的輸出選控端用于輸入數(shù)字占空比低log》位控制信號(hào)，每一組不同的輸入占空比低log》位控制信號(hào)都選擇輸出相對(duì)應(yīng)的唯一一路選通輸入信號(hào)，環(huán)形振蕩器(11)中最后一級(jí)D觸發(fā)器的輸出端還連接計(jì)數(shù)器(1 的時(shí)鐘輸入端，計(jì)數(shù)器(13)的輸出端與比較器(14)的A輸入端相連，比較器(14)的B輸入端用于接收輸入占空比高log》)位控制命令，當(dāng)比較器(14)A輸入端與B輸入端數(shù)值相等時(shí)， 輸出一個(gè)高電平，否則輸出低電平，所述的輸出邏輯電路⑵包括D觸發(fā)器(22)，在D觸發(fā)器0 的異步復(fù)位端上連接有兩輸入與門且D觸發(fā)器0 的異步復(fù)位端與兩輸入與門輸出端連接，在D觸發(fā)器0 的時(shí)鐘端上連接有分頻器且D觸發(fā)器02) 的時(shí)鐘端與分頻器的輸出端連接，分頻器的輸入端連接環(huán)形振蕩器(11)中第一級(jí)D觸發(fā)器的時(shí)鐘輸入端，D觸發(fā)器0 的輸入端連接高電平，D觸發(fā)器0 的輸出端就是輸出邏輯電路⑵的輸出信號(hào)，所述的比較器(14)輸出端與數(shù)據(jù)選擇器(1 的輸出端分別與兩輸入與門的兩個(gè)輸入端連接。
全文摘要
基于振蕩環(huán)電路的全程可調(diào)數(shù)字脈寬調(diào)制器，包括振蕩環(huán)-計(jì)數(shù)比較電路和輸出邏輯電路。振蕩環(huán)電路由K級(jí)D觸發(fā)器首尾相連構(gòu)成，它與多路選通器，計(jì)數(shù)比較電路一起，根據(jù)外部輸入的數(shù)字占空比控制信號(hào)，產(chǎn)生輸出邏輯電路中輸出D觸發(fā)器所需的復(fù)位信號(hào)，從而將輸出D觸發(fā)器的輸出信號(hào)復(fù)位到低電平，而輸出D觸發(fā)器的時(shí)鐘端則控制將輸入端高電平傳遞到輸出端，復(fù)位信號(hào)和時(shí)鐘信號(hào)共同作用最終在輸出端產(chǎn)生一個(gè)占空比信號(hào)。本發(fā)明在保持常規(guī)振蕩環(huán)結(jié)構(gòu)數(shù)字脈寬調(diào)制器的優(yōu)點(diǎn)的同時(shí)，增大了輸出占空比的可調(diào)范圍，非常適合用于集成在小型手持設(shè)備的電源管理系統(tǒng)中的高頻DC-DC開(kāi)關(guān)電源(SMPS)中。
文檔編號(hào)H03K7/08GK102158208SQ20111008381
公開(kāi)日2011年8月17日 申請(qǐng)日期2011年4月2日 優(yōu)先權(quán)日2011年4月2日
發(fā)明者孫偉鋒, 常昌遠(yuǎn), 徐申, 時(shí)龍興, 王青, 趙安東, 陸生禮 申請(qǐng)人:東南大學(xué)