專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，并且具體地涉及一種有效地應(yīng)用于半導(dǎo)體器件的技術(shù)，該半導(dǎo)體器件例如包括裝配到無線電通信設(shè)備上的天線開關(guān)。
背景技術(shù)：
公開號為2008-11320的日本待審專利(專利文獻1)已經(jīng)描述如下配置，在該配置中，將串聯(lián)耦合的多級場效應(yīng)晶體管中的一些場效應(yīng)晶體管的柵極寬度設(shè)置成比其它場效應(yīng)晶體管的柵極寬度更窄，并且具有固定電容的電容器分別耦合于柵極寬度設(shè)置得窄的場效應(yīng)晶體管的柵極與漏極之間及其柵極與源極之間。

發(fā)明內(nèi)容
在近來的便攜電話中，已經(jīng)不僅添加語音呼叫功能而且添加各種應(yīng)用功能。即已經(jīng)向便攜電話添加除了語音呼叫功能之外的使用便攜電話來觀看和收聽分發(fā)的音樂、 發(fā)送視頻、傳送數(shù)據(jù)等功能。隨著這樣的多功能便攜電話的發(fā)展，全球存在多個頻率頻帶 (GSM(全球移動通信系統(tǒng))頻帶、PCS(個人通信服務(wù))頻帶等)和多個調(diào)制方案(GSM、 EDGE(增強型數(shù)據(jù)速率GSM演進)、WCDMA(寬帶碼分多址)等)。因而，便攜電話需要處理適應(yīng)多個不同頻率頻帶和不同調(diào)制方案的發(fā)送/接收信號。因此，在這樣的便攜電話中，在這些發(fā)送/接收信號的發(fā)送與接收之間共享一個天線，并且通過天線開關(guān)進行對耦合到天線的切換。例如在便攜電話中，發(fā)送信號的功率變得通常高達比如超過1W。因此要求天線開關(guān)具有用于保障高功率發(fā)送信號的高質(zhì)量并且減少生成對其它頻率頻帶中的通信有不利影響的干擾波(高階諧波)的性能。因此，當使用場效應(yīng)晶體管作為配置天線開關(guān)的切換元件時，要求場效應(yīng)晶體管不僅具有高擊穿電壓特性而且具有可以減少高階諧波失真的性能。鑒于前文，使用在寄生電容更少并且線性優(yōu)良的GaAs襯底或者藍寶石襯底之上形成的場效應(yīng)晶體管(例如HEMT(高電子遷移率晶體管))作為配置天線開關(guān)的場效應(yīng)晶體管，以便實現(xiàn)低損耗和低諧波失真。然而，高頻特性優(yōu)良的化合物半導(dǎo)體襯底昂貴并且從減少天線開關(guān)成本考慮并不合乎需要。為了實現(xiàn)天線開關(guān)成本降低，使用在廉價的硅襯底 (S0I (絕緣體上硅)襯底)之上形成的場效應(yīng)晶體管是有效的。然而，廉價的硅襯底具有的問題在于寄生電容與昂貴的化合物半導(dǎo)體襯底相比為大并且諧波失真變得大于在化合物半導(dǎo)體襯底之上形成的場效應(yīng)晶體管的諧波失真。本發(fā)明的目的在于提供一種在實現(xiàn)天線開關(guān)成本降低方面，特別即使在天線開關(guān)包括在硅襯底之上形成的場效應(yīng)晶體管時仍然能夠盡可能多地減少從天線開關(guān)生成的諧波失真的技術(shù)。根據(jù)說明書和附圖的描述將清楚本發(fā)明的上述和其它目的及新穎特征。在本申請中公開的本發(fā)明的發(fā)明方面中的典型方面的發(fā)明內(nèi)容將簡述如下根據(jù)一個典型實施例的一種半導(dǎo)體器件包括天線開關(guān)，該天線開關(guān)具有發(fā)送端子、天線端子和接收端子。然后，天線開關(guān)具有(a)在發(fā)送端子與天線端子之間串聯(lián)耦合的多個第一場效應(yīng)晶體管，(b)在接收端子與天線端子之間串聯(lián)耦合的多個第二場效應(yīng)晶體管，(c)在發(fā)送端子與GND端子之間串聯(lián)耦合的多個第三場效應(yīng)晶體管和(d)在接收端子與GND端子之間耦合的第四場效應(yīng)晶體管。這時，在第三場效應(yīng)晶體管中，在表明在關(guān)斷的第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間的電容的關(guān)斷電容方面，至少耦合到發(fā)送端子的第三場效應(yīng)晶體管大于耦合到GND端子的第三場效應(yīng)晶體管。根據(jù)另一典型實施例的一種半導(dǎo)體器件包括天線開關(guān)，該天線開關(guān)具有發(fā)送端子、天線端子和接收端子。然后，天線開關(guān)具有(a)在發(fā)送端子與天線端子之間串聯(lián)耦合的多個第一場效應(yīng)晶體管，(b)在接收端子與天線端子之間串聯(lián)耦合的多個第二場效應(yīng)晶體管，(c)在發(fā)送端子與GND端子之間串聯(lián)耦合的多個第三場效應(yīng)晶體管和(d)在接收端子與GND端子之間耦合的第四場效應(yīng)晶體管。另外，電容性元件分別耦合于第三場效應(yīng)晶體管中的至少一些第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間。這時，在第三場效應(yīng)晶體管中，在各自表明在關(guān)斷的第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間的電容的關(guān)斷電容相同之時，電容元件耦合于耦合到發(fā)送端子的第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間。在本申請中公開的本發(fā)明的發(fā)明方面中的一個典型方面所獲得的有利效果將簡要說明如下有可能盡可能多地減少從天線開關(guān)生成的諧波失真。


圖1是示出了根據(jù)本發(fā)明第一實施例的便攜電話的配置的框圖；圖2是圖示了雙頻帶結(jié)構(gòu)的便攜電話的配置的框圖；圖3是描繪了根據(jù)比較例子的天線開關(guān)的電路配置的圖；圖4是用于描述向TX并聯(lián)晶體管和RX串聯(lián)晶體管施加等效電壓幅度的圖；圖5示出了其中向配置TX并聯(lián)晶體管的各MISFET均勻地分布電壓幅度的理想狀態(tài)的圖；圖6是圖示了其中向配置TX并聯(lián)晶體管的相應(yīng)MISFET施加的電壓幅度變得非均勻的狀態(tài)的圖；圖7是用于描述向配置TX并聯(lián)晶體管的各MISFET施加的電壓幅度的非均勻性的生成機制的圖；圖8是用于描述由于生成向配置TX并聯(lián)晶體管的各MISFET施加的電壓幅度的非均勻性而生成高階諧波的圖；圖9是示出了存在于源極到柵極的電容與漏極到柵極的電容之間的電壓相關(guān)性的圖10是用于描述由于生成向配置TX并聯(lián)晶體管的各MISFET施加的電壓幅度的非均勻性而生成高階諧波的圖；圖11是示出了根據(jù)第一實施例的天線開關(guān)的電路配置的圖；圖12是用于說明根據(jù)第一實施例的向配置TX并聯(lián)晶體管的各MISFET施加的電壓幅度的非均勻性的抑制機制的圖；圖13是示出了在串聯(lián)耦合于發(fā)送端子與GND端子之間的MISFET的數(shù)目與MISFET 的柵極寬度之間的關(guān)系的圖形；圖14是圖示了在串聯(lián)耦合于發(fā)送端子與GND端子之間的MISFET的數(shù)目與向 MISFET施加的電壓幅度之間的關(guān)系的圖形；圖15是示出了根據(jù)第一實施例的RF模塊的裝配配置的透視圖；圖16是示出了根據(jù)第一實施例的配置天線開關(guān)的半導(dǎo)體芯片的平面圖；圖17是圖示了根據(jù)比較例子的配置天線開關(guān)的半導(dǎo)體芯片的平面圖；圖18是示出了根據(jù)第一實施例的TX并聯(lián)晶體管的布局配置的平面圖；圖19是描繪了根據(jù)第一修改的TX并聯(lián)晶體管的布局配置的平面圖；圖20是示出了根據(jù)第二修改的TX并聯(lián)晶體管的布局配置的平面圖；圖21是示出了根據(jù)第三修改的TX并聯(lián)晶體管的布局配置的平面圖；圖22是示出了第一實施例中的各MISFET的器件結(jié)構(gòu)的平面圖；圖23是圖示了第一實施例中的各MISFET的橫截面的橫截面圖；圖24是示出了在根據(jù)第一實施例的技術(shù)思想被應(yīng)用于的天線開關(guān)和根據(jù)比較例子的天線開關(guān)中在頻率為0. 9GHz時二階諧波失真與輸入功率的相關(guān)性的圖形；圖25是示出了在根據(jù)第一實施例的技術(shù)思想被應(yīng)用于的天線開關(guān)和根據(jù)比較例子的天線開關(guān)中在頻率為0. 9GHz時三階諧波失真與輸入功率的相關(guān)性的圖形；圖26是示出了根據(jù)第二實施例的天線開關(guān)的電路配置的圖；圖27是圖示了根據(jù)第三實施例的天線開關(guān)的電路配置的圖；圖28是描繪了第三實施例的TX并聯(lián)晶體管和電容性元件的布局配置的平面圖；圖29是示出了根據(jù)第四修改的天線開關(guān)的電路配置的圖；圖30是圖示了根據(jù)第五修改的天線開關(guān)的電路配置的圖；圖31是示出了根據(jù)第四實施例的MISFET的器件結(jié)構(gòu)的平面圖；并且圖32是圖示了根據(jù)第四實施例的MISFET的橫截面的橫截面圖。
具體實施例方式只要在以下實施例中為求便利而需要，都會將主題內(nèi)容劃分成多個章節(jié)或者實施例來描述。然而，除非另有具體指明，則它們并非互不相關(guān)。一個章節(jié)或者實施例將作為對一些或者所有其它章節(jié)或者實施例的修改、細節(jié)、補充說明等。當在以下實施例中引用要素數(shù)字等(包括件數(shù)、數(shù)值、數(shù)量、范圍等)時，其數(shù)字除非另有具體指明和在原理上明確限于具體數(shù)字則并不限于具體數(shù)字而可以大于或者小于或者等于該具體數(shù)字。也無需贅言，在以下實施例中運用的部件(包括要素步驟等)除非另有具體指明和在原理上視為明確必需則并非總為必需。
類似地，當在以下實施例中引用部件等的形狀、位置關(guān)系等時，除非另有具體指明和在原理上視為并非明確這樣，則它們將包括與它們的形狀等基本上相似或者類似的形狀等。這甚至類似地適用于上述數(shù)值和范圍。在用于說明實施例的所有附圖中，相同標號在原則上分別附于相同部件，并且將省略它們的重復(fù)描述。附帶提一點，即使在平面圖的情況下仍然可以提供一些影線以使附圖易于閱讀。第一實施例<便攜電話的配置和操作>圖1是示出了便攜電話的發(fā)送/接收部的配置的框圖。如圖1中所示，便攜電話 1包括控制單元⑶、接口單元IFU、基帶單元BBU、RF集成電路單元RFIC、功率放大器ΗΡΑ、 低噪聲放大器LNA、天線開關(guān)ASW和天線ΑΝΤ。接口單元IFU具有處理來自用戶(呼叫者)的音頻信號的功能。即接口單元IFU 具有在用戶與便攜電話之間進行接口的功能?；鶐卧狟BU內(nèi)置與中央控制單元對應(yīng)的 CPU并且數(shù)字處理在發(fā)送時經(jīng)由操作單元從用戶(呼叫者)發(fā)送的音頻信號(模擬信號) 以由此實現(xiàn)生成基帶信號。另一方面，在接收時，基帶單元BBU能夠根據(jù)作為數(shù)字信號的基帶信號生成音頻信號。另外，控制單元CU耦合到基帶單元BBU并且具有控制基帶信號在基帶單元BBU中的處理的功能。RF集成電路單元RFIC能夠在發(fā)送時調(diào)制基帶信號以生成射頻信號而在接收時解調(diào)接收信號以生成基帶信號。這時，控制單元⑶甚至耦合到RF集成電路單元RFIC并且也具有控制RF集成電路單元RFIC中對發(fā)送信號的調(diào)制和對接收信號的解調(diào)的功能。功率放大器HPA屬于如下電路，該電路用從功率源供應(yīng)的功率重新生成與弱輸入信號相似的高功率信號。另一方面，低噪聲放大器LNA放大接收信號而不放大接收信號中包含的噪聲。提供天線開關(guān)ASW以將向便攜電話1輸入的接收信號和從便攜電話1輸出的發(fā)送信號相互分離。天線ANT用來發(fā)送和接收無線電波。天線開關(guān)ASW例如具有發(fā)送端子TX、 接收端子RX和天線端子ANT (OUT)。發(fā)送端子TX耦合到功率放大器HPA，而接收端子RX耦合到低噪聲放大器LNA。另外，天線端子ANT(OUT)電耦合到天線ANT。天線開關(guān)ASW耦合到控制單元CU，該控制單元控制天線開關(guān)ASW中的開關(guān)的切換操作。以上述方式配置便攜電話1。下文將簡要說明其操作。首先將給出對發(fā)送信號的情況的描述。當經(jīng)由接口單元IFU向基帶單元BBU輸入信號如音頻信號時，基帶單元BBU 數(shù)字處理模擬信號、比如音頻信號。因此，向RF集成電路單元RFIC輸入生成的基帶信號。 RF集成電路單元RFIC借助調(diào)制信號源和混頻器將輸入的基帶信號轉(zhuǎn)換成RF (射頻)信號。 從RF集成電路單元RFIC向功率放大器(RF模塊)HPA輸出這樣轉(zhuǎn)換的信號。向功率放大器HPA輸入的RF信號由功率放大器HPA放大，繼而通過天線開關(guān)ASW從天線ANT發(fā)送。具體而言，天線開關(guān)ASW以電耦合到功率放大器HPA的發(fā)送端子TX電耦合到天線ANT這樣的方式進行進行它的切換。因此，通過天線開關(guān)ASW從天線ANT發(fā)送由功率放大器HPA放大的RF信號。接著將給出對接收信號的情況的描述。由天線ANT接收的RF信號(接收信號) 經(jīng)由天線開關(guān)ASW向低噪聲放大器LNA輸入。具體而言，天線開關(guān)ASW進行它的切換以相互電耦合天線ANT和接收端子RX。因此，由天線ANT接收的接收信號向天線開關(guān)ASW的接收端子RX發(fā)送。由于天線開關(guān)ASW的接收端子RX耦合到低噪聲放大器LNA，所以從天線開關(guān)ASW的接收端子RX向低噪聲放大器LNA輸入接收信號。然后，接收信號由低噪聲放大器 LNA放大，并且隨后輸入到RF集成電路單元RFIC。RF集成電路單元RFIC通過調(diào)制信號源和混頻器進行它的頻率轉(zhuǎn)換。然后，檢測頻率轉(zhuǎn)換的信號以提取基帶信號。隨后，從RF集成電路單元RFIC向基帶單元BBU輸出基帶信號?；鶐盘栍苫鶐卧狟BU處理，從而通過接口單元IFU從便攜電話1輸出音頻信號。上文示出了發(fā)送和接收單個基帶信號的便攜電話1的簡易配置及其操作。近年來，已經(jīng)向便攜電話不僅添加語音呼叫功能而且添加各種應(yīng)用功能。即已經(jīng)向便攜電話添加除了語音呼叫功能之外的諸如使用便攜電話來觀看和收聽分發(fā)的音樂、發(fā)送視頻、傳送數(shù)據(jù)等功能。在便攜電話這樣多功能化時，全球存在大量頻率頻帶和調(diào)制方案。因而，存在如下便攜電話，這些便攜電話適應(yīng)與多個不同頻率頻帶和調(diào)制方案對應(yīng)的信號發(fā)送/接收。圖2是示出了例如發(fā)送和接收雙頻帶信號的便攜電話1的配置的框圖。圖2中所示便攜電話ι的配置幾乎類似于圖1中所示便攜電話1的基本配置。圖2中所示便攜電話 1與圖1中所示便攜電話不同在于為了發(fā)送和接收多個不同頻帶的信號而提供與相應(yīng)頻率頻帶的信號對應(yīng)的功率放大器和低噪聲放大器。例如已知有落在第一頻率頻帶中的信號和落在第二頻率頻帶中的信號作為落在不同頻率頻帶內(nèi)的信號。作為第一頻率頻帶的信號，可以提到使用GSM(全球移動通信系統(tǒng))方案的信號。它們是使用GSM低頻率頻帶的 824MHz至915MHz作為頻率頻帶的信號。另一方面，作為落在第二頻率頻帶中的信號，可以提到使用GSM(全球移動通信系統(tǒng))方案的信號。它們是使用GSM高頻率頻帶的1710MHz 至1910MHz作為頻率頻帶的信號。在圖2中所示便攜電話1中，接口單元IFU、基帶單元BBU、RF集成電路單元RFIC 和控制單元CU能夠處理落在第一頻率頻帶和第二頻率頻帶內(nèi)的信號。與落在第一頻率頻帶內(nèi)的信號對應(yīng)地提供功率放大器HPAl和低噪聲放大器LNAl。與落在第二頻率頻帶內(nèi)的信號對應(yīng)地提供功率放大器HPA2和低噪聲放大器LNA2。也就是說，兩個發(fā)送路徑和兩個接收路徑與多個不同頻率頻帶的信號關(guān)聯(lián)地存在于圖2中所示雙頻帶系統(tǒng)的便攜電話1中。因而，四個切換端子存在于天線開關(guān)ASW中。即與第一頻率頻帶的發(fā)送信號對應(yīng)地提供發(fā)送端子TXl而與第一頻率頻帶的接收信號對應(yīng)地提供接收端子RXl。與第二頻率頻帶的發(fā)送信號對應(yīng)地提供發(fā)送端子TX2而與第二頻率頻帶的接收信號對應(yīng)地提供接收端子RX2。因此，四個切換端子存在于天線開關(guān)ASW中，但是對這些端子的切換由控制單元 CU控制。上文示出了發(fā)送和接收雙頻帶信號的便攜電話1的簡易配置。便攜電話1的操作類似于發(fā)送和接收單頻帶信號的便攜電話1的操作。<根據(jù)比較例子的天線的電路配置>接著將說明天線開關(guān)的電路配置。雖然在本說明書中主要說明圖1中所示單頻帶系統(tǒng)的便攜電話1中所用天線開關(guān)ASW的電路配置，但是圖2中所示雙頻帶系統(tǒng)的便攜電話1中所用天線開關(guān)ASW的電路配置是幾乎類似的。圖3是示出了根據(jù)本發(fā)明人研究的比較例子的天線開關(guān)ASW的電路配置的圖。 如圖3中所示，根據(jù)比較例子的天線開關(guān)ASW具有發(fā)送端子TX、接收端子RX和天線端子ANT (OUT)。根據(jù)比較例子的天線開關(guān)ASW具有在發(fā)送端子TX與天線端子ANT (OUT)之間提供的TX串聯(lián)晶體管SE(TX)和在接收端子RX與天線端子ANT (OUT)之間提供的RX串聯(lián)晶體管SE(RX)。另外，根據(jù)比較例子的天線開關(guān)ASW具有在發(fā)送端子TX與GND端子之間提供的TX并聯(lián)晶體管SH(TX)并且具有在接收端子RX與GND端子之間提供的RX并聯(lián)晶體管 SH(RX)。在發(fā)送端子TX與天線端子ANT (OUT)之間提供的TX串聯(lián)晶體管SE (TX)包括例如串聯(lián)耦合的五個MISFET (金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)％。這時，各MISFET %具有源極區(qū)域、漏極區(qū)域和柵極電極。在本說明書中，MISFET %的源極區(qū)域和漏極區(qū)域相互對稱。 然而在配置TX串聯(lián)晶體管SE(TX)的MISFET ( 中，在發(fā)送端子TX側(cè)上的區(qū)域定義為漏極區(qū)域，而在天線端子ANT(OUT)側(cè)上的區(qū)域定義為源極區(qū)域。另外，各MISFET ( 的柵極電極通過柵極電阻器GR耦合到控制端子Vtx。柵極電阻器GR屬于用于防止高頻信號向控制端子 Vtx泄漏的隔離電阻器。換而言之，柵極電阻器GR具有衰減高頻信號的功能。在這樣配置的TX串聯(lián)晶體管SE (TX)中，通過控制向控制端子Vtx施加的電壓來控制串聯(lián)耦合的MISFET Qn的接通/關(guān)斷，由此在發(fā)送端子TX與天線端子ANT (OUT)之間電耦合或者在其間電切斷。 也就是說，TX串聯(lián)晶體管SE(TX)作為用于在發(fā)送端子TX和天線端子ANT(OUT)的電耦合和去耦合之間進行切換的開關(guān)來工作。配置TX串聯(lián)晶體管SE(TX)的五個MISFET Qn的柵極寬度(Wg = Wl)相同并且相對大。這是因為接通電阻可以隨著各柵極寬度變得更大而減少。因此，當發(fā)送端子TX和天線端子ANT(OUT)相互電耦合以對發(fā)送信號進行發(fā)送時，可以通過減少發(fā)送路徑的接通電阻來減少功耗。隨后，在接收端子RX與天線端子ANT(OUT)之間提供的RX串聯(lián)晶體管SE(RX)例如與TX串聯(lián)晶體管SE(TX) —樣也包括串聯(lián)耦合的五個MISFET QN。這時，各MISFET %具有源極區(qū)域、漏極區(qū)域和柵極電極。在本說明書中，MISFET %的源極區(qū)域和漏極區(qū)域為對稱關(guān)系。然而在配置RX串聯(lián)晶體管SE(RX)的MISFET %中，在天線端子ANT (OUT)側(cè)上的區(qū)域定義為漏極區(qū)域，而在接收端子RX側(cè)上的區(qū)域定義為源極區(qū)域。另外，MISFETOn的柵極電極經(jīng)由柵極電阻器GR耦合到控制端子VKX。柵極電阻器GR是用于防止高頻信號向控制端子Vkx中泄漏的隔離電阻器。換而言之，柵極電阻器具有衰減高頻信號的功能。在這樣配置的RX串聯(lián)晶體管SE (RX)中，通過控制向控制端子Vkx施加的電壓來控制串聯(lián)耦合的 MISFET ( 的接通/關(guān)斷，從而接收端子RX和天線端子ANT (OUT)相互電耦合或者彼此電切斷。也就是說，RX串聯(lián)晶體管SE(RX)作為用于切換在接收端子RX與天線端子ANT (OUT)之間電耦合/去耦合的開關(guān)來工作。配置RX串聯(lián)晶體管SE(RX)的五個MISFET Qn的柵極寬度(Wg = W2)相同并且相對大。這是因為隨著各MISFET的柵極寬度增加而可以減少接通電阻。因此，當接收端子RX 和天線端子ANT(OUT)相互耦合以發(fā)送接收信號時，可以通過減少接收路徑的接通電阻來減少功耗。接著，在發(fā)送端子TX與GND端子之間提供的TX并聯(lián)晶體管SH(TX)例如包括串聯(lián)耦合的五個MISFET⑷至知。在這一情況下，各MISFET⑷至具有源極區(qū)域、漏極區(qū)域和柵極電極。在本說明書中，各MISFET 0 至％5的源極區(qū)域和漏極區(qū)域相互對稱。然而在配置TX并聯(lián)晶體管SH(TX)的各MISFET Qw至中，在發(fā)送端子TX側(cè)上的區(qū)域定義為漏極區(qū)域，而在GND端子側(cè)上的區(qū)域定義為源極區(qū)域。另外，各MISFET Qw至Qn5的柵極電極經(jīng)由柵極電阻器GR耦合到控制端子VKX。柵極電阻器GR屬于用于防止高頻信號向控制端子Vkx中泄漏的隔離電阻器。換而言之，柵極電阻器GR具有衰減高頻信號的功能。這里，上文所指的TX串聯(lián)晶體管SE(TX)是作為天線開關(guān)ASW而需要的部件，因為TX串聯(lián)晶體管SE(TX)作為如下開關(guān)來工作，該開關(guān)用于切換在發(fā)送端子TX與天線端子 ANT(OUT)之間耦合/去耦合用于對發(fā)送信號進行發(fā)送的發(fā)送路徑。對照而言，TX并聯(lián)晶體管SH(TX)適于在切換在發(fā)送端子TX與GND端子之間的耦合/去耦合，并且未直接通過在發(fā)送端子TX與GND端子之間的路徑直接對發(fā)送信號進行發(fā)送。因此需要提供TX并聯(lián)晶體管SH(TX)是可疑的。然而，TX并聯(lián)晶體管SH(TX)具有用天線對接收信號進行接收的重要功能。下文將描述TX并聯(lián)晶體管SH(TX)的功能。當從天線對接收信號進行接收時，在天線開關(guān)ASW中接通RX串聯(lián)晶體管SE(RX)以將天線端子ANT(OUT)電耦合到接收端子RX。 因此，由天線接收的接收信號經(jīng)由接收端子RX從天線端子ANT(OUT)向接收電路發(fā)送。由于然后不必允許向發(fā)送路徑側(cè)發(fā)送接收信號，所以關(guān)斷在天線端子ANT(OUT)與發(fā)送端子TX 之間提供的TX串聯(lián)晶體管。因此，未向發(fā)送端子TX側(cè)發(fā)送從天線向天線端子ANT(OUT)輸入的接收信號。由于通過關(guān)斷TX串聯(lián)晶體管SE(TX)來電切斷在天線端子ANT(OUT)與發(fā)送端子TX之間的發(fā)送路徑，所以接收信號理想地視為未向發(fā)送路徑中泄漏。然而實際上， TX串聯(lián)晶體管SE(TX)在配置TX串聯(lián)晶體管SE(TX)的MISFET Qn中關(guān)斷這樣的事實可以視為在MISFET ( 的源極區(qū)域與漏極區(qū)域之間電生成關(guān)斷電容。出于這一原因，作為高頻信號的接收信號將經(jīng)由這一關(guān)斷電容向發(fā)送端子TX側(cè)泄漏。由于接收信號的功率小，所以可優(yōu)選的是從天線端子ANT(OUT)向接收端子RX側(cè)高效發(fā)送接收信號。也就是，有必要抑制接收信號經(jīng)由TX串聯(lián)晶體管SE(TX)的關(guān)斷電容向發(fā)送端子TX側(cè)的泄漏。具體而言，鑒于減少接通電阻而增加配置TX串聯(lián)晶體管SE(TX)的各MISFET ( 的柵極寬度。換而言之， MISFET %的柵極寬度的這樣的增加可以是關(guān)斷電容的增加。在這一情況下，由于TX串聯(lián)晶體管SE(TX)具有串聯(lián)耦合的五個MISFET Qn，所以TX串聯(lián)晶體管SE(TX)的組合電容小于一個MISFET ( 的關(guān)斷電容。雖然這樣，但是TX串聯(lián)晶體管SE(TX)的關(guān)斷電容大到不可忽略。TX串聯(lián)晶體管SE(TX)的關(guān)斷電容的增加意味著作為高頻信號的接收信號相應(yīng)地更可能向發(fā)送側(cè)泄漏。因此，僅在發(fā)送端子TX與天線端子ANT (OUT)之間提供TX串聯(lián)晶體管SE(TX)不能充分抑制接收信號的泄漏。因此，在發(fā)送端子TX與GND端子之間提供TX并聯(lián)晶體管SH (TX)。也就是說，接收信號即使在TX串聯(lián)晶體管SE(TX)處于關(guān)斷狀態(tài)時仍然向發(fā)送端子TX側(cè)泄漏。然而，如果可以在發(fā)送端子TX處充分反射已經(jīng)向發(fā)送端子TX側(cè)泄漏的接收信號，則可以抑制向發(fā)送端子TX側(cè)泄漏的接收信號。即提供在發(fā)送端子TX與GND端子之間提供的TX并聯(lián)晶體管 SH(TX)以便在發(fā)送端子TX處充分反射接收信號?？梢酝ㄟ^將發(fā)送端子TX接地到GND來實現(xiàn)在發(fā)送端子TX處充分反射作為高頻信號的接收信號。換而言之，如果有可能在發(fā)送端子TX與GND端子之間設(shè)置盡可能低的阻抗， 則可以在發(fā)送端子TX處充分反射接收信號。因此，在接收時，在發(fā)送端子TX側(cè)，通過關(guān)斷 TX串聯(lián)晶體管SE(TX)而接通TX并聯(lián)晶體管SH(TX)來將發(fā)送端子TX和GND端子相互電耦合。因此，即使接收信號向發(fā)送端子TX側(cè)泄漏，仍然可以在發(fā)送端子TX處充分反射接收信號。因此有可能抑制向發(fā)送端子TX側(cè)泄漏的接收信號。TX并聯(lián)晶體管SH(TX)例如包括五個MISFET 0 至％5。這里，串聯(lián)耦合多個MISFET Qni至的原因在于在發(fā)送時，高功率發(fā)送信號流入發(fā)送端子TX，并且根據(jù)它的關(guān)系，在發(fā)送端子TX與GND端子之間施加大電壓幅度。也就是說，通過串聯(lián)耦合MISFET Qni至％5， 即使在發(fā)送端子TX與GND端子之間施加大電壓幅度，向各MISFET Qni至Qn5施加的電壓幅度仍然可以減少至它的的擊穿電壓或者更低。另外，期望甚至在TX并聯(lián)晶體管SH(TX)處減少TX并聯(lián)晶體管SH(TX)的接通電阻。這是因為當接通TX并聯(lián)晶體管SH(TX)時，發(fā)送端子TX和GND端子將相互電耦合，然而在這一情況下，如果TX并聯(lián)晶體管SH(TX)的接通電阻高，則在發(fā)送端子TX與GND端子之間的阻抗將增加，因而不能在發(fā)送端子TX處充分反射向發(fā)送端子TX側(cè)泄漏的接收信號。因而，配置TX并聯(lián)晶體管SH(TX)的各MISFET Qw至 Qn5的柵極寬度視為與TX串聯(lián)晶體管SE(TX) —樣設(shè)置得更大。然而實際上，配置TX并聯(lián)晶體管SH(TX)的各MISFET Qni至Qn5的柵極寬度減少至配置TX串聯(lián)晶體管SE(TX)的各MISFETOnW柵極寬度的約1/10。這基于下文所示原因。 也就是說，當從天線對發(fā)送信號進行發(fā)送時，通過接通TX串聯(lián)晶體管SE (TX)來相互電耦合發(fā)送端子TX和天線端子ANT (OUT)。這時，關(guān)斷在發(fā)送端子TX與GND端子之間提供的TX并聯(lián)晶體管SH(TX)。在這一情況下，當增加配置TX并聯(lián)晶體管SH(TX)的各MISFET %至Qn5 的柵極寬度時，其關(guān)斷電容變大。增加TX并聯(lián)晶體管SH(TX)的關(guān)斷電容意味著通過TX并聯(lián)晶體管SH(TX)的關(guān)斷電容從發(fā)送端子TX向GND端子泄漏的發(fā)送信號增加。即配置TX 并聯(lián)晶體管SH(TX)的各MISFET Qw至Qn5的柵極寬度不能以與TX串聯(lián)晶體管SE (TX)類似的方式設(shè)置得更大，因為有必要抑制從發(fā)送端子TX向GND端子泄漏的發(fā)送信號的增加。根據(jù)上文，配置TX并聯(lián)晶體管SH(TX)的五個MISFET⑷至Qn5中的各MISFET %的柵極寬度 (Wg = W3)小于配置TX串聯(lián)晶體管SE(TX)的各MISFETOn的柵極寬度。附帶提一點，配置 TX并聯(lián)晶體管SH(TX)的五個MISFET Qni至Qn5的柵極寬度(Wg = W3)相同。隨后，在接收端子RX與GND端子之間提供的RX并聯(lián)晶體管SH(RX)例如包括一個 MISFET Qno在這一情況下，MISFET %具有源極區(qū)域、漏極區(qū)域和柵極電極。在本說明書中， MISFET %的源極區(qū)域和漏極區(qū)域?qū)ΨQ。然而在配置RX并聯(lián)晶體管SH(RX)的MISFET QN 中，在接收端子RX側(cè)上的區(qū)域定義為漏極區(qū)域，而在GND端子側(cè)上的區(qū)域定義為源極區(qū)域。 另外，MISFET ( 的柵極電極經(jīng)由柵極電阻器GR耦合到控制端子VTX。柵極電阻器GR屬于用于防止高頻信號向控制端子Vtx中泄漏的隔離電阻器。換而言之，柵極電阻器GR具有衰減高頻信號的功能。這里，在發(fā)送時，即使當RX串聯(lián)晶體管SE(RX)在關(guān)斷狀態(tài)中時，發(fā)送信號仍然向接收端子RX側(cè)泄漏，因為RX串聯(lián)晶體管SE(RX)具有關(guān)斷電容。然而，如果可以在接收端子RX處充分反射向接收端子RX側(cè)泄漏的發(fā)送信號，則可以抑制向接收端子RX側(cè)泄漏的發(fā)送信號。也就是說，提供在接收端子RX與GND端子之間提供的RX并聯(lián)晶體管SH(RX)以便在接收端子RX處充分反射發(fā)送信號?？梢酝ㄟ^將接收端子RX接地到GND來實現(xiàn)在接收端子RX處充分反射作為高頻信號的發(fā)送信號。換而言之，如果有可能在接收端子RX與GND端子之間設(shè)置盡可能低的阻抗， 則可以在接收端子RX處充分反射發(fā)送信號。出于這一原因，在發(fā)送時，在接收端子RX側(cè)上， 通過關(guān)斷RX串聯(lián)晶體管SE(RX)而接通RX并聯(lián)晶體管SH(RX)來將接收端子RX和GND端子相互電耦合。因此，即使發(fā)送信號向接收端子RX側(cè)泄漏，也可以抑制向接收端子RX側(cè)泄漏的發(fā)送信號，因為可以在接收端子RX處充分反射該發(fā)送信號。RX并聯(lián)晶體管SH(RX)例如包括一個MISFET %。這里不同于TX并聯(lián)晶體管 SH(TX)，未串聯(lián)耦合多個MISFET ( 的原因在于在接收時，僅小功率接收信號流入接收端子RX，并且根據(jù)它的關(guān)系，甚至可以在一個MISFET %處充分保證擊穿電壓。另外，期望甚至在RX并聯(lián)晶體管SH(RX)處減少RX并聯(lián)晶體管SH(RX)的接通電阻。也就是說，這是因為當接通RX并聯(lián)晶體管SH(RX)時，接收端子RX和GND端子將相互電耦合，然而在這一情況下，如果RX并聯(lián)晶體管SH(RX)的接通電阻高，則在接收端子RX與GND端子之間的阻抗將增加，并因而不能在接收端子RX處充分反射向接收端子RX側(cè)泄漏的發(fā)送信號。然而即使在RX并聯(lián)晶體管SH(RX)處，當過量增加?xùn)艠O寬度以減少其接通電阻時，經(jīng)由RX并聯(lián)晶體管SH(RX)的關(guān)斷電容從天線端子ANT (OUT)向GND端子泄漏的接收信號增加。出于這一原因，配置RX并聯(lián)晶體管SH(RX)的MISFET Qni的柵極寬度不能與TX串聯(lián)晶體管SE(TX) 一樣增加，因為有必要抑制從發(fā)送端子TX向GND端子泄漏的發(fā)送信號的增加。根據(jù)上文， 配置RX并聯(lián)晶體管SH(RX)的一個MISFETQn的柵極寬度(Wg = W4)變得小于配置RX串聯(lián)晶體管SE(RX)的各MISFET %的柵極寬度。如上文所述配置根據(jù)比較例子的天線開關(guān)ASW。下文將描述其操作。首先將描述在發(fā)送時的操作。在圖3中，在發(fā)送時，接通TX串聯(lián)晶體管SE(TX)和RX并聯(lián)晶體管SH(RX)， 并且關(guān)斷TX并聯(lián)晶體管SH(TX)和RX串聯(lián)晶體管SE(RX)。因此，發(fā)送端子TX和天線端子 ANT(OUT)相互電耦合，并且接收端子RX和天線端子ANT(OUT)彼此電切斷。因而，從發(fā)送端子TX向天線端子ANT (OUT)輸出發(fā)送信號。這時，雖然RX串聯(lián)晶體管SE (RX)關(guān)斷，但是存在關(guān)斷電容。因此，作為高頻信號的發(fā)送信號的部分將經(jīng)由RX串聯(lián)晶體管SE(RX)的關(guān)斷電容向接收端子RX泄漏。然而由于RX并聯(lián)晶體管SH(RX)接通，所以接收端子RX和GND 端子相互電耦合，并且在接收端子RX與GND端子之間的阻抗置于低阻抗狀態(tài)。出于這一原因，在接收端子RX處充分反射已經(jīng)向接收端子RX側(cè)泄漏的發(fā)送信號。因而，抑制了向接收端子RX泄漏發(fā)送信號，并因此從發(fā)送端子TX向天線端子ANT (OUT)對發(fā)送信號進行高效地發(fā)送。以這一方式從天線端子ANT(OUT)輸出發(fā)送信號。接著將描述在接收時的操作。在圖3中，在接收時，接通RX串聯(lián)晶體管SE(RX)和 TX并聯(lián)晶體管SH(TX)，并且關(guān)斷RX并聯(lián)晶體管SH(RX)和TX串聯(lián)晶體管SE(TX)。因此， 接收端子RX和天線端子ANT (OUT)相互電耦合，并且發(fā)送端子TX和天線端子ANT (OUT)彼此電切斷。因而，從天線端子ANT(OUT)向接收端子RX發(fā)送接收信號。這時，雖然TX串聯(lián)晶體管SE(TX)關(guān)斷，但是存在關(guān)斷電容。因此，作為高頻信號的接收信號的部分將經(jīng)由TX 串聯(lián)晶體管SE(TX)的關(guān)斷電容向發(fā)送端子TX側(cè)泄漏。然而由于TX并聯(lián)晶體管SH(TX)接通，所以發(fā)送端子TX和GND端子相互電耦合，并且在發(fā)送端子TX與GND端子之間的阻抗置于低阻抗狀態(tài)。出于這一原因，在發(fā)送端子TX處充分反射已經(jīng)向發(fā)送端子TX側(cè)泄漏的接收信號。因而，從天線端子ANT (OUT)向接收端子RX側(cè)高效發(fā)送接收信號，因為抑制了向發(fā)送端子TX泄漏接收信號。以這一方式從天線端子ANT (OUT)向接收端子RX側(cè)發(fā)送接收信號。<比較例子中的天線開關(guān)的問題>雖然如上文所述配置根據(jù)比較例子的天線開關(guān)ASW，但是比較例子中的天線開關(guān)ASW引起發(fā)送信號的非線性(諧波失真)增加的問題。要求天線開關(guān)ASW具有用于保證高功率發(fā)送信號的高質(zhì)量并且減少生成對其它頻率頻帶中的通信有不利影響的干擾波(高階諧波)的性能。然而在根據(jù)比較例子的天線開關(guān)ASW中，特別是生成高階諧波成為問題。 下文將描述這一問題如何出現(xiàn)的機制。圖4是示出了比較例子的天線開關(guān)ASW在發(fā)送時的狀態(tài)的電路圖。在圖4中，在天線開關(guān)ASW的天線端子ANT (OUT)與GND端子之間耦合的負載假設(shè)為負載T^并且在天線開關(guān)ASW的接收端子RX與GND端子之間耦合的負載假設(shè)為負載&。在這一狀態(tài)中，考慮從天線開關(guān)ASW的發(fā)送端子TX輸入具有功率Pin的發(fā)送信號這樣的情況。這時，在天線開關(guān) ASff中，TX串聯(lián)晶體管SE(TX)和RX并聯(lián)晶體管SH(RX)接通，并且TX并聯(lián)晶體管SH(TX) 和RX串聯(lián)晶體管SE(RX)關(guān)斷。因此，向在發(fā)送端子TX與GND端子之間耦合的TX并聯(lián)晶體管SH(TX)和向在天線端子ANT(OUT)與接收端子RX之間耦合的RX串聯(lián)晶體管SE(RX) 施加與向負載4施加的電壓幅度基本上相同的電壓幅度。這一電壓幅度的最大值假設(shè)為電壓幅度Vupeak)?，F(xiàn)在將關(guān)注TX并聯(lián)晶體管SH(TX)。由于TX并聯(lián)晶體管SH(TX)包括在發(fā)送端子TX與GND端子之間串聯(lián)耦合的五個MISFET Qni至％5，所以電壓幅度Vupeak)視為向這些 MISFET Qni至Qn5中的各MISFET Qn等分和分布。也就是說，如圖5中所示，向配置TX并聯(lián)晶體管SH(TX)的五個MISFET⑷至Qn5中的各MISFET %理想地施加電壓幅度VUpeak)/5。 然而實際上，不會向五個MISFET Qni至Qn5中的各MISFET Qn施加相等電壓幅度VUpeak)/5。 實際上，如圖6中所示，分別向五個MISFET⑷至Qn5施加電壓幅度Vuipeak)至VL5ipeak)。即向 MISFET Qni施加電壓幅度Vuipeak)，向MISFET Qn2施加電壓幅度Vmpeak)。類似地，向MISFETQn3 施加電壓幅度Vc3ipeak)，向MISFET Qn4施加電壓幅度VL4ipeak)。另外，向MISFET Qn5施加電壓幅度l(peak)。這時，在電壓幅度Vuipeak)至VL5(peak)之間建立以下關(guān)系電壓幅度Vuipeak) >電壓幅度Vmpeak) >電壓幅度Vc3ipeak) >電壓幅度VM(peak) >電壓幅度V_eak)。即在MISFETOni至 Qn5之中，在與GND端子更近的位置設(shè)置的晶體管將具有向其施加的更小電壓幅度。換而言之，向在與發(fā)送端子TX更近的位置設(shè)置的晶體管施加更大電壓幅度。具體而言，在配置TX 并聯(lián)晶體管SH(TX)的MISFET Qni至Qn5之中，向MISFET Qni施加的電壓幅度Vuipeak)變得最大。描述即使對于如上所述各自具有相同結(jié)構(gòu)的MISFET Qni至Qn5而言，施加的電壓幅度仍然變得非均勻而未等分的原因。向配置TX并聯(lián)晶體管SH(TX)的MISFET Qw至施加的電壓幅度的非均勻性的起因例如包括如下文所示起因。也就是說，相應(yīng)MISFETOni至 Qn5的到半導(dǎo)體襯底(耦合到GND電勢)的寄生電容、與各MISFET Qni至Qn5的柵極電極耦合的柵極電阻器GR的到半導(dǎo)體襯底的寄生電容和耦合到MISFET (^至(^的布線的到半導(dǎo)體襯底的寄生電容的存在變成這一問題的起因。這些寄生電容的存在造成向配置TX并聯(lián)晶體管SH(TX)的MISFET Qni至Qn5施加的電壓幅度的非均勻性。圖7是在等效電路中示出了在發(fā)送端子TX與GND端子之間串聯(lián)耦合的MISFET Qni至Qn5的圖。也就是說，在發(fā)送端子TX與GND端子之間形成包括串聯(lián)耦合的MISFET Qni 至Qn5的TX并聯(lián)晶體管SH(TX)。在圖7中示出了發(fā)送信號的發(fā)送時間并且TX并聯(lián)晶體管 SH(TX)關(guān)斷。在這一狀態(tài)中，配置TX并聯(lián)晶體管SH(TX)的所有MISFET 0 至％5關(guān)斷。因而，關(guān)斷的MISFET Qni至Qn5可以分別由在源極區(qū)域與漏極區(qū)域之間生成的關(guān)斷電容Coffl至Coff5代表。因此，在圖7中用串聯(lián)耦合的五個關(guān)斷電容Coffl至Coff5示出了串聯(lián)耦合的MISFET Qni至QN5。由于MISFET GIni至具有相互類似的結(jié)構(gòu)，所以作為等效電路而示出的五個關(guān)斷電容Coffl至Coff5具有類似靜電電容值(Coffl = Coff2 = Coff3 = Coff4 =Coff5 = Coff)。在圖7中用寄生電容Cparal至Cpara5示出了存在于相應(yīng)MISFET Qni 至Qn5中的相應(yīng)寄生電容(接至GND電勢)。形成與相應(yīng)關(guān)斷電容Coffl至Coff5對應(yīng)的 Cparal M Ορε Γειδ。在圖7中所示等效電路中，考慮向發(fā)送端子TX施加發(fā)送信號的功率并且在發(fā)送端子TX側(cè)上生成電荷量Q這樣的情況。這時，假設(shè)未存在寄生電容Cparal至Cpara5，則在關(guān)斷電容Coffl至Coff5中存儲的電荷量都為相同電荷量Q。因而，在無寄生電容Cparal 至Cpara5的理想狀態(tài)中，關(guān)斷電容Coffl至Coff5的電容值相同，并且其中積累的電荷量為電荷量Q。因此，向關(guān)斷電容Coffl至Coff5施加的電壓幅度變得彼此相等。然而實際上，存在寄生電容Cparal至Cpara5。出于這一原因，例如在寄生電容 Cparal中積累電荷量Q中的電荷量Qa。因此，在關(guān)斷電容Coff 1中存儲電荷量Q-Qa。另外， 由于在寄生電容Cpara2中積累電荷量Qa，所以在關(guān)斷電容Coff2中積累電荷量Q_2Qa。類似地，在關(guān)斷電容Coff3中積累電荷量Q-3Qa，并且在關(guān)斷電容Coff4中積累電荷量Q_4Qa。 然后，在關(guān)斷電容Coff5中積累電荷量Q_5Qa。如果從這一觀點來看考慮寄生電容Cparal 至Cpara5，則在關(guān)斷電容Coffl至Coff5中存儲的電荷量互不相同。具體而言，在與發(fā)送端子TX最近的關(guān)斷電容Coffl中積累的電荷量最大(電荷量為Q-Qa)，并且在關(guān)斷電容中積累的電荷量隨著關(guān)斷電容離開發(fā)送端子TX并且迫近GND端子而變得更小。然后，在耦合到 GND端子的關(guān)斷電容Coff5中存儲的電荷量最小(電荷量為Q_5Qa)。這時，由于關(guān)斷電容 Coffl至Coff5的靜電電容值彼此相等，所以分別向關(guān)斷電容Coffl至Coff5施加的電壓幅度分別與在關(guān)斷電容Coffl至Coff5中積累的電荷量成比例。在這一情況下，由于在關(guān)斷電容Coff 1至Coff5中積累的電荷量互不相同，所以向關(guān)斷電容Coffl至Coff5施加的電壓幅度并不均勻而為非均勻的。具體而言，向關(guān)斷電容Coffl施加的電壓幅度最大，并且施加的電壓幅度從關(guān)斷電容Coff2到關(guān)斷電容Coff4逐漸減少。然后，施加的電壓幅度在耦合到GND端子的關(guān)斷電容Coff5處變得最小。因此，當不考慮寄生電容Cparal至Cpara5時， 在發(fā)送端子TX與GND端子之間施加的最大電壓幅度的五分之一是向相應(yīng)關(guān)斷電容CofTl 至Coff5施加的最大電壓幅度。另一方面，由于實際存在寄生電容Cparal至Cpara5，所以向關(guān)斷電容Coffl至Coff5施加的電壓幅度如上文所述變得非均勻。例如，由于向關(guān)斷電容Coffl施加最大電壓，所以不少于在發(fā)送端子TX與GND端子之間施加的最大電壓幅度的五分之一的大電壓幅度變成向關(guān)斷電容Coffl施加的最大電壓幅度。如上文所述，可以理解當在發(fā)送端子TX與GND端子之間提供的TX并聯(lián)晶體管 SH(TX)關(guān)斷的情形下考慮寄生電容時，向配置TX并聯(lián)晶體管SH(TX)的MISFET⑷至^施加的電壓幅度變得非均勻。接著將給出對如下情況的描述，在該情況下，在向各MISFETOni至知施加的電壓幅度變得非均勻時，高階諧波的生成增加。圖8是用于說明當在發(fā)送端子TX與GND端子之間提供的TX并聯(lián)晶體管SH(TX)關(guān)斷時配置TX并聯(lián)晶體管SH(TX)的五個MISFETOni至Qn5的等效電路的圖。如圖8中所示，當MISFET Qw至^關(guān)斷時，它們可以分別由在漏極區(qū)域DR 與源極區(qū)域SR之間形成的關(guān)斷電容(即在耦合到漏極區(qū)域DR的布線與耦合到源極區(qū)域SR的布線之間形成的線間電容Cds、在漏極區(qū)域DR與柵極電極GE之間形成的電容Cgd和在源極區(qū)域SR與柵極電極GE之間形成的電容Cgs)代表。這時，雖然線間電容Cds近似恒定， 但是在漏極區(qū)域DR與柵極電極GE之間形成的電容Cgd和在源極區(qū)域SR與柵極電極GE之間形成的電容Cgs適于作為可變電容。這是因為在配置源極區(qū)域SR和漏極區(qū)域DR的擴散層(半導(dǎo)體區(qū)域)中形成的耗盡層的寬度變化。也就是說，對于電容Cgd和電容Cgs存在靜電電容值與施加的電壓值的相關(guān)性。圖9是示出了在電容Cgd(電容Cgs)與在柵極電極GE與漏極區(qū)域DR之間施加的電壓Vgd(在柵極電極GE與源極區(qū)域SR之間施加的電壓Vgs)之間的關(guān)系?？梢岳斫?，如圖9中所示，電容Cgd(電容Cgs)參照電壓Vgd(電壓Vgs)大量變化。可以理解，表明電容 Cgd(電容Cgs)的變化的這一曲線是包括多個非線性分量的曲線。因而，向電壓Vgd(電壓 Vgs)施加的電壓幅度越高，電容Cgd(電容Cgs)的靜電電容值的變化就越大。由于也如根據(jù)圖9清楚的那樣，電容Cgd (電容Cgs)的電容變化是非線性的，所以根據(jù)非線性電容Cgd (電容Cgs)的變化來生成高階諧波。向配置TX并聯(lián)晶體管SH(TX)的各MISFET⑷至施加的電壓幅度變得非均勻。 因而，向與發(fā)送端子TX最接近地耦合的MISFET Qw施加的電壓幅度變大。這一電壓幅度對應(yīng)于在MISFETOni的源極區(qū)域與漏極區(qū)域之間施加的電壓幅度。在MISFET Qw的源極區(qū)域與漏極區(qū)域之間施加的電壓幅度增加這樣的事實同時意味著在MISFET Qni的源極區(qū)域與柵極電極之間施加的電壓幅度或者在漏極區(qū)域與柵極電極之間施加的電壓幅度增加。因此， MISFET Qni的電壓Vgd或者電壓Vgs的變化將增加，并且電容Cgd (電容Cgs)的電容變化將根據(jù)這一變化而增加。因而，高階諧波增加在電容變化的非線性上的反映。也就是說，由于在比較例子中向配置TX并聯(lián)晶體管SH(TX)的各MISFET Qw至Qn5施加的電壓幅度變得非均勻，所以向與發(fā)送端子TX最近耦合的MISFET Qni施加的電壓幅度比所需增加更多，由此增加了高階諧波的生成。另外，將在比較例子中描述高階諧波生成的增加。例如，大寄生電容等增加向配置 TX并聯(lián)晶體管SH(TX)的各MISFET Qw至Qn5施加的電壓幅度的非均勻性。在這一情況下， 例如向MISFET Qw施加的電壓幅度變得極端大于均勻等分的電壓幅度的平均值。因此，在 MISFET ζ Ν1的源極區(qū)域與漏極區(qū)域之間施加的電壓可能超過MISFET ζ Ν1的擊穿電壓(在源極區(qū)域與漏極區(qū)域之間的擊穿電壓BVds)。另一方面，例如在耦合到GND端子的MISFET Qn5 中，向其施加的電壓幅度變得小于均勻等分的電壓幅度的平均值。當向配置TX并聯(lián)晶體管 SH(TX)的各MISFET Qw至Qn5施加的電壓幅度的非均勻性以這一方式增加時，特別是僅向其施加大電壓幅度的MISFET 0 將擊穿。然后，來自擊穿的MISFET ζ Ν1的高階諧波的生成將增加。圖10是示出了擊穿的MISFET Qni和與MISFET Qni關(guān)聯(lián)的電壓波形以及非擊穿的 MISFET Qn5和與MISFET %5關(guān)聯(lián)的電壓波形的圖。在圖10中，在下方的非擊穿的MISFET Qn5的電壓波形具有與正弦波接近的形狀并且?guī)缀跷瓷煞蔷€性分量。另一方面，由于擊穿的MISFET Qw的電壓波形如圖正弦波的上部被限幅那樣變化，所以非線性將驟然增加。因此，由于非線性而生成高階諧波將從擊穿的MISFET Qni增加。如上文所述，主要從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成從天線開關(guān)輸出的高階諧波?？梢岳斫猓唧w而言當向配置TX并聯(lián)晶體管SH(TX)的各MISFET⑷至知施加的電
16壓幅度的非均勻性增加時，高階諧波的生成增加。因此，為了抑制從天線開關(guān)輸出的高階諧波，如果可以抑制向配置TX并聯(lián)晶體管SH(TX)的各MISFET Qw至Qn5施加的電壓幅度的非均勻性，則這已足夠。因此，在根據(jù)下文所示第一實施例的天線開關(guān)中將給出與能夠抑制向配置TX并聯(lián)晶體管SH(TX)的各MISFET Qw至施加的電壓幅度的非均勻性的技術(shù)思想有關(guān)的描述。<根據(jù)第一實施例的天線開關(guān)的電路配置>隨后，將說明根據(jù)第一實施例的天線開關(guān)的電路配置。雖然將在本說明書中主要描述圖1中所示單頻帶便攜電話1中所用天線開關(guān)ASW的電路配置，但是圖2中所示雙頻帶便攜電話1中所用天線開關(guān)ASW的電路配置也幾乎與之類似。圖11是示出了根據(jù)第一實施例的天線開關(guān)ASW的電路配置的圖。如圖11中所示， 根據(jù)第一實施例的天線開關(guān)ASW具有發(fā)送端子TX、接收端子RX和天線端子ANT (OUT)。根據(jù)第一實施例的天線開關(guān)ASW包括在發(fā)送端子TX與天線端子ANT(OUT)之間的TX串聯(lián)晶體管SE(TX)并且包括在接收端子RX與天線端子ANT(OUT)之間的RX串聯(lián)晶體管SE(RX)。 另外，根據(jù)第一實施例的天線開關(guān)ASW具有在發(fā)送端子TX與GND端子之間的TX并聯(lián)晶體管SH(TX)并且具有在接收端子RX與GND端子之間的RX并聯(lián)晶體管SH(RX)。在天線開關(guān) ASff中形成的發(fā)送端子TX電耦合到圖1中所示功率放大器ΗΡΑ。接收端子RX電耦合到圖 1中所示低噪聲放大器LNA。這時可以認為由于低噪聲放大器LNA是接收電路的部分，所以天線開關(guān)ASW的接收端子RX電耦合到接收電路。另外，在天線開關(guān)ASW中形成的天線端子 ANT(OUT)電耦合到圖1中所示天線ΑΝΤ。在根據(jù)圖11中所示第一實施例的天線開關(guān)ASW中，TX串聯(lián)晶體管SE(TX)、RX串聯(lián)晶體管SE(RX)和RX并聯(lián)晶體管SH(RX)在配置上類似于圖3中所示比較例子中的那些晶體管。也就是說，即使在根據(jù)第一實施例的天線開關(guān)ASW中，TX串聯(lián)晶體管SE(TX)例如包括在發(fā)送端子TX與天線端子ANT (OUT)之間串聯(lián)耦合的五個MISFET %。RX串聯(lián)晶體管 SE (RX)例如包括在天線端子ANT (OUT)與接收端子RX之間串聯(lián)耦合的五個MISFET %。另外，RX并聯(lián)晶體管SH(RX)例如包括在接收端子RX與GND端子之間耦合的一個MISFET QN。這里，根據(jù)第一實施例的天線開關(guān)ASW的特性在于TX并聯(lián)晶體管SH(TX)的配置。 如上文所述，當輸出高功率發(fā)送信號時，從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波具體帶來問題。據(jù)此，在第一實施例中，通過改進根據(jù)比較例子的TX并聯(lián)晶體管SH(TX)的配置以便抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成高階諧波來抑制從關(guān)斷的TX并聯(lián)晶體管 SH(TX)生成的高階諧波。將具體說明作為第一實施例的特征的TX并聯(lián)晶體管SH(TX)的配置。即使在根據(jù)圖11中所示第一實施例的天線開關(guān)ASW中，TX并聯(lián)晶體管SH(TX)例如包括在發(fā)送端子TX 與GND端子之間串聯(lián)耦合的五個MISFET Qw至ζ Ν5。雖然這一點與比較例子相同，但是本實施例與比較例子不同在于配置第一實施例的TX并聯(lián)晶體管SH(TX)的五個MISFET 0 至％5 被配置成在柵極寬度上互不相同。也就是說，在比較例子中，配置TX并聯(lián)晶體管SH(TX)的五個MISFET Qni至Qn5的柵極寬度Wg被配置成彼此相同(參照圖3 (Wg = W3))，而在本實施例中，配置TX并聯(lián)晶體管SH(TX)的五個MISFET⑷至Qn5的柵極寬度Wg被配置成互不相同。具體而言，如圖11中所示，假設(shè)MISFET Qni的柵極寬度Wg = ffa, MISFETQn2的柵極寬度 Wg = ffb, MISFET Qn3 的柵極寬度 Wg = ffc, MISFETQn4 的柵極寬度 Wg = Wd,并且 MISFET Qn5的柵極寬度Wg = We，以建立關(guān)系Wa > Wb > Wc > Wd > We這樣的方式形成MISFET Qni至 Qn5的柵極電極。換而言之，可以認為第一實施例的特征在于在多個MISFET ^至^中，它們的柵極寬度Wg從與接近GND端子的一側(cè)耦合的MISFET Qn5到與接近發(fā)送端子TX的一側(cè)耦合的MISFETOni逐漸增加。因此，根據(jù)第一實施例，當輸出高功率發(fā)送信號時，可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。下文將參照附圖給出對如下情況的描述，在該情況下，根據(jù)第一實施例中的天線開關(guān)，可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。圖12是在等效電路中示出了在發(fā)送端子TX與GND端子之間串聯(lián)耦合的MISFET Qni至Qn5的圖。也就是說，在發(fā)送端子TX與GND端子之間形成包括串聯(lián)耦合的MISFET Qni 至Qn5的TX并聯(lián)晶體管SH(TX)。然而在圖12中示出了發(fā)送信號的發(fā)送時間并且TX并聯(lián)晶體管SH(TX)關(guān)斷。在這一狀態(tài)中，配置TX并聯(lián)晶體管SH(TX)的所有MISFET GIni至Qn5關(guān)斷。因而，關(guān)斷的MISFET 0 至％5可以分別由在源極區(qū)域與漏極區(qū)域之間生成的關(guān)斷電容 Coffl至Coff5代表。因此，在圖12中用串聯(lián)耦合的五個關(guān)斷電容Coffl至Coff5示出了串聯(lián)耦合的MISFET Qni至Qn5。這里，第一實施例的特征在于在發(fā)送端子TX與GND端子之間串聯(lián)耦合的五個關(guān)斷電容Coff 1至Coff5的電容值互不相同。也就是說，在第一實施例中，設(shè)置五個關(guān)斷電容 Coffl 至 Coff5 的電容值以便滿足關(guān)系 Coffl > Coff2 > Coff3 > Coff4 > Coff5。在圖12中，用寄生電容Cparal至Cpara5示出了在相應(yīng)MISFETOni至Qn5中存在的寄生電容(接到GND電勢)。形成與相應(yīng)關(guān)斷電容Coffl至Coff5對應(yīng)的寄生電容Cparal在圖12中所示等效電路圖中，考慮向發(fā)送端子TX施加發(fā)送信號的功率并且在發(fā)送終端TX側(cè)上生成電荷量Q這樣的情況。這時，存在寄生電容Cparal至Cpara5。出于這一原因，例如在寄生電容Cparal中積累電荷量Q中的電荷量Qa。因此，在關(guān)斷電容Coff 1中存儲電荷量Q-Qa。另外，由于在寄生電容Cpara2中積累電荷量Qa，所以在關(guān)斷電容CofT2 中積累電荷量Q_2Qa。類似地，在關(guān)斷電容Coff3中積累電荷量Q-3Qa，并且在關(guān)斷電容 Coff4中積累電荷量Q-4Qa。然后，在關(guān)斷電容Coff5中積累電荷量Q_5Qa。如果從這一點來看考慮寄生電容Cparal至Cpara5，則在關(guān)斷電容Coffl至Coff5中存儲的電荷量互不相同。具體而言，在與發(fā)送端子TX最近的關(guān)斷電容Coffl中積累的電荷量最大(電荷量為 Q-Qa)，并且在關(guān)斷電容中積累的電荷量隨著關(guān)斷電容離開發(fā)送端子TX并且迫近GND端子而變得更小。然后，在耦合到GND端子的關(guān)斷電容Coff5中存儲的電荷量變得最小(電荷量為 Q_5Qa)。如圖12中所示，當向關(guān)斷電容Coffl施加的電壓幅度為電壓幅度Vu(pMk)、向關(guān)斷電容Coff2施加的電壓幅度為電壓幅度Vmpeak)、向關(guān)斷電容Coff3施加的電壓幅度為電壓幅度Vuipeak)、向關(guān)斷電容Coff4施加的電壓幅度為電壓幅度VM(peak)，并且向關(guān)斷電容Coff5施加的電壓幅度為電壓幅度VL5ipeak)時，根據(jù)電容公式獲得Vuipeak) - (Q-Qa)/ Coffl、VL2(peak) - (Q-2Qa)/Coff2,VL3(peak) - (Q-3Qa)/Coff3,VL4(peak) - (Q-4Qa)/Coff4 并且 VL5(peak) ^ (Q"5Qa)/Coff50因此，當關(guān)斷電容Coffl至Coff5的靜電電容值如在比較例子中那樣彼此相等時， 分別向關(guān)斷電容Coffl至Coff5施加的電壓幅度Vu(PMk)至電壓幅度Vw(PMk)與在關(guān)斷電容Coffl至Coff5中積累的電荷量成比例。由于在這一情況下在關(guān)斷電容Coffl至Coff5中存儲的電荷量互不相同，所以向關(guān)斷電容Coffl至Coff5施加的電壓幅度并不均勻而是非均勻的。具體而言，向關(guān)斷電容Coffl施加的電壓幅度變得最大，并且施加的電壓幅度從關(guān)斷電容Coff2到關(guān)斷電容Coff4逐漸減少。然后，施加的電壓幅度在耦合到GND端子的關(guān)斷電容Coff5處變得最小。另一方面，在第一實施例中，關(guān)斷電容Coffl至Coff5的靜電電容值互不相同。配置它們以便滿足關(guān)系Coffl > Coff2 > Coff3 > Coff4 > Coff5。出于這一原因，在第一實施例中，在電容公式(V = Q/C)處，不僅置于分母的電荷量而且置于分子的關(guān)斷電容變化。 在第一實施例中，在關(guān)斷電容Coffl至Coff5，電荷量如Q-Qa > Q_2Qa > Q_3Qa > Q_4Qa > Q-5Qa這樣減少，并且對應(yīng)地，關(guān)斷電容也如Coffl > Coff2 > Coff3 > Coff4 > Coff5這
樣減少。因而，
(Q-Qa)/Coffl#(Q-2Qa)/Coff2#(Q-3Qa)/Coff3#(Q-4Qa)/Coff4# (Q-5Qa)/Coff5。這意味著電壓幅度VL1(peak^電壓幅度VL2(peak)*電壓幅
度vL3(peak)*電壓幅度vL4(peak)*電壓幅度VL5(peak)。也就是說，在第一實施
例中，配置關(guān)斷電容Coffl至Coff5的靜電電容值以便滿足關(guān)系Coffl > Coff2 > Coff3 > Coff4 > Coff5，從而可以均勻化分別向關(guān)斷電容Coffl至Coff5施加的電壓幅度Vuipeak) 至。換而言之，根據(jù)第一實施例，當在發(fā)送端子TX與GND端子之間提供的TX并聯(lián)晶體管SH(TX)關(guān)斷時，即使在考慮寄生電容時仍然可以使分別向配置TX并聯(lián)晶體管SH(TX) 的MISFET Qw至施加的電壓幅度均勻。因此，根據(jù)第一實施例，由于抑制了向配置TX并聯(lián)晶體管SH(TX)的MISFET Qw至施加的電壓幅度的非均勻性，所以抑制了大電壓幅度向具體MISFET(具體為串聯(lián)耦合到發(fā)送端子TX的MISFET Qni)的施加，由此使得難于由于向具體MISFET施加大電壓幅度而引起擊穿。因此，根據(jù)第一實施例，可以獲得的顯著優(yōu)點在于可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。如上文所述，在第一實施例中的技術(shù)思想在于給出在發(fā)送端子TX與GND端子之間提供的TX并聯(lián)晶體管SH(TX)作為一項發(fā)明。具體而言，在第一實施例中的技術(shù)思想的實質(zhì)在于為了配置TX并聯(lián)晶體管SH(TX)，以各自表明在關(guān)斷的MISFET的源極區(qū)域與漏極區(qū)域之間的電容的關(guān)斷電容從與接近GND端子的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET逐漸增加這樣的方式配置在發(fā)送端子TX與GND端子之間串聯(lián)耦合的多個 MISFET。通過關(guān)注各MISFET的關(guān)斷電容與各MISFET的柵極寬度的尺寸基本上成比例這樣的事實來體現(xiàn)上述技術(shù)思想。具體而言，以MISFET的柵極寬度從與接近GND端子的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET逐漸增加這樣的方式配置在發(fā)送端子TX與GND端子之間串聯(lián)耦合的多個MISFET。因此，當TX并聯(lián)晶體管SH(TX)關(guān)斷時， 即使在考慮寄生電容時仍然可以均勻化分別向配置TX并聯(lián)晶體管SH(TX)的MISFET (^至 Qn5施加的電壓幅度。也就是說，雖然第一實施例的特征在于以關(guān)斷電容Coffl至Coff5的靜電電容滿足關(guān)系Coffl > Coff2 > Coff3 > Coff4 > Coff5這樣的方式變化多個MISFET的柵極寬度，但是有用于以滿足這一關(guān)系的方式變化MISFET的柵極寬度的已知各種方法。下文將給出具體對在線性函數(shù)基礎(chǔ)上變化多個MISFET的柵極寬度這樣的情況和在二次函數(shù)基礎(chǔ)上變化多個MISFET的柵極寬度這樣的情況的描述作為用于以滿足上文引用的關(guān)系Coffl > Coff2 > Coff3 > Coff4 > Coff5這樣的關(guān)系變化多個MISFET的柵極寬度的例子。然而在第一實施例中的技術(shù)思想并不限于此而是甚至可以應(yīng)用于在三次、四次和五次函數(shù)基礎(chǔ)上或者在指數(shù)函數(shù)基礎(chǔ)上變化MISFET的柵極寬度時。即使在這些情況下，仍然可以使向配置 TX并聯(lián)晶體管SH(TX)的多個MISFET施加的電壓幅度均勻。因而，可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。圖13是示出了在串聯(lián)耦合于發(fā)送端子TX與GND端子之間的MISFET的數(shù)目與相應(yīng)MISFET的柵極寬度Wg之間的關(guān)系的圖形。圖13示出了水平軸表明串聯(lián)耦合的MISFET 的數(shù)目而豎直軸表明MISFET的各柵極寬度Wg的大小。在圖13中，第一 MISFET是直接耦合到發(fā)送端子TX的MISFET，并且第二、第三、第四、第五、第六和第七MISFET分別是以從第二 MISFET到第七MISFET逐漸迫近GND端子側(cè)這樣的方式設(shè)置的MISFET。然后，第八MISFET 是直接耦合到GND端子的MISFET。也就是說，圖13的例子示出了其中從發(fā)送端子TX到GND 端子串聯(lián)耦合第一至第八MISFET的配置。首先將說明以此為依據(jù)的圖13中所示圖形(1)。如根據(jù)圖13清楚的那樣，圖形 (1)示出了所有第一至第八MISFET的柵極寬度Wg恒定的例子并且對應(yīng)于比較例子。接著將說明圖13中所示圖形O)。圖形(2)示出了柵極寬度Wg從第一 MISFET 到第八MISFET在線性函數(shù)基礎(chǔ)上逐漸減少這樣的情況。也就是說，圖形(2)示出了如下例子，在該例子中以MISFET的柵極寬度Wg從與接近發(fā)送端子TX的一側(cè)耦合的MISFET到與接近GND端子的一側(cè)耦合的MISFET在線性函數(shù)基礎(chǔ)上逐漸減少這樣的方式配置在發(fā)送端子TX與GND端子之間串聯(lián)耦合的八個MISFET。換而言之，圖形(2)示出了如下例子，在該例子中以MISFET的柵極寬度Wg從與接近GND端子的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET在線性函數(shù)基礎(chǔ)上逐漸增加這樣的方式配置在發(fā)送端子TX與 GND端子之間串聯(lián)耦合的八個MISFET。隨后，將說明圖13中所示圖形(3)。圖形(3)示出了柵極寬度Wg從第一 MISFET 到第八MISFET在二次函數(shù)基礎(chǔ)上逐漸減少這樣的情況。也就是說，圖形C3)示出了如下例子，在該例子中以MISFET的柵極寬度Wg從與接近發(fā)送端子TX的一側(cè)耦合的MISFET到與接近GND端子的一側(cè)耦合的MISFET在二次函數(shù)基礎(chǔ)上逐漸減少這樣的方式配置在發(fā)送端子TX與GND端子之間串聯(lián)耦合的八個MISFET。換而言之，圖形(3)示出了如下例子，在該例子中以MISFET的柵極寬度Wg從與接近GND端子的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET在二次函數(shù)基礎(chǔ)上逐漸增加這樣的方式配置在發(fā)送端子TX與 GND端子之間串聯(lián)耦合的八個MISFET。根據(jù)上文可以認為圖13的圖形(1)示出了配置TX并聯(lián)晶體管SH(TX)的多個 MISFET的柵極寬度是均勻的這樣的配置，而圖13的圖形(2)示出了如下配置，在該配置中隨著配置TX并聯(lián)晶體管SH(TX)的多個MISFET的柵極寬度從與接近GND端子的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET逐漸轉(zhuǎn)變而在線性函數(shù)基礎(chǔ)上增加 MISFET的柵極寬度Wg。另外，可以認為圖13的圖形(3)示出了如下配置，在該配置中隨著配置TX并聯(lián)晶體管SH(TX)的多個MISFET的柵極寬度從與接近GND端子的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET轉(zhuǎn)變而在二次函數(shù)基礎(chǔ)上增加MISFET 的柵極寬度Wg。隨后，將給出與在具有圖13的圖形⑴至(3)中各圖形所示結(jié)構(gòu)的TX并聯(lián)晶體管SH(TX)關(guān)斷時向構(gòu)成TX并聯(lián)晶體管SH(TX)的第一至第八MISFET中的各MISFET施加的電壓幅度有關(guān)的描述。圖14是示出了在串聯(lián)耦合于發(fā)送端子TX與GND端子之間的MISFET的數(shù)目與向相應(yīng)MISFET施加的電壓幅度Vupeak)之間的關(guān)系的圖形。在圖14中，水平軸表明串聯(lián)耦合的MISFET的數(shù)目而豎直軸表明向相應(yīng)MISFET施加的各電壓幅度Vupeak)的量值。在圖14 中，第一 MISFET是直接耦合到發(fā)送端子TX的MISFET，并且第二、第三、第四、第五、第六和第七MISFET分別是以從第二 MISFET到第七MISFET逐漸迫近GND端子側(cè)這樣的方式設(shè)置的MISFET。然后，第八MISFET是直接耦合到GND端子的MISFET。也就是說，圖14的例子示出了從發(fā)送端子TX到GND端子串聯(lián)耦合第一至第八MISFET這樣的配置。首先將說明以此為依據(jù)的圖14中所示圖形(1)。圖14中所示圖形(1)是與圖13 的圖形(1)中所示結(jié)構(gòu)(柵極寬度均勻)對應(yīng)的圖形?？梢岳斫?，如圖14的圖形(1)中所示，分別向配置TX并聯(lián)晶體管SH(TX)的第一至第八MISFET施加的電壓幅度Vupeak)變得非均勻。具體而言，可以理解向第一MISFET施加的電壓幅度Vupeak)變得最大并且向各MISFET 施加的電壓幅度Vupeak)從第二 MISFET到第八MISFET逐漸減少。因此可以理解在示出了比較例子的圖14的圖形(1)中，向配置TX并聯(lián)晶體管SH(TX)的第一至第八MISFET中的各 MISFET施加的電壓幅度Vupeak)的非均勻性增加，并且向其施加最大電壓幅度Vupeak)的第一 MISFET可能擊穿。因而，高階諧波的生成可以視為由于關(guān)斷的第一 MISFET擊穿而增加。接著將說明圖14中所示圖形(2)。圖14中所示圖形(2)是與圖13的圖形O)中所示結(jié)構(gòu)(柵極寬度在線性函數(shù)基礎(chǔ)上變化)對應(yīng)的圖形?？梢岳斫庠趫D14的圖形(2) 中，分別向配置TX并聯(lián)晶體管SH(TX)的第一至第八MISFET施加的電壓幅度Vupeak)的非均勻性與圖14的圖形(1)相比有所緩解。具體而言，可以理解在第一至第五MISFET中，向各 MISFET施加的電壓幅度Vupeak)逐漸減少，而在第六至第八MISFET中，向各MISFET施加的電壓幅度Vupeak)逐漸增加。因而可以理解在圖14的圖形O)中，向第一至第八MISFET施加的電壓幅度八(PMk)的非均勻性(變化)減少，因為向MISFET施加的電壓幅度V*ak)沒有如在圖14的圖形(1)中那樣在第一 MISFET與第八MISFET之間單調(diào)減少。因此可以理解在第一實施例中的一個例子(圖14的圖形O))中，可以抑制向配置TX并聯(lián)晶體管SH (TX) 的第一至第八MISFET中的各MISFET施加的電壓幅度Vupeak)的非均勻性，并因而可以抑制高階諧波的生成。隨后，將說明圖14的圖形(3)。圖14中所示圖形(3)是與圖13的圖形(3)中所示結(jié)構(gòu)(柵極寬度在二次函數(shù)基礎(chǔ)上變化)對應(yīng)的圖形?？梢岳斫庠趫D14的圖形(3)中， 分別向配置TX并聯(lián)晶體管SH(TX)的第一至第八MISFET施加的電壓幅度Vupeak)的非均勻性與圖14的圖形(1)相比有所緩解。具體而言，可以理解在第一至第八MISFET中，向MISFET 施加的電壓幅度\(peak)基本上是均勻的。因而，理解在圖14的圖形(3)中，向第一至第八 MISFET施加的電壓幅度Vupeak)的非均勻性(變化)與示出了比較例子的圖14的圖形(1) 相比有所減少。因此可以理解在第一實施例中的一個例子(圖14的圖形(3))中，可以抑制向配置TX并聯(lián)晶體管SH(TX)的第一至第八MISFET施加的電壓幅度Vupeak)的非均勻性，并因而可以抑制高階諧波的生成。比較說明第一實施例一個例子的圖14的圖形(2)(柵極寬度在線性函數(shù)基礎(chǔ)上變化)和圖14的圖形C3)(柵極寬度在二次函數(shù)基礎(chǔ)上變化)，即使在兩種情況下仍然可以使分別向第一至第八MISFET施加的電壓幅度Vupeak)的非均勻性(變化)小于比較例子(圖 14的圖形(1))。另外可以理解當比較圖14的圖形(2)與圖14的圖形(3)時，圖14的圖形(3)實現(xiàn)使分別向第一至第八MISFET施加的電壓幅度V“PMk)的非均勻性(變化)進一步小于圖14的圖形O)。據(jù)此可以理解當配置TX并聯(lián)晶體管SH(TX)的多個MISFET的柵極寬度在線性函數(shù)基礎(chǔ)上變化和多個MISFET的柵極寬度在二次函數(shù)基礎(chǔ)上變化時，從均勻化分別向MISFET施加的電壓幅度這樣的觀點來看期望是后者。如上文所述，第一實施例的特征在于以MISFET的柵極寬度從與接近GND端子的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET逐漸增加這樣的方式配置在發(fā)送端子TX與GND端子之間串聯(lián)耦合的MISFET。下文將描述實施這一特征的MISFET的布局配置。在說明MISFET的布局配置時，首先將描述天線開關(guān)的裝配配置，隨后將描述天線開關(guān)形成于其中的半導(dǎo)體芯片的布局配置。然后，將描述形成于半導(dǎo)體芯片中的各MISFET 的布局配置。<根據(jù)第一實施例的天線開關(guān)的裝配配置>接著，將描述第一實施例中的天線開關(guān)ASW的裝配配置。根據(jù)第一實施例的天線開關(guān)ASW將一個RF模塊RFM與功率放大器HP配置在一起。圖15是示出了第一實施例中的RF模塊RFM的裝配配置的透視圖。如圖15中所示，在本實施例中的RF模塊RFM包括在布線板WB之上裝配的半導(dǎo)體芯片CHPl、半導(dǎo)體芯片CHP2和無源部件PC。半導(dǎo)體芯片CHPl 是例如配置功率放大器HPA的LDM0SFET(橫向擴散金屬氧化物半導(dǎo)體場效應(yīng)晶體管橫向擴散M0SFET)等形成于其中的半導(dǎo)體芯片。另一方面，半導(dǎo)體芯片CHP2是例如配置天線開關(guān)ASW的MISFET等形成于其中的半導(dǎo)體芯片。無源部件PC例如包括無源元件如電阻性元件(例如芯片電阻器)、電容性元件(例如芯片電容器)或者電感性元件(例如芯片電感器)并且包括芯片部分。無源部件PC例如是配置匹配電路的無源部件等。在布線板WB之上裝配的半導(dǎo)體芯片CHPl用接線耦合到在布線板WB之上形成的導(dǎo)體圖案。另外，導(dǎo)體圖案耦合到無源部件PC。類似地，在布線板WB之上裝配的半導(dǎo)體芯片 CHP2用接線耦合到在布線板WB之上形成的導(dǎo)體圖案。半導(dǎo)體芯片CHP1、半導(dǎo)體芯片CHP2 和無源部件PC以這一方式經(jīng)由導(dǎo)體圖案相互電耦合。<天線開關(guān)形成于其中的半導(dǎo)體芯片的布局配置>隨后，將描述天線開關(guān)ASW形成于其中的半導(dǎo)體芯片CHP2的布局配置。圖16是示出了根據(jù)第一實施例的天線開關(guān)ASW形成于其中的半導(dǎo)體芯片CHP2的平面圖。如圖16 中所示，半導(dǎo)體芯片CHP2包括在矩形半導(dǎo)體襯底(S0I襯底)IS之上形成的多個端子和多個元件。具體而言，在圖16中，有在半導(dǎo)體襯底IS的上部形成的接收端子RX和GND端子 GND (RX)，并且有在GND端子GND (RX)的下側(cè)上形成的包括一個MISFET的RX并聯(lián)晶體管 SH(RX)。在RX并聯(lián)晶體管SH(RX)的下側(cè)上形成包括五個MISFET的RX串聯(lián)晶體管SE (RX)。 然后，在RX并聯(lián)晶體管SH(RX)和RX串聯(lián)晶體管SE(RX)的右側(cè)上形成柵極電阻器GR。在柵極電阻器GR的更遠右側(cè)上形成控制端子Vtx和控制端子VKX。在RX串聯(lián)晶體管SE(RX)的下側(cè)上形成天線端子ANT (OUT)。在天線端子ANT (OUT)的下側(cè)上形成包括五個MISFET的TX串聯(lián)晶體管SE(TX)。另外，在TX串聯(lián)晶體管SE(TX) 的下側(cè)上形成發(fā)送端子TX，并且經(jīng)由柵極電阻GR在TX串聯(lián)晶體管SE (TX)的右側(cè)上形成并聯(lián)晶體管SH(TX)。TX并聯(lián)晶體管SH(TX)包括五個MISFET，并且在TX并聯(lián)晶體管SH(TX) 的上部形成GND端子GND (TX)。這里，在第一實施例中，以MISFET的柵極寬度從與接近GND端子GND (TX)的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET逐漸增加這樣的方式配置在GND 端子GND (TX)與發(fā)送端子TX之間串聯(lián)耦合的五個MISFET。另一方面，圖17是示出了根據(jù)比較例子的天線開關(guān)ASW形成于其中的半導(dǎo)體芯片 CHP2的平面圖。雖然圖17中所示比較例子具有與圖16中所示第一實施例的布局配置幾乎類似的布局配置，但是TX并聯(lián)晶體管SH(TX)的配置不同于第一實施例的配置。也就是說，雖然TX并聯(lián)晶體管SH(TX)甚至在圖17中所示比較例子中也包括五個MISFET，但是所有五個MISFET的柵極寬度變得相同。<TX并聯(lián)晶體管的布局配置>接著將參照附圖描述第一實施例中的TX并聯(lián)晶體管SH(TX)的布局配置。圖18 是示出了第一實施例中的TX并聯(lián)晶體管SH(TX)的布局配置的平面圖。在圖18中，在發(fā)送端子TX與GND端子GND(TX)之間形成TX并聯(lián)晶體管SH(TX)。TX并聯(lián)晶體管SH(TX)包括在發(fā)送端子TX與GND端子之間串聯(lián)耦合的MISFET Qw至％5。具體而言，從發(fā)送端子TX開始到GND端子GND (TX)依次相互串聯(lián)耦合MISFET Qni至QN5。下文將依次說明配置TX并聯(lián)晶體管SH(TX)的五個MISFETOni至Qn5的布局配置。首先將說明MISFET Qni的布局配置。如圖18中所示，以梳齒形狀形成電耦合到其對應(yīng)發(fā)送端子TX的漏極布線DLl。在以梳齒形狀形成的漏極布線DLl之下的層在半導(dǎo)體襯底內(nèi)形成MISFETOni的漏極區(qū)域(未示出)。MISFET Qni的漏極區(qū)域經(jīng)由塞(未示出)電耦合到漏極布線DLl。另一方面，與以梳齒形狀形成的漏極布線DLl相對地形成梳齒狀源極布線SL1。在以梳齒形狀形成的源極布線SLl之下的層在半導(dǎo)體襯底內(nèi)形成MISFET Qw的源極區(qū)域(未示出)。MISFET Qni的源極區(qū)域經(jīng)由塞(未示出)電耦合到源極布線SL1。也就是說，以使配置漏極布線DLl —部分的梳齒狀電極和配置源極布線SLl —部分的梳齒狀電極相互交替地對接這樣的方式形成漏極布線DLl和源極布線SL1。然后，在均對接的漏極布線DLl的梳齒狀電極與源極布線SLl的梳齒狀電極之間形成用于MISFET Qni的單位柵極電極G。由于這時配置漏極布線DLl —部分的梳齒狀電極為復(fù)數(shù)并且配置源極布線SLl — 部分的梳齒狀電極的數(shù)目也為復(fù)數(shù)，所以在漏極布線DLl的梳齒狀電極與源極布線SLl的梳齒狀電極之間形成的間隙也以復(fù)數(shù)存在，并且在以復(fù)數(shù)存在的間隙中分別形成單位柵極電極G。這些單位柵極電極G相互電耦合并且電耦合到在圖18的左側(cè)上提供的它們的對應(yīng)柵極電阻器GR。這里，在圖18中所示MISFET Qw中，在紙面的水平方向上并排布置十二個單位柵極電極g。假設(shè)在十二個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置MISFET Qni的十二個單位柵極電極G統(tǒng)稱為“柵極電極”，MISFET Qni的柵極電極將包括十二個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第一實施例中，MISFET Qni的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物TO為單位，多個指狀物re布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET Qni的柵極寬度Wg由用作單位的指狀物TO的指狀物長度FL和指狀物TO的數(shù)目限定。例如，圖18中所示MISFET Qni的柵極寬度Wg采用由指狀物長度為FL的十二個指狀物 FG限定的值(Wa)。隨后，將說明MISFET Qn2的布局配置。如圖18中所示，MISFET Qni的源極布線SLl 作為MISFET ζ Ν2的漏極布線DL2來工作。以梳齒形狀形成漏極布線DL2，并且在以梳齒形狀形成的漏極布線DL2之下的層在半導(dǎo)體襯底內(nèi)形成MISFET Qn2的漏極區(qū)域(未示出)。 MISFET Qw的漏極區(qū)域經(jīng)由塞(未示出)電耦合到漏極布線DL2。另一方面，與以梳齒形狀形成的漏極布線DL2相對地形成梳齒狀源極布線SL2。在以梳齒形狀形成的源極布線SL2 之下的層在半導(dǎo)體襯底內(nèi)形成MISFET Qn2的源極區(qū)域(未示出)。MISFET Qn2的源極區(qū)域經(jīng)由塞(未示出)電耦合到源極布線SL2。也就是說，以使配置漏極布線DL2—部分的梳齒狀電極和配置源極布線SL2 —部分的梳齒狀電極相互交替地對接這樣的方式形成漏極布線DL2和源極布線SL2。然后，在對接的漏極布線DL2的梳齒狀電極與源極布線SL2的梳齒狀電極之間形成用于MISFET ( Ν2的單位柵極電極G。由于這時配置漏極布線DL2 —部分的梳齒狀電極的數(shù)目為復(fù)數(shù)并且配置源極布線SL2 —部分的梳齒狀電極的數(shù)目也為復(fù)數(shù)，所以在漏極布線DL2的梳齒狀電極與源極布線SL2的梳齒狀電極之間形成的間隙也以復(fù)數(shù)存在，并且在以復(fù)數(shù)存在的間隙中分別形成單位柵極電極G。這些單位柵極電極G相互電耦合并且電耦合到在圖18的左側(cè)上提供的它們的對應(yīng)柵極電阻器GR。這里，在圖18中所示MISFET ζ Ν2中，在紙面的水平方向上并排布置八個單位柵極電極g。假設(shè)在八個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置 MISFET Qn2的八個單位柵極電極G統(tǒng)稱為“柵極電極”，MISFET ζ Ν2的柵極電極將包括八個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第一實施例中，MISFET ^的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物 re布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET Qn2的柵極寬度Wg由用作單位的指狀物re的指狀物長度FL和指狀物re的數(shù)目限定。例如，圖18 中所示MISFET Qn2的柵極寬度Wg采用由指狀物長度為FL的八個指狀物re限定的值(Wb)。接著，將說明MISFET Qn3的布局配置。如圖18中所示，MISFET Qn2的源極布線SL2 作為MISFET 的漏極布線DL3來工作。以梳齒形狀形成漏極布線DL3，并且在以梳齒形狀形成的漏極布線DL3之下的層在半導(dǎo)體襯底內(nèi)形成MISFET Qn3的漏極區(qū)域(未示出)。 MISFET Qn3的漏極區(qū)域經(jīng)由塞(未示出)電耦合到漏極布線DL3。另一方面，與以梳齒形狀形成的漏極布線DL3相對地形成梳齒狀源極布線SL3。在以梳齒形狀形成的源極布線SL3 之下的層在半導(dǎo)體襯底內(nèi)形成MISFET Qn3的源極區(qū)域(未示出)。MISFET Qn3的源極區(qū)域經(jīng)由塞(未示出)電耦合到源極布線SL3。也就是說，以使配置漏極布線DL3—部分的梳齒狀電極和配置源極布線SL3 —部分的梳齒狀電極相互交替地對接這樣的方式形成漏極布線DL3和源極布線SL3。然后，在對接的漏極布線DL3的梳齒狀電極與源極布線SL3的梳齒狀電極之間形成用于MISFET Qn3的單位柵極電極G。由于這時配置漏極布線DL3 —部分的梳齒狀電極的數(shù)目為復(fù)數(shù)并且配置源極布線SL3 —部分的梳齒狀電極的數(shù)目也為復(fù)數(shù)，所以在漏極布線DL3的梳齒狀電極與源極布線SL3的梳齒狀電極之間形成的間隙也以復(fù)數(shù)存在，并且在以復(fù)數(shù)存在的間隙中分別形成單位柵極電極G。這些單位柵極電極G相互電耦合并且電耦合到在圖18的左側(cè)上提供的它們的對應(yīng)柵極電阻器GR。
這里，在圖18中所示MISFET Qn3中，在紙面的水平方向上并排布置六個單位柵極電極g。假設(shè)在六個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置 MISFET Qn3的六個單位柵極電極G統(tǒng)稱為“柵極電極”，MISFET 的柵極電極將包括六個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第一實施例中，MISFET Qn3的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物 re布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET Qn3的柵極寬度Wg由用作單位的指狀物re的指狀物長度FL和指狀物re的數(shù)目限定。例如，圖18 中所示MISFET Qn3的柵極寬度Wg采用由指狀物長度為FL的六個指狀物re限定的值(Wc)。接著，將說明MISFET Qn4的布局配置。如圖18中所示，MISFET Qn3的源極布線SL3 作為MISFET Qn4的漏極布線DL4來工作。以梳齒形狀形成漏極布線DL4，并且在以梳齒形狀形成的漏極布線DL4之下的層在半導(dǎo)體襯底內(nèi)形成MISFET Qn4的漏極區(qū)域(未示出)。 MISFET Qm的漏極區(qū)域經(jīng)由塞(未示出)電耦合到漏極布線DL4。另一方面，與以梳齒形狀形成的漏極布線DL4相對地形成梳齒狀源極布線SL4。在以梳齒形狀形成的源極布線SL4 之下的層在半導(dǎo)體襯底內(nèi)形成MISFET Qn4的源極區(qū)域(未示出)。MISFET Qn4的源極區(qū)域經(jīng)由塞(未示出)電耦合到源極布線SL4。也就是說，以使配置漏極布線DL4—部分的梳齒狀電極和配置源極布線SL4 —部分的梳齒狀電極相互交替地對接這樣的方式形成漏極布線DL4和源極布線SL4。然后，在對接的漏極布線DL4的梳齒狀電極與源極布線SL4的梳齒狀電極之間形成用于MISFET Qm的單位柵極電極G。由于這時配置漏極布線DL4 —部分的梳齒狀電極的數(shù)目為復(fù)數(shù)并且配置源極布線SL4 —部分的梳齒狀電極的數(shù)目也為復(fù)數(shù)，所以在漏極布線DL4的梳齒狀電極與源極布線SL4的梳齒狀電極之間形成的間隙也以復(fù)數(shù)存在，并且在以復(fù)數(shù)存在的間隙中分別形成單位柵極電極G。這些單位柵極電極G相互電耦合并且電耦合到在圖18的左側(cè)上提供的它們的對應(yīng)柵極電阻器GR。這里，在圖18中所示MISFET Qn4中，在紙面的水平方向上并排布置四個單位柵極電極g。假設(shè)在四個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置 MISFET Qn4的四個單位柵極電極G統(tǒng)稱為“柵極電極”，MISFET Qn4的柵極電極將包括四個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第一實施例中，MISFET Qn4的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物 re布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET Qm的柵極寬度Wg由用作單位的指狀物re的指狀物長度FL和指狀物re的數(shù)目限定。例如，圖18 中所示MISFET Qw的柵極寬度Wg采用由指狀物長度為FL的四個指狀物re限定的值(Wd)。接著，將說明MISFET Qn5的布局配置。如圖18中所示，MISFET Qn4的源極布線SL4 作為MISFET 的漏極布線DL5來工作。以梳齒形狀形成漏極布線DL5，并且在以梳齒形狀形成的漏極布線DL5之下的層在半導(dǎo)體襯底內(nèi)形成MISFET Qn5的漏極區(qū)域(未示出)。 MISFET ζ Ν5的漏極區(qū)域經(jīng)由塞(未示出)電耦合到漏極布線DL5。另一方面，與以梳齒形狀形成的漏極布線DL5相對地形成梳齒狀源極布線SL5。在以梳齒形狀形成的源極布線SL5 之下的層在半導(dǎo)體襯底內(nèi)形成MISFET 的源極區(qū)域(未示出)。MISFET Qn5的源極區(qū)域經(jīng)由塞(未示出)電耦合到源極布線SL5。也就是說，以使配置漏極布線DL5—部分的梳齒狀電極和配置源極布線SL5 —部分的梳齒狀電極相互交替地對接這樣的方式形成漏極布線DL5和源極布線SL5。然后，在對接的漏極布線DL5的梳齒狀電極與源極布線SL5的梳齒
25狀電極之間形成用于MISFET (^5的單位柵極電極G。由于這時配置漏極布線DL5 —部分的梳齒狀電極的數(shù)目為復(fù)數(shù)并且配置源極布線SL5 —部分的梳齒狀電極的數(shù)目也為復(fù)數(shù)，所以在漏極布線DL5的梳齒狀電極與源極布線SL5的梳齒狀電極之間形成的間隙也以復(fù)數(shù)存在，并且在以復(fù)數(shù)存在的間隙中分別形成單位柵極電極G。這些單位柵極電極G相互電耦合并且電耦合到在圖18的左側(cè)上提供的它們的對應(yīng)柵極電阻器GR。附帶提一點，源極布線 SL5耦合到GND端子GND (TX)。這里，在圖18中所示MISFET Qn5中，在紙面的水平方向上并排布置四個單位柵極電極g。假設(shè)在四個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置 MISFET Qn5的四個單位柵極電極G統(tǒng)稱為“柵極電極”，MISFET 的柵極電極將包括四個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第一實施例中，MISFET Qn5的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物 re布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET ( Ν5的柵極寬度Wg由用作單位的指狀物re的指狀物長度FL和指狀物re的數(shù)目限定。例如，圖18 中所示MISFET 的柵極寬度Wg采用由指狀物長度為FL的四個指狀物re限定的值(We)。在第一實施例中，以建立MISFET Qni的柵極寬度Wg (Wa) > MISFET Qn2的柵極寬度 Wg(Wb) > MISFET Qn3 的柵極寬度 Wg (Wc) > MISFET Qn4 的柵極寬度 Wg (Wd) =MISFET Qn5 的柵極寬度Wg(We)這樣的關(guān)系這樣的方式以上述方式布局配置TX并聯(lián)晶體管SH(TX)。也就是說，在第一實施例中，通過改變指狀物re的數(shù)目而使各指狀物re的指狀物長度FL恒定而以MISFET的柵極寬度從與接近GND端子GND (TX)的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET逐漸增加這樣的方式配置MISFET⑷至QN5。因此，當TX并聯(lián)晶體管SH(TX)關(guān)斷時，即使在考慮寄生電容時仍然可以使向配置TX并聯(lián)晶體管SH(TX) 的相應(yīng)MISFET Qni至Qn5施加的電壓幅度均勻。具體而言，圖18中所示TX并聯(lián)晶體管SH(TX)的布局配置示出了如下布局配置的例子，其中在MISFET Qni至Qn5中，MISFET的柵極寬度從與接近GND端子GND (TX)的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET在二次函數(shù)基礎(chǔ)上逐漸增加。這里，第一實施例的特征在于在發(fā)送端子TX與GND端子之間串聯(lián)耦合的MISFET Qni至Qn5中，MISFET的柵極寬度從與接近GND端子的一側(cè)耦合的MISFET到與接近發(fā)送端子 TX的一側(cè)耦合的MISFET逐漸增加。這可以由Wa > Wb > Wc > Wd > We代表，其中分別以 Wa至如表示MISFET Qni至Qn5的柵極寬度Wg。在當包括MISFET Qni至Qn5的TX并聯(lián)晶體管SH(TX)關(guān)斷時均勻化向相應(yīng)MISFET Qni至的施加的電壓幅度方面，優(yōu)選地建立上述關(guān)系Wa >恥> Wc > W >狗。然而在圖18中所示布局配置中，建立關(guān)系Wa > Wb > Wc > Wd =狗。即使在這一情況下，與比較例子(Wa = Wb = Wc = Wd = We)相比可以充分均勻化向相應(yīng)MISFET Qni至Qn5的施加的電壓幅度。因而，可以充分抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。也就是說， 在第一實施例中的期望形式為如下情況，在該情況下建立關(guān)系Wa > Wb > Wc > W > We, 但是用于實現(xiàn)以第一實施例中的技術(shù)思想解決問題的條件將不限于上述關(guān)系。例如，即使當建立圖18的布局配置中所示關(guān)系Wa > Wb > Wc > Wd = Wfe時，與比較例子相比也可以實現(xiàn)抑制高階諧波的生成這樣的目的。也就是說，在第一實施例中的技術(shù)思想在于如果在可解決問題的范圍中將它上位概念化，則以表明在關(guān)斷的MISFET的源極區(qū)域與漏極區(qū)域之間提供的電容的關(guān)斷電容增加這樣的方式至少配置在配置TX并聯(lián)晶體管SH(TX)的多個 MISFET中的耦合到發(fā)送端子TX的MISFET而不是耦合到GND端子GND (TX)的MISFET。因此，與比較例子(Wa = Wb = Wc = Wd = We)相比可以充分均勻化分別向配置TX并聯(lián)晶體管SH(TX)的多個MISFET施加的電壓幅度。因而，可以獲得的顯著優(yōu)點在于可以充分抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。<TX并聯(lián)晶體管的布局配置(第一修改)>接著將參照

第一修改中的TX并聯(lián)晶體管SH(TX)的布局配置。圖19是示出了第一修改中的TX并聯(lián)晶體管SH(TX)的布局配置的平面圖。在圖19中，在發(fā)送端子 TX與GND端子GND(TX)之間形成TX并聯(lián)晶體管SH(TX)。TX并聯(lián)晶體管SH(TX)包括在發(fā)送端子TX與GND端子之間串聯(lián)耦合的MISFET Qni至％5。具體而言，從發(fā)送端子TX到GND 端子GND(TX)依次串聯(lián)耦合MISFET Qni至Qn5。如根據(jù)圖19清楚的那樣，配置TX并聯(lián)晶體管SH(TX)的五個MISFET Qni至Qn5的相應(yīng)柵極電極形成有十二個指狀物單位柵極電極G)。也就是說，在第一修改中，五個 MISFET Qni至Qn5的柵極電極分別由數(shù)目相同的指狀物TO形成。然而在第一修改中，在相應(yīng)五個MISFET⑷至中包含的指狀物TO的指狀物長度互不相同。具體而言，在MISFET Qni 的指狀物長度FLl、MISFETQn2的指狀物長度FL2、MISFET Qn3的指狀物長度FL3、MISFET Qn4 的指狀物長度FL4和MISFET Qn5的指狀物長度FL5之間建立關(guān)系FLl > FL2 > FL3 > FL4 > FL5。這時，MISFET Qni至Qn5的柵極寬度Wg分別由作為單位的指狀物TO的指狀物長度 FL和指狀物re的數(shù)目限定。在本修改中，MISFET (^至(^的指狀物re的數(shù)目(十二個) 相同，但是它們的指狀物長度互不相同。因此，以建立關(guān)系FL 1 > FL2 > FL3 > FL4 > FL5 這樣的方式分別設(shè)置指狀物長度。因而，在第一修改中，可以用建立MISFET Qw的柵極寬度 Wg(Wa) > MISFETQn2 的柵極寬度 Wg (Wb) > MISFET Qn3 的柵極寬度 Wg (Wc) > MISFET Qn4 的柵極寬度Wg(Wd) > MISFET Qn5的柵極寬度Wg(We)這樣的關(guān)系這樣的方式布局配置TX并聯(lián)晶體管SH(TX)。也就是說，在第一修改中，通過改變指狀物re的指狀物長度FL 1至FL5而使指狀物re的數(shù)目恒定而以MISFET的柵極寬度Wg從與接近GND端子GND (TX)的一側(cè)耦合的 MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET逐漸增加這樣的方式配置MISFETOni至 QN5。因此，當TX并聯(lián)晶體管SH(TX)關(guān)斷時，即使在考慮寄生電容時仍然可以使向配置TX 并聯(lián)晶體管SH(TX)的相應(yīng)MISFET Qni至Qn5施加的電壓幅度均勻。以這一方式布局配置的第一修改(參照圖19)與第一實施例(參照圖18)相比具有以下優(yōu)點。即由于在圖18中所示布局配置例子中在MISFET 0 至％5中變化指狀物re(單位柵極電極G)的數(shù)目，所以形成階梯式布局配置，從而額外空間區(qū)域大大增加。對照而言， 在圖19中所示布局配置例子中，僅變化指狀物長度FL 1至FL5而不改變MISFET Qni至中的指狀物TO (單位柵極電極G)的數(shù)目。因此有可能將各MISFET 0 至％5的外形匹配于矩形形狀。換而言之，由于在圖19中所示布局配置例子中未形成額外空間區(qū)域，所以可以高效布局MISFET Qni至％5。因而，在本修改中，可以小型化包括TX并聯(lián)晶體管SH(TX)的天線開關(guān)ASW形成于其中的半導(dǎo)體芯片CHP2。<TX并聯(lián)晶體管的布局配置(第二修改)>接著將參照

第二修改中的TX并聯(lián)晶體管SH(TX)的布局配置。圖20是示出了第二修改中的TX并聯(lián)晶體管SH(TX)的布局配置的平面圖。在圖20中，在發(fā)送端子 SH(TX)與GND端子GND(TX)之間形成TX并聯(lián)晶體管SH(TX)。TX并聯(lián)晶體管SH(TX)包括在發(fā)送端子TX與GND端子之間串聯(lián)耦合的MISFETQni至％5。具體而言，從發(fā)送端子TX到 GND端子GND (TX)依次串聯(lián)耦合MISFET Qni至％5。圖20中所示TX并聯(lián)晶體管SH(TX)的布局配置示出了如下布局配置的例子，其中在MISFET Qni至Qn5中，MISFET的柵極寬度從與接近GND端子GND (TX)的一側(cè)耦合的MISFET 到與接近發(fā)送端子TX的一側(cè)耦合的MISFET在線性函數(shù)基礎(chǔ)上逐漸增加。這里，在圖20中所示MISFET Qni中，在紙面的水平方向上并排布置十二個單位柵極電極g。假設(shè)在十二個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置MISFET Qni的十二個單位柵極電極G統(tǒng)稱為“柵極電極”，MISFET Qni的柵極電極將包括十二個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第二修改中， MISFET Qni的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物re布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET Qni的柵極寬度Wg由作為單位的指狀物re的指狀物長度FL和指狀物re的數(shù)目限定。例如，圖20中所示MISFET Qni的柵極寬度Wg采用由指狀物長度為FL的十二個指狀物TO限定的值(Wa)。在圖20中所示的MISFET Qn2中，在紙面的水平方向上并排布置十個單位柵極電極g。假設(shè)在十個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置 MISFET Qn2的十個單位柵極電極G統(tǒng)稱為“柵極電極”，MISFET Qn2的柵極電極將包括十個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第二修改中，MISFET Qn2 的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物re 布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET Qn2的柵極寬度Wg由作為單位的指狀物re的指狀物長度FL和指狀物re的數(shù)目限定。例如，圖20中所示MISFET Qn2的柵極寬度Wg采用由指狀物長度為FL的十個指狀物TO限定的值(Wb)。此外，在圖20中所示的MISFET Qn3中，在紙面的水平方向上并排布置八個單位柵極電極g。假設(shè)在八個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置MISFET Qn3的八個單位柵極電極G統(tǒng)稱為“柵極電極”，MISFET Qn3的柵極電極將包括八個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第二修改中，MISFET Qn3的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物 re布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET Qn3的柵極寬度Wg由作為單位的指狀物re的指狀物長度FL和指狀物re的數(shù)目限定。例如，圖20 中所示MISFET Qn3的柵極寬度Wg采用由指狀物長度為FL的八個指狀物re限定的值(Wc)。在圖20中所示的MISFET Qn4中，在紙面的水平方向上并排布置六個單位柵極電極g。假設(shè)在六個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置 MISFET Qn4的六個單位柵極電極G統(tǒng)稱為“柵極電極”，MISFET Qn4的柵極電極將包括六個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第二修改中，MISFET Qn4 的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物re 布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET Qm的柵極寬度Wg由作為單位的指狀物re的指狀物長度FL和指狀物re的數(shù)目限定。例如，圖20中所示MISFET Qn4的柵極寬度Wg采用由指狀物長度為FL的六個指狀物TO限定的值(Wd)。類似地，在圖20中所示中MISFET Qn5中，在紙面的水平方向上并排布置四個單位柵極電極g。假設(shè)在四個柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置 MISFET Qn5的四個單位柵極電極G統(tǒng)稱為“柵極電極”，MISFET Qn5的柵極電極將包括四個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第二修改中，MISFET QN5 的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物re 布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFETQn5的柵極寬度Wg由作為單位的指狀物re的指狀物長度FL和指狀物re的數(shù)目限定。例如，圖20中所示MISFET Qn5的柵極寬度Wg采用由指狀物長度為FL的四個指狀物TO限定的值(We)。在第二修改中，以這一方式以建立MISFET ζ Ν1的柵極寬度Wg (Wa) > MISFET Qn2 的柵極寬度Wg (Wb) > MISFET Qn3的柵極寬度Wg (Wc) > MISFET Qn4的柵極寬度Wg (Wd) > MISFET Qn5的柵極寬度Wg(We)這樣的關(guān)系。以MISFET Qn5至MISFET⑷的柵極寬度在線性函數(shù)基礎(chǔ)上增加這樣的方式布局配置TX并聯(lián)晶體管SH(TX)。也就是說，在第二修改中，通過改變指狀物re的數(shù)目而使各指狀物re的指狀物長度FL恒定而以MISFET的柵極寬度從與接近GND端子GND (TX)的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET 在線性函數(shù)基礎(chǔ)上逐漸增加這樣的方式配置MISFET⑷至MISFET ζ Ν5。因此，當TX并聯(lián)晶體管SH(TX)關(guān)斷時，即使在考慮寄生電容時仍然可以使向配置TX并聯(lián)晶體管SH(X)的相應(yīng)MISFET Qni至Qn5施加的電壓幅度均勻。附帶提一點，即使在第二修改中仍然可以如在第一修改中那樣通過僅改變指狀物長度而不改變指狀物TO (單位柵極電極G)的數(shù)目來從與接近GND端子GND (TX)的一側(cè)耦合的MISFET到與接近發(fā)送端子TX的一側(cè)耦合的MISFET在線性函數(shù)基礎(chǔ)上逐漸增加MISFET 的柵極寬度。<TX并聯(lián)晶體管的布局配置(第三修改)>接著將參照

第三修改中的TX并聯(lián)晶體管SH(TX)的布局配置。圖21是示出了第三修改中的TX并聯(lián)晶體管SH(TX)的布局配置的平面圖。在圖21中，在發(fā)送端子 TX與GND端子GND(TX)之間形成TX并聯(lián)晶體管SH(TX)。TX并聯(lián)晶體管SH(TX)包括在發(fā)送端子TX與GND端子之間串聯(lián)耦合的MISFET Qni至％5。具體而言，從發(fā)送端子TX到GND 端子GND(TX)依次串聯(lián)耦合MISFET Qni至Qn5。這里，在圖21中所示MISFET ζ Ν1至Qn3中，在紙面的水平方向上并排布置十個單位柵極電極g。假設(shè)在十個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置MISFET Qni至Qn3的十個單位柵極電極G統(tǒng)稱為“柵極電極”，并且MISFET Qni至Qn3的柵極電極將分別包括十個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第三修改中，MISFET Qni至Qn3的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物re布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET W至Qn3的柵極寬度Wg分別由作為單位的指狀物re的指狀物長度FL和指狀物re的數(shù)目限定。例如，圖21中所示MISFET Qni至Qn3的柵極寬度Wg分別采用由指狀物長度為FL的十個指狀物re限定的值(W3a)。在圖21中所示MISFET Qn4和中，在紙面的水平方向上并排布置六個單位柵極電極g。假設(shè)在六個單位柵極電極G之中，一個單位柵極電極G稱為“指狀物re”，并且配置MISFET Qn4和Qn5的六個單位柵極電極G統(tǒng)稱為“柵極電極”，并且MISFET Qn4和Qn5的柵極電極將分別包括六個指狀物re。假設(shè)指狀物re的長度稱為“指狀物長度FL”，可以認為在第三修改中，MISFET Qn4和％5的柵極電極由如下指狀物結(jié)構(gòu)配置，在該結(jié)構(gòu)中以線段式指狀物re為單位，多個指狀物re布置于與其線段相交的方向上，并且多個指狀物re相互電耦合。這時，MISFET Qn4和Qn5的柵極寬度Wg分別由作為單位的指狀物re的指狀物長度FL 和指狀物re的數(shù)目限定。例如，圖21中所示MISFET Qn4和Qn5的柵極寬度Wg分別采用由指狀物長度為FL的六個指狀物re限定的值(w;3b)。即使當以這一方式建立圖21的布局配置中所示關(guān)系W3a = W3a = W3a > W3b = W3b時，與比較例子相比仍然可以實現(xiàn)抑制高階諧波的生成這樣的目的。也就是說，在第三修改中的技術(shù)思想在于在配置TX并聯(lián)晶體管SH(TX)的多個MISFET中，以增加表明在關(guān)斷的MISFET的源極區(qū)域與漏極區(qū)域之間提供的電容的關(guān)斷電容這樣的方式至少配置耦合到發(fā)送端子TX的MISFET Qni而不是耦合到GND端子GND (TX)的MISFET QN5。因此，與比較例子(Wa = Wb = Wc = Wd = We)相比可以充分均勻化分別向配置TX并聯(lián)晶體管SH(TX)的多個MISFET 0 至^施加的電壓幅度。因而，可以充分抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX) 生成的高階諧波?！刺炀€開關(guān)的器件結(jié)構(gòu)〉接著將說明配置天線開關(guān)的各MISFET的器件結(jié)構(gòu)。要求天線開關(guān)具有用于保證高功率發(fā)送信號的高質(zhì)量并且減少對其它頻率頻帶中的通信有不利影響的干擾波(高階諧波)的生成的性能。因此，當使用各場效應(yīng)晶體管作為配置天線開關(guān)的切換元件時，要求場效應(yīng)晶體管不僅具有用于具有高擊穿電壓特性的性能而且具有可以減少高階諧波失真的性能。因此，使用在寄生電容小并且線性優(yōu)良的GaAs襯底或者藍寶石襯底之上形成的場效應(yīng)晶體管(例如HEMT(高電子遷移率晶體管))作為配置天線開關(guān)的場效應(yīng)晶體管以便實現(xiàn)低損耗和低諧波失真。然而，高頻特性優(yōu)良的化合物半導(dǎo)體襯底昂貴并且從減少天線開關(guān)成本考慮并非優(yōu)選。為了實現(xiàn)減少天線開關(guān)的成本，使用在廉價的硅襯底之上形成的場效應(yīng)晶體管是有效的。然而，廉價的硅襯底與昂貴的化合物半導(dǎo)體襯底相比具有大寄生電容并且具有比在化合物半導(dǎo)體襯底之上形成的場效應(yīng)晶體管更高的諧波失真。因此，從實現(xiàn)減少天線開關(guān)的成本考慮，將具體在如下假設(shè)下描述第一實施例即使在由在硅襯底之上形成的場效應(yīng)晶體管配置天線開關(guān)時仍然可以盡可能多地減少在天線開關(guān)中生成的諧波失真。具體而言，第一實施例將說明其中在SOI (絕緣體上硅)襯底之上形成各MISFET %的例子。在第一實施例中，將說明配置TX并聯(lián)晶體管SE(TX)、RX串聯(lián)晶體管SE(RX)、TX并聯(lián)晶體管SH(TX)和RX并聯(lián)晶體管SH(RX)的各MISFET Qn的結(jié)構(gòu)。圖22是示出了第一實施例中的MISFET的器件結(jié)構(gòu)的平面圖。在圖22中，MISFET Qn耦合到布局成交替定位的源極布線SL和漏極布線DL。然后，在源極布線SL與漏極布線 DL之間形成單位柵極電極G。MISFET Qn的源極區(qū)域(在圖22中未示出)經(jīng)由塞PLGl耦合到源極布線SL。MISFET Qn的漏極區(qū)域(在圖22中未示出)經(jīng)由塞PLG2耦合到漏極布線DL。接著將說明MISFET %的橫截面結(jié)構(gòu)。圖23是示出了 MISFETOn的橫截面的橫截面圖。在圖23中，嵌入式絕緣層BOX形成于它的對應(yīng)半導(dǎo)體襯底(支撐襯底)SUB之上，并且硅層形成于嵌入式絕緣層BOX之上。SOI襯底由半導(dǎo)體襯底SUB、嵌入式絕緣層BOX和硅層形成。然后，在SOI襯底之上形成MISFET %。在SOI襯底的硅層中形成體區(qū)域BD。體區(qū)域BD例如由硼等ρ型雜質(zhì)的引入于其中的ρ型半導(dǎo)體區(qū)域形成。在體區(qū)域BD之上形成柵極絕緣膜G0X1，并且在柵極絕緣膜GOXl之上形成單位柵極電極G。柵極絕緣膜GOX 1例如由氧化硅膜形成。另一方面，單位柵極電極G由多晶硅膜PF和硅化鈷膜CS的層疊膜形成。 形成配置單位柵極電極G —部分的硅化鈷膜CS用于減少單位柵極電極G的電阻。隨后，在單位柵極電極G的兩側(cè)上的各側(cè)壁中形成側(cè)壁SW，并且在放置于側(cè)壁SW 之下的層中的硅層中形成低濃度雜質(zhì)擴散區(qū)域EXls和EXld。與單位柵極電極G對準地形成低濃度雜質(zhì)擴散區(qū)域EXls和EXld。然后，在低濃度雜質(zhì)擴散區(qū)域EXls的外側(cè)上形成高濃度雜質(zhì)擴散區(qū)域NRls，并且在低濃度雜質(zhì)擴散區(qū)域EXld的外側(cè)上形成高濃度雜質(zhì)擴散區(qū)域NRld。與側(cè)壁SW對準地形成高濃度雜質(zhì)擴散區(qū)域NRls和NRld。另外，在高濃度雜質(zhì)擴散區(qū)域NRls和NRld的表面中形成硅化鈷膜CS。源極區(qū)域SR由低濃度雜質(zhì)擴散區(qū)域 EXls、高濃度雜質(zhì)擴散區(qū)域NRls和硅化鈷膜CS形成。漏極區(qū)域DR由低濃度雜質(zhì)擴散區(qū)域 EXld、高濃度雜質(zhì)擴散區(qū)域NRld和硅化鈷膜CS形成。低濃度雜質(zhì)擴散區(qū)域EXls和EXld以及高濃度雜質(zhì)擴散區(qū)域NRls和NRld均為 η型雜質(zhì)如磷或者砷引入于其中的半導(dǎo)體區(qū)域，其中引入于低濃度雜質(zhì)擴散區(qū)域EXls和 EXld中的雜質(zhì)的濃度低于引入于高濃度雜質(zhì)擴散區(qū)域NRls和NRld中的雜質(zhì)的濃度。如上文所述配置第一實施例中的MISFET %。下文將描述在MISFET %之上形成的布線結(jié)構(gòu)。在圖23中，形成層間絕緣膜IL以便覆蓋第一實施例中的MISFET %。層間絕緣膜IL例如由氧化硅膜形成。然后，在層間絕緣膜IL中形成到達源極區(qū)域SR的接觸孔 CNT和到達漏極區(qū)域DR的接觸孔CNT。鈦/氮化鈦膜和鎢膜嵌入于接觸孔CNT中以形成塞 PLGl和PLG2。在塞PLGl和塞PLG2形成于其中的層間絕緣膜IL之上形成布線Ll (源極布線SL、漏極布線DL)。例如，布線Ll由鈦/氮化鈦膜、鋁膜和鈦/氮化鈦膜的層疊膜形成。 另外，在布線Ll之上形成多層布線，但是在圖23中省略這一點。以上述方式形成第一實施例中的MISFET Qn?！吹谝粚嵤├膬?yōu)點〉最后將參照

第一實施例中的有利效果。圖M是示出了在根據(jù)第一實施例的技術(shù)思想被應(yīng)用于的天線開關(guān)和根據(jù)比較例子的天線開關(guān)中在頻率為0. 9GHz時二階諧波失真QHD)與輸入功率(Pin)的相關(guān)性的圖形。在圖M中，分別地，水平軸表明輸入功率(Pin)而豎直軸表明二階諧波失真OHD)。圖M中的實線表明的圖形對應(yīng)于根據(jù)第一實施例的技術(shù)思想被應(yīng)用于的天線開關(guān)，而虛線表明的圖形對應(yīng)于根據(jù)比較例子的天線開關(guān)。雖然現(xiàn)在在圖M中以分貝為單位表達二階諧波失真OHD)，但是以分貝為單位的表達表明高階諧波的量值相對于輸入功率的功率衰減多少。也就是說，高階諧波以分貝為單位的表達越小，功率的衰減就越低，因此這表示高階諧波的量值增加。因此可以理解，參照圖 M，在根據(jù)比較例子的天線開關(guān)中，在輸入功率(Pin)達到34daii或者更高時由于向關(guān)斷的 TX并聯(lián)晶體管的各MISFET施加的電壓幅度的非均勻性而使二階諧波失真增加。對照而言， 在根據(jù)第一實施例的天線開關(guān)中，可以理解即使使輸入功率(Pin)為37daii左右仍然可以充分抑制二階諧波的生成。具體而言，根據(jù)第一實施例中的天線開關(guān)，可以理解與比較例子相比可以將頻率為0.9GHz和輸入功率為(Pin)時的二階諧波失真減少5dB。
隨后，圖25是示出了在根據(jù)第一實施例的技術(shù)思想被應(yīng)用于的天線開關(guān)和根據(jù)比較例子的天線開關(guān)中在頻率為0. 9GHz時三階諧波失真(3HD)與輸入功率(Pin)的相關(guān)性的圖形。在圖25中，分別地，水平軸表明輸入功率(Pin)而豎直軸表明三階諧波失真(3HD)。 圖25中的實線表明的圖形對應(yīng)于根據(jù)第一實施例的技術(shù)思想被應(yīng)用于的天線開關(guān)，而虛線表明的圖形對應(yīng)于根據(jù)比較例子的天線開關(guān)。雖然現(xiàn)在在圖25中以分貝為單位表達三階諧波失真(3HD)，但是以分貝為單位的表達表明高階諧波的量值相對于輸入功率的功率衰減多少。也就是說，高階諧波以分貝為單位的表達越小，功率的衰減就越低，因此這表示高階諧波的量值增加。因此理解，參照圖25，在根據(jù)比較例子的天線開關(guān)中，在輸入功率 (Pin)達到34daii或者更高時由于向關(guān)斷的TX并聯(lián)晶體管的各MISFET施加的電壓幅度的非均勻性而使三階諧波失真增加。對照而言，在根據(jù)第一實施例的天線開關(guān)中，可以理解即使輸入功率(Pin)為37daii左右仍然可以充分抑制三階諧波的生成。具體而言，根據(jù)第一實施例中的天線開關(guān)，理解與比較例子相比可以將頻率為0.9GHz和輸入功率為(Pin)時的三階諧波失真減少5dB。附帶提一點，即使依賴于根據(jù)第一修改的天線開關(guān)，與比較例子相比仍然可以將在頻率為0.9GHz、輸入功率(Pin)為35daii時的二階諧波失真和三階諧波失真分別減少 5dB。即使在根據(jù)第二修改的天線開關(guān)中，與比較例子相比仍然可以將在頻率為0. 9GHz、輸入功率(Pin)為35daii時的二階諧波失真和三階諧波失真分別減少4dB。另外，即使在根據(jù)第三修改的天線開關(guān)中，與比較例子相比仍然可以將在頻率為0.9GHz、輸入功率(Pin)為 35dBm時的二階諧波失真和三階諧波失真分別減少3dB。第二實施例盡管第一實施例已經(jīng)說明如下例子，在該例子中將本申請的發(fā)明的技術(shù)思想應(yīng)用于TX并聯(lián)晶體管SE(TX)，但是第二實施例將描述如下例子，在該例子中將本申請的發(fā)明的技術(shù)思想應(yīng)用于RX串聯(lián)晶體管SE(RX)?？紤]如下情況，在該情況下，如圖4中所示例如接通TX串聯(lián)晶體管SE(TX)以使發(fā)送端子TX和天線端子ANT (OUT)導(dǎo)通，由此通過發(fā)送端子TX從天線端子ANT (OUT)對發(fā)送信號進行發(fā)送。在這一情況下，如圖4中所示，向關(guān)斷的TX并聯(lián)晶體管SH(TX)施加電壓幅度八(Peak)，并且向關(guān)斷的RX串聯(lián)晶體管SE(RX)施加電壓幅度Vupeak)。因而，認為按照與如下機制類似的機制甚至在關(guān)斷的RX串聯(lián)晶體管SE(RX)時生成高階諧波，在該機制中由于向配置關(guān)斷的TX并聯(lián)晶體管SH(TX)的相應(yīng)MISFET施加的電壓幅度的非均勻性而生成高階諧波。然而即使在向TX并聯(lián)晶體管SH(TX)和RX串聯(lián)晶體管SE(RX)施加相同電壓幅度 VL(peak)的情況下，從TX并聯(lián)晶體管SH(TX)生成高階諧波而不是從RX串聯(lián)晶體管SE (RX)生成高階諧波將引起問題。出于這一原因，第一實施例已經(jīng)說明如下例子，在該例子中將根據(jù)本申請的發(fā)明的技術(shù)思想應(yīng)用于TX并聯(lián)晶體管SH(TX)。這是因為由于從發(fā)送端子TX向GND端子泄漏的發(fā)送信號在TX并聯(lián)晶體管SH(TX) 的關(guān)斷電容大時變大，所以將TX并聯(lián)晶體管SH(TX)的關(guān)斷電容設(shè)置成RX串聯(lián)晶體管 SE(RX)的關(guān)斷電容的約十分之一左右。另一方面，在RX串聯(lián)晶體管SE(RX)中無問題，因為即使當關(guān)斷電容大時仍然通過接通在接收端子RX與GND端子之間提供的RX并聯(lián)晶體管 SH(RX)將接收端子RX設(shè)置成接地電勢。也就是說，雖然在RX串聯(lián)晶體管SE (RX)的關(guān)斷電容設(shè)置得大時從天線端子ANT (OUT)向接收端子RX泄漏的發(fā)送信號的量變大但是無問題， 因為通過將接收端子RX接地來充分反射已經(jīng)向接收端子RX泄漏的發(fā)送信號。對于RX串聯(lián)晶體管SE(RX)而言比上述更重要的是需要減少其接通電阻。出于這一原因，即使關(guān)斷電容變大，仍然增加配置RX串聯(lián)晶體管SE (RX)的相應(yīng)MISFET的柵極寬度以便減少接通電阻。根據(jù)上文，在TX并聯(lián)晶體管SH(TX)與RX串聯(lián)晶體管SE(RX)之間的不同點在于配置TX并聯(lián)晶體管SH(TX)的各MISFET的關(guān)斷電容小于配置RX串聯(lián)晶體管SE(RX)的各 MISFET的關(guān)斷電容。現(xiàn)在如圖7中所示，例如串聯(lián)耦合的MISFET的電壓幅度的非均勻性將隨著寄生電容與關(guān)斷電容(與接地電容)之比變得更大而增加。如上文所述，TX并聯(lián)晶體管SH(TX) 的關(guān)斷電容為RX串聯(lián)晶體管SE(RX)的關(guān)斷電容的約十分之一左右。由于關(guān)斷電容與柵極寬度基本上成比例，所以配置TX并聯(lián)晶體管SH(TX)的各MISFET的柵極寬度為配置RX串聯(lián)晶體管SE(RX)的各MISFET的柵極寬度的約十分之一左右。另一方面，由于柵極電阻與柵極寬度無關(guān)的部分的比例對于寄生電容而言為大，所以TX并聯(lián)晶體管SH(TX)的寄生電容與RX串聯(lián)晶體管SE(TX)的寄生電容之差幾乎沒有。因而，TX并聯(lián)晶體管SH(TX)的寄生電容與關(guān)斷電容之比大于RX串聯(lián)晶體管SE(RX)。出于這一原因，向配置TX并聯(lián)晶體管 SH(TX)的相應(yīng)MISFET施加的電壓幅度的非均勻性增加，因此由它引起的高階諧波的生成變成問題。然而由于來自TX并聯(lián)晶體管SH(TX)的高階諧波的生成機制與在RX串聯(lián)晶體管 SE(TX)中相同(即使有量值差異)，所以從RX串聯(lián)晶體管SE(RX)生成高階諧波。因此，即使在RX串聯(lián)晶體管SE(RX)中，仍然可以通過應(yīng)用本申請的發(fā)明的技術(shù)思想來進一步抑制從天線開關(guān)生成的高階諧波。圖26是示出了根據(jù)第二實施例的天線開關(guān)ASW的電路配置的圖。如圖26中所示， 根據(jù)第二實施例的天線開關(guān)ASW具有發(fā)送端子TX、接收端子RX和天線端子ANT (OUT)。根據(jù)第二實施例的天線開關(guān)ASW具有在發(fā)送端子TX與天線端子ANT(OUT)之間的TX串聯(lián)晶體管SE(TX)并且具有在接收端子RX與天線端子ANT(OUT)之間的RX串聯(lián)晶體管SE(RX)。 另外，根據(jù)第二實施例的天線開關(guān)ASW具有在發(fā)送端子TX與GND端子之間的TX并聯(lián)晶體管SH(TX)并且具有在接收端子RX與GND端子之間的RX并聯(lián)晶體管SH(RX)。這里，即使在根據(jù)圖沈中所示第二實施例的天線開關(guān)ASW中，TX并聯(lián)晶體管 SH(TX)仍然例如包括在發(fā)送端子TX與GND端子之間串聯(lián)耦合的五個MSIFET⑷至％5。即使在第二實施例中，與第一實施例一樣，配置TX并聯(lián)晶體管SH(TX)的五個MSIFETOni至Qn5 以它們的柵極寬度互不相同這樣的方式來配置。也就是說，即使在第二實施例中，配置TX 并聯(lián)晶體管SH(TX)的五個MSIFETQni至Qn5的柵極寬度互不相同。具體而言，如圖沈中所示，假設(shè)MISFET Qni的柵極寬度Wg = ffa,MISFET Qn2的柵極寬度Wg = ffb,MISFET Qn3的柵極寬度Wg = ffc, MISFET Qn4的柵極寬度Wg = Wd和MISFET Qn5的柵極寬度Wg = We,以建立關(guān)系Wa >恥> Wc > Wd > We這樣的方式來形成MSIFET Qni至的柵極電極。換而言之，可以認為即使在第二實施例中，多個MSIFET Qni至Qn5的柵極寬度Wg從與接近GND端子的一側(cè)耦合的MISFET Qn5到與接近發(fā)送端子TX的一側(cè)耦合的MISFET Qw逐漸增加。因此， 根據(jù)第二實施例，當輸出高功率發(fā)送信號時，可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。
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另外，在第二實施例中，以配置RX串聯(lián)晶體管SE(RX)的五個MISFET Qn6至的柵極寬度互不相同這樣的方式來配置它們。也就是說，在第二實施例中，配置RX串聯(lián)晶體管SE(RX)的五個MISFET Qn6至的柵極寬度互不相同。具體而言，如圖沈中所示，假設(shè) MISFET Qn6的柵極寬度Wg = Wf、MISFET Qn7的柵極寬度Wg = Wh、MISFET Qn8的柵極寬度 Wg = Wi > MISFET Qn9的柵極寬度Wg = Wj和MISFET Qnio的柵極寬度Wg = Wk,以建立關(guān)系 Wf > Wh > Wi > Wj > Wk這樣的方式來形成MSIFET Qn6至的柵極電極。換而言之，可以認為在第二實施例中，多個MSIFET Qn6至Qwci的柵極寬度Wg從與接近接收端子RX的一側(cè)耦合的MISFET GW1到與接近天線端子ANT (OUT)的一側(cè)耦合的MISFET ζ Ν6逐漸增加。因此，根據(jù)第二實施例，當輸出高功率發(fā)送信號時，可以抑制從關(guān)斷的RX串聯(lián)晶體管SE(RX) 生成的高階諧波。在如上文所述第二實施例中，可以通過將本申請的發(fā)明的技術(shù)思想不僅應(yīng)用于TX并聯(lián)晶體管SH(TX)而且應(yīng)用于RX串聯(lián)晶體管SE(RX)來進一步抑制來自天線開關(guān)ASW的高階諧波的生成。具體而言，作為用于在配置RX串聯(lián)晶體管SE(RX)的五個MSIFET ζ Ν6至中體現(xiàn)關(guān)系Wf > Wh > Wi > Wj > Wk的手段的一個例子，考慮以MISFET的柵極寬度從與接近接收端子RX的一側(cè)耦合的MISFET到與接近天線端子ANT (OUT)的一側(cè)耦合的MISFET在線性函數(shù)基礎(chǔ)上或者在二次函數(shù)基礎(chǔ)上逐漸增加這樣的方式進行其布局配置。附帶提一點，根據(jù)第二實施例的技術(shù)思想的實質(zhì)在于在配置RX串聯(lián)晶體管 SE(RX)的多個MISFET中以表明在關(guān)斷的MISFET的源極區(qū)域與漏極區(qū)域之間提供的電容的關(guān)斷電容增加這樣的方式至少配置耦合到天線端子ANT(OUT)的MISFET而不是耦合到接收端子RX的MISFET。因此，與其中建立Wf = Wh = Wi = Wj = Wk的情況相比可以充分均勻化分別向配置RX串聯(lián)晶體管SE(RX)的多個MISFET施加的電壓幅度。因而，可以獲得的顯著優(yōu)點在于可以充分抑制從關(guān)斷的RX串聯(lián)晶體管SE(RX)生成的高階諧波。第三實施例<根據(jù)第三實施例的天線開關(guān)的電路配置>本實施例將說明如下例子，在該例子中，靜電電容值不同的電容性元件與配置TX 并聯(lián)晶體管SH(TX)的MISFET Qni至Qn5并聯(lián)耦合。圖27是示出了根據(jù)第三實施例的天線開關(guān)ASW的電路配置的圖。如圖27中所示， 根據(jù)第三實施例的天線開關(guān)ASW具有發(fā)送端子TX、接收端子RX和天線端子ANT (OUT)。根據(jù)第三實施例的天線開關(guān)ASW具有在發(fā)送端子TX與天線端子ANT(OUT)之間的TX串聯(lián)晶體管SE(TX)并且具有在接收端子RX與天線端子ANT(OUT)之間的RX串聯(lián)晶體管SE(RX)。 另外，根據(jù)第三實施例的天線開關(guān)ASW具有在發(fā)送端子TX與GND端子之間的TX并聯(lián)晶體管SH(TX)并且具有在接收端子RX與GND端子之間的RX并聯(lián)晶體管SH(RX)。這里，即使在根據(jù)圖27中所示第三實施例的天線開關(guān)ASW中，TX并聯(lián)晶體管 SH(TX)仍然例如包括在發(fā)送端子TX與GND端子之間串聯(lián)耦合的五個MISFET Qw至％5。這時，MISFET Qni至Qn5的柵極寬度Wg相同(ffg = W3)。然而在第三實施例中，靜電電容值不同的電容性元件耦合到除了串聯(lián)耦合到GND 端子的MISFET Qn5之外的MISFET⑷至知。具體而言，靜電電容值為Ca的電容性元件CPl 與MISFET Qni并聯(lián)耦合，并且靜電電容值為Cb的電容性元件CP2與MISFET Qn2并聯(lián)耦合。 然后，靜電電容值為Cc的電容性元件CP3與MISFET Qn3并聯(lián)耦合，并且靜電電容值為Cd的電容性元件CP4與MISFET Qn4并聯(lián)耦合。這時，建立Ca > Cb > Cc > Cd。因而，建立MISFET Qni的關(guān)斷電容與電容性元件CPl的靜電電容值Ca的組合電容 > MISFET Qn2的關(guān)斷電容與電容性元件CP2的靜電電容值Cb的組合電容> MISFET Qn3的關(guān)斷電容與電容性元件CP3的靜電電容值Cc的組合電容> MISFET Qn4的關(guān)斷電容與電容性元件CP4的靜電電容值Cd的組合電容> MISFET 的關(guān)斷電容這樣的關(guān)系。因此，根據(jù)第三實施例，當輸出高功率發(fā)送信號時，可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。也就是說，第一實施例已經(jīng)實現(xiàn)如下配置通過使用對配置TX并聯(lián)晶體管SH(TX) 的五個MISFET Qw至的柵極寬度進行改變這樣的配置來變化MISFET⑷至Qn5的關(guān)斷電容。對照而言，第三實施例將實施與如下事實等效的配置通過將靜電電容值不同的電容性元件與除了串聯(lián)耦合到GND端子之外的MISFET Qn5之外的MISFETOni至Qn4并聯(lián)耦合來分別變化MISFET Qni至Qn5的關(guān)斷電容。具體而言，作為用于在與配置TX并聯(lián)晶體管SH(TX)的五個MISFET⑷至并聯(lián)耦合的電容性元件CPl至CP4中體現(xiàn)關(guān)系Ca > Cb > Cc > Cd的手段的一個例子，考慮這樣的配置電容性元件CPl至CP4的靜電電容值從與接近GND端子的一側(cè)耦合的MISFETQN4 到與接近發(fā)送端子TX的一側(cè)耦合的MISFET Qni在線性函數(shù)基礎(chǔ)上或者二次函數(shù)基礎(chǔ)上逐漸增加。<TX并聯(lián)晶體管的布局配置>接著將參照附圖描述第三實施例中的TX并聯(lián)晶體管SH(TX)和電容性元件CPl至 CP4的布局配置。圖觀是示出了第三實施例中的TX并聯(lián)晶體管SH(TX)和電容性元件CPl 至CP4的布局配置的平面圖。在圖28中，在發(fā)送端子TX與GND端子GND(TX)之間形成TX 并聯(lián)晶體管SH(TX)和電容性元件CPl至CP4。TX并聯(lián)晶體管SH(TX)包括在發(fā)送端子TX與 GND端子之間串聯(lián)耦合的MISFET Qni至％5。具體而言，從發(fā)送端子TX向GND端子GND (TX) 依次串聯(lián)耦合MISFET Qni至知。在第三實施例中，MISFET⑷至Qn5的柵極寬度相同(指狀物長度相同并且指狀物數(shù)目為四而且相同)。隨后，將說明電容性元件CPl和CP2的布局配置。在圖觀中，在漏極布線DLl與源極布線SLl之間提供電容性元件CPl。因而，電容性元件CPl與MISFET Qni并聯(lián)耦合。 然后，在漏極布線DL2與源極布線SL2之間提供電容性元件CP2。因此，電容性元件CP2與 MISFET Qn2并聯(lián)耦合。然后，在漏極布線DL3與源極布線SL3之間提供電容性元件C3。因而，電容性元件CP3與MISFET 并聯(lián)耦合。類似的，在漏極布線DL4與源極布線SL4之間提供電容性元件C4。因此，電容性元件CP4與MISFET Qn4并聯(lián)耦合。附帶提一點，無電容性元件與串聯(lián)耦合到GND端子GND(TX)的MISFETQn5并聯(lián)耦合。這里，如圖觀中所示，電容性元件CPl的電極面積形成為大于電容性元件CP2的電極面積，并且電容性元件CP2的電極面積成為大于電容性元件CP3的電極面積。另外，電容性元件CP3的電極面積形成為大于電容性元件CP4的電極面積。由于電容性元件的靜電電容值與電極面積成比例，所以在圖觀中建立電容性元件CPl的靜電電容值Ca >電容性元件CP2的靜電電容值Cb >電容性元件CP3的靜電電容值Cc >電容性元件CP4的靜電電容值Cd這樣的關(guān)系。因此有可能實現(xiàn)與變化相應(yīng)MISFET Qw至(^5的關(guān)斷電容這樣的配置等效的配置。 當輸出高功率發(fā)送信號時，可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。
附帶提一點，期望當包括MISFET⑷至Qn5的TX并聯(lián)晶體管SH(TX)關(guān)斷時在均勻化向相應(yīng)MISFET Qni至施加的電壓幅度方面在上述電容性元件CPl與CP4之間建立關(guān)系 Ca > Cb > Cc > Cd。然而用于實現(xiàn)第一實施例中的技術(shù)思想將解決的問題(減少高階諧波)的條件將不限于上述關(guān)系或者受上述關(guān)系限制。例如，僅串聯(lián)耦合到發(fā)送端子TX的MISFET W可以具有與之并聯(lián)的電容性元件CP1。即使在這一情況下，與無電容性元件的情況相比仍然可以實現(xiàn)抑制高階諧波的生成這樣的目的。也就是說，第一實施例中的技術(shù)思想在于如果在可解決問題的范圍中將它上位概念化，則在表明當MISFET Qni至Qn5關(guān)斷時在多個MISFET Qni至Qn5的源極區(qū)域與漏極區(qū)域之間的電容的關(guān)斷電容相同之時在耦合到發(fā)送端子TX的 MISFET Qni的源極區(qū)域與漏極區(qū)域之間耦合電容性元件CP1。因此，與未提供電容性元件的情況相比至少可以充分均勻化分別向配置TX并聯(lián)晶體管SH(TX)的各MISFET ζ Ν1至Qn5施加的電壓幅度。因而，可以獲得的顯著優(yōu)點在于可以充分抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。在第三實施例中，使配置TX并聯(lián)晶體管SH(TX)的MISFETOni至Qn5的柵極寬度彼此相同，但是不限于此。通過使用將靜電電容值不同的電容性元件與MISFET QniMQn4^K 耦合并且如在第一實施例中那樣變化五個MISFET (^至知的柵極寬度這樣的配置，可以與之結(jié)合使用改變相應(yīng)MISFET Qni至Qn5的關(guān)斷電容這樣的配置?！措娙菰呐渲谩到又鴮⒔o出關(guān)于與TX并聯(lián)晶體管SH(TX)并聯(lián)耦合的電容性元件CPl至CP4的配置的描述。例如，在與用于配置TX并聯(lián)晶體管SH(TX)的MISFET⑷至Qn5的SOI襯底類似的SOI襯底中形成電容性元件CPl至CP4。具體而言，各電容性元件CPl至CP4可以由在SOI襯底之上形成的布線層形成。也就是，各電容性元件CPl至CP4可以例如由如下 MIM(金屬絕緣體金屬)電容形成，在該MIM電容中提供由金屬布線制成的下布線作為下電極，在下電極之上形成電容性絕緣膜并且在電容絕緣膜之上形成由金屬布線制成的上布線作為上電極。另外，各電容性元件CPl至CP4也可以例如由MOS電容形成。即提供SOI襯底的硅層作為下電極，并且在下電極之上形成與用于MISFET (^至(^5的柵極絕緣膜同一層的電容性絕緣膜。然后，由與各MISFET (^至Qn5的柵極電極同一層的多晶硅膜在電容性絕緣膜之上形成上電極，由此各電容性元件CPl至CP4也可以例如由MOS電容形成?！吹谌龑嵤├膬?yōu)點〉與其中未提供電容性元件的情況相比，即使根據(jù)第三實施例的天線開關(guān)仍然能夠?qū)㈩l率為0. 9GHz而輸入功率(Pin)為35dBm時的二階諧波和三階諧波分別減少4dB。<根據(jù)第四修改的天線開關(guān)的電路配置>第三實施例已經(jīng)說明如下例子，在該例子中，分別在配置TX并聯(lián)晶體管SH(TX)的 MISFET 0 至％5的源極區(qū)域與漏極區(qū)域之間耦合靜電電容值不同的電容元件。本修改將說明如下例子，在該例子中，在配置TX并聯(lián)晶體管SH(X)的MISFET Qw至的源極區(qū)域與柵極電極之間和在其柵極電極與漏極區(qū)域之間耦合電容性元件。圖四是示出了根據(jù)第四修改的天線開關(guān)ASW的電路配置的圖。如圖四中所示，根據(jù)第四修改的天線開關(guān)ASW具有與根據(jù)第三實施例的天線開關(guān)ASW的配置基本上類似的配置。也就是說，即使在根據(jù)圖四中所示第四修改的天線開關(guān)ASW中，TX并聯(lián)晶體管SH(TX)例如包括在發(fā)送端子TX與GND端子之間串聯(lián)耦合的五個MISFET Qni至QN5。這時，MISFET Qni至Qn5的柵極寬度Wg相同(Wg = W3)。然而在第四修改中，在除了串聯(lián)耦合到GND端子的MISFETQn5之外的MISFET ζ Ν1至 Qn4的源極區(qū)域與柵極電極之間和在其柵極電極與漏極區(qū)域之間耦合電容性元件。具體而言，在MISFET %的源極區(qū)域與柵極電極之間耦合電容性元件CPl (靜電電容值為Ca)，并且在MISFET Qni的柵極電極與漏極區(qū)域之間耦合電容性元件CP1，(靜電電容值為Ca，)。類似地，在MISFET Qn2的源極區(qū)域與柵極電極之間耦合電容性元件CP2(靜電電容值為Cb)，并且在MISFET Qn2的柵極電極與漏極區(qū)域之間耦合電容性元件CP2’(靜電電容值為Cb’)。然后，在MISFET %3的源極區(qū)域與柵極電極之間耦合電容性元件CP3(靜電電容值為Ce)，并且在MISFET Qn3的柵極電極與漏極區(qū)域之間耦合電容性元件CP3’(靜電電容值為Ce’)。另外，在MISFET (^4的源極區(qū)域與柵極電極之間耦合電容性元件CP4(靜電電容值為Cd)，并且在MISFET Qn4的柵極電極與漏極區(qū)域之間耦合電容性元件CP4’(靜電電容值為Cd’)。這時，建立 CaCa，/(Ca+Ca，) > CbCb，/(Cb+Cb，) > CcCc，/(Cc+Cc，) > CdCd，/(Cd+Cd，)。因而，建立MISFET Qni的關(guān)斷電容、電容性元件CPl (靜電電容值為Ca)和電容性元件CP1’(靜電電容值為Ca’)的組合電容> MISFET Qn2的關(guān)斷電容、電容性元件CP2 (靜電電容值為Cb)和電容性元件CP2’(靜電電容值為Cb’)的組合電容。另外，建立MISFET Qn2的關(guān)斷電容、電容性元件CP2(靜電電容值為Cb)和電容性元件CP2’(靜電電容值為 Cb’)的組合電容>MISFET 的關(guān)斷電容、電容性元件CP3(靜電電容值為Ce)和電容性元件CP3’(靜電電容值為Ce’)的組合電容。然后，建立MISFET Qn3的關(guān)斷電容、電容性元件 CP3(靜電電容值為Ce)和電容性元件CP3’(靜電電容值為Ce’)的組合電容> MISFET Qn4 的關(guān)斷電容、電容性元件CP4(靜電電容值為Cd)和電容性元件CP4’(靜電電容值為Cd’ ) 的組合電容> MISFET 的關(guān)斷電容這樣的關(guān)系。因此，根據(jù)第四修改，當輸出高功率發(fā)送信號時，可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。也就是說，在第四修改中，在相應(yīng)MISFETOni至Qn4的源極區(qū)域與柵極電極之間和在其柵極電極與漏極區(qū)域之間耦合電容性元件。在這一電容配置中，在源極區(qū)域與柵極電極之間形成的電容性元件與在柵極電極與漏極區(qū)域之間形成的電容性元件的組合電容可以間接地視為已經(jīng)形成于在各 MISFET⑷至Qn4的源極區(qū)域與漏極區(qū)域之間。據(jù)此，第四修改的配置等效于第三修改的配置。因而，當輸出高功率發(fā)送信號時，可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。<根據(jù)第五修改的天線開關(guān)的電路配置>本修改將說明如下例子，在該例子中，分別在配置TX并聯(lián)晶體管SH(TX)的MISFET Qni至的源極區(qū)域與柵極電極之間、在其柵極電極與漏極區(qū)域之間并且在其源極區(qū)域與漏極區(qū)域之間耦合電容性元件。圖30是示出了根據(jù)第五修改的天線開關(guān)ASW的電路配置的圖。如圖30中所示， 根據(jù)第五修改的天線開關(guān)SW具有與根據(jù)第三實施例的天線開關(guān)ASW的配置基本上類似的配置。也就是說，即使在根據(jù)圖30中所示的第五修改的天線開關(guān)ASW中，發(fā)送并聯(lián)晶體管 SH(TX)例如包括在發(fā)送端子TX與GND端子之間串聯(lián)耦合的五個MISFET Qni至％5。這時， MISFET Qni至Qn5的柵極寬度Wg相同(Wg = W3)。然而在第五修改中，在除了串聯(lián)耦合到GND端子的MISFETQn5之外的MISFET ζ Ν1至Qm的源極區(qū)域與柵極電極之間、在其柵極電極與漏極區(qū)域之間并且在其源極區(qū)域與漏極區(qū)域之間耦合電容性元件。具體而言，在MISFET Qni的源極區(qū)域與漏極區(qū)域之間形成電容性元件CPl (靜電電容值為Ca)，并且在其源極區(qū)域與柵極電極之間形成電容性元件CP1’ (靜電電容值為Ca，)。在MISFET Qw的柵極電極與漏極區(qū)域之間耦合電容性元件CP1”(靜電電容值Ca”)。類似地，在MISFET Qn2的源極區(qū)域與漏極區(qū)域之間形成電容性元件CP2 (靜電電容值為Cb)，并且在MISFET ( Ν2源極區(qū)域與柵極電極之間形成電容性元件CP2’(靜電電容值為Cb’)。另外，在MISFET Qn2的柵極電極與漏極區(qū)域之間耦合電容性元件CP2”(靜電電容值Cb”)。然后，在MISFET %3的源極區(qū)域與漏極區(qū)域之間形成電容性元件CP3(靜電電容值為Ce)，并且在其源極區(qū)域與柵極電極之間耦合電容性元件CP3’(靜電電容值為Ce’)。在 MISFET Qn3的柵極電極與漏極區(qū)域之間耦合電容性元件CP3”(靜電電容值Ce”)。另外，在 MISFET Qn4的源極區(qū)域與漏極區(qū)域之間形成電容性元件CP4(靜電電容值為Cd)，并且在其源極區(qū)域與柵極電極之間耦合電容性元件CP4’(靜電電容值為Cd’)。在MISFETQ)N4的柵極電極與漏極區(qū)域之間耦合電容性元件CP4”(靜電電容值Cd”)。這時，建立[Ca+Ca’Ca”/ (Ca，+Ca”)] > [Cb+Cb，Cb”/(Cb，+Cb”)] > [Cc+Cc，Ce”/(Ce，+Ce”)] > [Cd+Cd，Cd”/ (Cd， +Cd”)]。因而，建立MISFET Qw的關(guān)斷電容、電容性元件CPl (靜電電容值為Ca)、電容性元件CP1’(靜電電容值為Ca’)和電容性元件CP1”(靜電電容值為Ca”)的組合電容> MISFET Qn2的關(guān)斷電容、電容性元件CP2 (靜電電容值為Cb)、電容性元件CP2’(靜電電容值為Cb’) 和電容性元件CP2”(靜電電容值為Cb”)的組合電容。另外，建立MISFET Qn2的關(guān)斷電容、 電容性元件CP2 (靜電電容值為Cb)、電容性元件CP2 ’(靜電電容值為Cb ’)和電容性元件 CP2”(靜電電容值為Cb”)的組合電容>MISFET 的關(guān)斷電容、電容性元件CP3 (靜電電容值為Ce)、電容性元件CP3 ’(靜電電容值為Cc ’)和電容性元件CP3 ”(靜電電容值為Cc，，) 的組合電容。然后，建立MISFET Qn3的關(guān)斷電容、電容性元件CP3(靜電電容值為Ce)、電容性元件CP3’(靜電電容值為Ce’)和電容性元件CP3”(靜電電容值為Ce”)的組合電容> MISFET Qn4的關(guān)斷電容、電容性元件CP4(靜電電容值為Cd)、電容性元件CP4’(靜電電容值為Cd’ )和電容性元件CP4” (靜電電容值為Cd”)的組合電容> MISFET Qn5的關(guān)斷電容這樣的關(guān)系。因此，根據(jù)第五修改，當輸出高功率發(fā)送信號時，可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。也就是說，在第五修改中，在相應(yīng)MISFET Qw至Qm的源極區(qū)域與漏極區(qū)域之間，在其源極區(qū)域與柵極電極之間并且在其柵極電極與漏極區(qū)域之間耦合電容性元件。在這一電容配置中，在源極區(qū)域與漏極區(qū)域之間形成的電容性元件、在源極區(qū)域與柵極電極之間形成的電容性元件和在柵極電極與漏極區(qū)域之間形成的電容性元件的組合電容可以間接地視為已經(jīng)形成于在各MISFET Qni至Qw的源極區(qū)域與漏極區(qū)域之間。據(jù)此，第五修改的配置等效于第三修改的配置。因而，當輸出高功率發(fā)送信號時，可以抑制從關(guān)斷的TX并聯(lián)晶體管SH(TX)生成的高階諧波。第四實施例第一實施例已經(jīng)說明如下例子，在該例子中，配置TX并聯(lián)晶體管SH(TX)的各 MISFET Qni至由如下單柵極結(jié)構(gòu)的MISFET配置，該單柵極結(jié)構(gòu)的MISFET具有在源極區(qū)域與漏極區(qū)域之間之上形成的一個單位柵極電極。第四實施例將說明如下例子，在該例子中，配置TX并聯(lián)晶體管SH(TX)的各MISFET Qw至Qn5由如下多柵極結(jié)構(gòu)的MISFET配置，該多柵極結(jié)構(gòu)的MISFET具有在源極區(qū)域與漏極區(qū)域之間之上形成的多個單位柵極電極。作為多柵極結(jié)構(gòu)的MISFET，有已知的雙柵極結(jié)構(gòu)的MISFET (該雙柵極結(jié)構(gòu)的 MISFET具有在其源極區(qū)域與漏極區(qū)域之間之上形成的兩個單位柵極電極)、三柵極結(jié)構(gòu)的 MISFET(該三柵極結(jié)構(gòu)的MISFET具有在其源極區(qū)域與漏極區(qū)域之間之上形成的三個單位柵極電極)等。在以下描述中，將描述雙柵極結(jié)構(gòu)的MISFET作為多柵極結(jié)構(gòu)的MISFET的一個例子。在第四實施例中，配置TX并聯(lián)晶體管SH(TX)的各Qw至Qn5由雙柵極結(jié)構(gòu)的 MISFET 形成。圖31是示出了第四實施例中的MISFET的器件結(jié)構(gòu)的平面圖。在圖31中，雙柵極結(jié)構(gòu)的MISFET %耦合到布局成交替定位的源極布線SL和漏極布線DL。然后，在源極布線 SL與漏極布線DL之間形成單位柵極電極Gl和單位柵極電極G2。MISFET Qm的源極區(qū)域 (在圖31中未示出)經(jīng)由塞PLGl耦合到源極布線SL。MISFET Qm的漏極區(qū)域(在圖31中未示出)經(jīng)由塞PLG2耦合到漏極布線DL。接著將說明雙柵極結(jié)構(gòu)的MISFET Qm的橫截面結(jié)構(gòu)。圖32是示出了 MISFET Qm的橫截面的橫截面圖。在圖32中，嵌入式絕緣層BOX形成于它的對應(yīng)半導(dǎo)體襯底(支撐襯底) SUB之上，并且硅層形成于嵌入式絕緣層BOX之上。SOI襯底由半導(dǎo)體襯底SUB、嵌入式絕緣層BOX和硅層形成。SOI襯底由半導(dǎo)體襯底SUB、嵌入式絕緣層BOX和硅層形成。然后，在 SOI襯底之上形成MISFET 。在SOI襯底的硅層中形成體區(qū)域BD。體區(qū)域BD例如由硼等 P型雜質(zhì)引入于其中的P型半導(dǎo)體區(qū)域形成。在體區(qū)域BD的第一區(qū)域之上形成柵極絕緣膜GOXl，并且在柵極絕緣膜GOXl之上形成單位柵極電極Gl。類似地，在體區(qū)域BD的第二區(qū)域之上形成柵極絕緣膜GOXl，并且在柵極絕緣膜GOXl之上形成單位柵極電極G2。柵極絕緣膜GOXl例如由氧化硅膜形成。另一方面，單位柵極電極Gl和單位柵極電極G2由多晶硅膜PF和硅化鈷膜CS的層疊膜形成。形成配置單位柵極電極Gl和單位柵極電極G2的一部分的硅化鈷膜CS用于減少單位柵極電極Gl和單位柵極電極G2的電阻。隨后，在各單位柵極電極Gl和G2的兩側(cè)上的各側(cè)壁中形成側(cè)壁SW。在單位柵極電極Gl右下方的硅層中形成低濃度雜質(zhì)擴散區(qū)域EXld。另一方面，在單位柵極電極G2左下方的硅層中形成低濃度雜質(zhì)擴散區(qū)域EXls。然后，在插入于單位柵極電極Gl與單位柵極電極G2之間的硅層中形成低濃度雜質(zhì)擴散區(qū)域EX1。在低濃度雜質(zhì)擴散區(qū)域EXld的外側(cè)上形成高濃度雜質(zhì)擴散區(qū)域NRld，并且在低濃度雜質(zhì)擴散區(qū)域EXls的外側(cè)上形成高濃度雜質(zhì)擴散區(qū)域NRls。在低濃度雜質(zhì)擴散區(qū)域 EXl的中心形成高濃度雜質(zhì)擴散區(qū)域NR1。在這些高濃度雜質(zhì)擴散區(qū)域NRls、NRld和NRl 的表面中形成硅化鈷膜CS。源極區(qū)域SR由低濃度雜質(zhì)擴散區(qū)域EXls、高濃度雜質(zhì)擴散區(qū)域NRls和硅化鈷膜CS形成。漏極區(qū)域DR由低濃度雜質(zhì)擴散區(qū)域EXld、高濃度雜質(zhì)擴散區(qū)域NRld和硅化鈷膜CS形成。低濃度雜質(zhì)擴散區(qū)域EXls、EXld和EXl以及高濃度雜質(zhì)擴散區(qū)域NRls、NRld和 NRl均為η型雜質(zhì)如磷或者砷引入于其中的半導(dǎo)體區(qū)域，其中引入于低濃度雜質(zhì)擴散區(qū)域 EXls、EXld和EXl中的雜質(zhì)的濃度低于引入于高濃度雜質(zhì)擴散區(qū)域NRls、NRld和NRl中的雜質(zhì)的濃度。如上文所述配置第四實施例的雙柵極結(jié)構(gòu)的MISFET Qmo下文將描述在MISFET Qm之上形成的布線結(jié)構(gòu)。在圖32中，形成層間絕緣膜IL以便覆蓋第四實施例中的MISFET Qmo 層間絕緣膜IL例如由氧化硅膜形成。然后，在層間絕緣膜IL中形成到達源極區(qū)域SR的接觸孔CNT和到達漏極區(qū)域DR的接觸孔CNT。向接觸孔CNT中嵌入鈦/氮化鈦膜和鎢膜以形成塞PLGl和PLG2。在塞PLGl和塞PLG2形成于其中的層間絕緣膜IL之上形成布線Ll (源極布線SL、漏極布線DL)。例如，布線Ll由鈦/氮化鈦膜、鋁膜和鈦/氮化鈦膜的層疊膜形成。另外，在布線Ll之上形成多層布線，但是在圖32中省略這一點。以上述方式形成第四實施例中的雙柵極結(jié)構(gòu)的MISFET %。以這一方式配置的雙柵極結(jié)構(gòu)的MISFET %的優(yōu)點在于可以使它的占用面積小于單柵極結(jié)構(gòu)的MISFET的占用面積。具體而言，在圖23中所示單柵極結(jié)構(gòu)的MISFET %中， 在兩個單位柵極電極之間形成塞PLGl。對照而言，在圖32中所示雙柵極結(jié)構(gòu)的MISFET QM 中，無需保證塞形成區(qū)域，因為在兩個單位柵極電極Gl與G2之間未形成塞。因此，可以縮小在單位柵極電極Gl與單位柵極電極G2之間的間隔。因此理解在雙柵極結(jié)構(gòu)的MISFET Qm中可以使占用面積小于用于單柵極結(jié)構(gòu)的MISFET Qn的占用面積。下文示出了將本申請的發(fā)明的技術(shù)思想應(yīng)用于具有這樣的優(yōu)點的雙柵極結(jié)構(gòu)的 MISFET 。也就是說，配置TX并聯(lián)晶體管SH(TX)的MISFET⑷至Q N5分別包括雙柵極結(jié)構(gòu)的MISFET %。在多個雙柵極結(jié)構(gòu)的MISFET %中，改變指狀物(單位柵極電極Gl和 G2)的數(shù)目而將其指狀物長度設(shè)置為恒定。因此，MISFET %的柵極寬度從與接近GND端子 GND(TX)的一側(cè)耦合的MISFET %到與接近發(fā)送端子TX的一側(cè)耦合的MISFET %逐漸增加。 因而，當TX并聯(lián)晶體管SH(TX)關(guān)斷時，即使在考慮寄生電容時仍然可以使向配置TX并聯(lián)晶體管SH(TX)的相應(yīng)MISFET⑷至Q N5(多個MISFET Qm)施加的電壓幅度均勻。附帶提一點，雖然第四實施例已經(jīng)描述如下例子，在該例子中，配置TX并聯(lián)晶體管SH(TX)的MISFET ζ Ν1至ζ Ν5包括雙柵極結(jié)構(gòu)的MISFET ，但是也有可能由單個柵極結(jié)構(gòu)的MISFET %對配置TX并聯(lián)晶體管SH(TX)的MISFET⑷至Qn5的一部分進行配置而由雙柵極結(jié)構(gòu)的MISFET %配置其另一部分。盡管已經(jīng)基于優(yōu)選實施例具體描述本發(fā)明人創(chuàng)造的上述發(fā)明，但是本發(fā)明并不限于上文引用的實施例。無需贅言，可以對其進行各種改變而不脫離其主旨。雖然各上述實施例已經(jīng)說明如下例子，在該例子中天線開關(guān)由在SOI襯底之上形成的場效應(yīng)晶體管配置，但是本申請的發(fā)明的技術(shù)思想甚至可以應(yīng)用于例如天線開關(guān)由在化合物半導(dǎo)體襯底之上形成的場效應(yīng)晶體管配置這樣的情況。半絕緣襯底用于化合物半導(dǎo)體襯底。半絕緣襯底屬于由作為化合物半導(dǎo)體的GaAs襯底形成的如下文所示這樣的襯底。也就是說，在禁帶寬度大的化合物半導(dǎo)體襯底中，當向其添加某種雜質(zhì)時在禁帶以內(nèi)形成深能級。然后，置于深能級中的電子和正空穴被固定，并且導(dǎo)帶中的電子密度或者價帶中的空穴密度變得很低，從而化合物半導(dǎo)體襯底變得如同絕緣體。這樣的襯底稱為“半絕緣襯底”。在GaAs襯底中，通過過量引入砷或者添加Cr、In、氧等來形成深能級，從而GaAs襯底呈現(xiàn)半絕緣襯底。根據(jù)半絕緣襯底，可以減少接到GND的寄生電容。然而即使在這樣的情況下，仍然通過應(yīng)用本申請的發(fā)明的技術(shù)思想來抑制向串聯(lián)耦合的MISFET施加的電壓幅度的非均勻性，從而可以抑制高階諧波的進一步生成。另外，雖然以MISFET所代表的場效應(yīng)晶體管為例說明了各上述實施例，但是本發(fā)明的技術(shù)思想可以甚至應(yīng)用于其中使用結(jié)FET(JFET)、HEMT或者雙極晶體管的情況。
可以在半導(dǎo)體器件制造業(yè)中廣泛地利用本發(fā)明。
權(quán)利要求
1.一種半導(dǎo)體器件，包括天線開關(guān)，包括發(fā)送端子、天線端子和接收端子，其中所述天線開關(guān)包括(a)在所述發(fā)送端子與所述天線端子之間串聯(lián)耦合的多個第一場效應(yīng)晶體管；(b)在所述接收端子與所述天線端子之間串聯(lián)耦合的多個第二場效應(yīng)晶體管；(c)在所述發(fā)送端子與GND端子之間串聯(lián)耦合的多個第三場效應(yīng)晶體管；以及(d)在所述接收端子與所述GND端子之間耦合的第四場效應(yīng)晶體管，并且其中在所述第三場效應(yīng)晶體管中，在表明在關(guān)斷的所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間的電容的關(guān)斷電容方面，至少耦合到所述發(fā)送端子的所述第三場效應(yīng)晶體管大于耦合到所述GND端子的所述第三場效應(yīng)晶體管。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中在所述第三場效應(yīng)晶體管的柵極寬度方面，至少耦合到所述發(fā)送端子的所述第三場效應(yīng)晶體管大于耦合到所述GND端子的所述第三場效應(yīng)晶體管。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中在所述第三場效應(yīng)晶體管中，各自表明在關(guān)斷的所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間的電容的所述關(guān)斷電容從與接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管到與接近所述發(fā)送端子的一側(cè)耦合的所述第三場效應(yīng)晶體管逐漸增加。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中在所述第三場效應(yīng)晶體管中，各所述第三場效應(yīng)晶體管的柵極寬度從與接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管到與接近所述發(fā)送端子的一側(cè)耦合的所述第三場效應(yīng)晶體管逐漸增加。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中在所述第三場效應(yīng)晶體管中，各所述第三場效應(yīng)晶體管的柵極寬度從與接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管到與接近所述發(fā)送端子的一側(cè)耦合的所述第三場效應(yīng)晶體管在線性函數(shù)基礎(chǔ)上逐漸增加。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中在所述第三場效應(yīng)晶體管中，各所述第三場效應(yīng)晶體管的柵極寬度從與接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管到與接近所述發(fā)送端子的一側(cè)耦合的所述第三場效應(yīng)晶體管在二次函數(shù)基礎(chǔ)上逐漸增加。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中各所述第三場效應(yīng)晶體管的柵極電極包括指狀物結(jié)構(gòu)，在所述指狀物結(jié)構(gòu)中以各線段式指狀物為單位，所述指狀物以復(fù)數(shù)形式布置于與其線段相交的方向上，并且所述指狀物相互電耦合，其中各所述第三場效應(yīng)晶體管的柵極寬度由作為單位的所述指狀物的指狀物長度和所述指狀物的數(shù)目限定，并且其中在所述第三場效應(yīng)晶體管中，通過在使使所述指狀物的指狀物長度恒定的同時改變所述指狀物的數(shù)目，各所述第三場效應(yīng)晶體管的柵極寬度從與接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管到與接近所述發(fā)送端子的一側(cè)耦合的所述第三場效應(yīng)晶體管逐漸增加。
8.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中各所述第三場效應(yīng)晶體管的柵極電極包括指狀物結(jié)構(gòu)，在所述指狀物結(jié)構(gòu)中以包括線段的各指狀物為單位，所述指狀物以復(fù)數(shù)形式布置于與所述線段相交的方向上，并且所述指狀物相互電耦合，其中各所述第三場效應(yīng)晶體管的柵極寬度由作為單位的所述指狀物的指狀物長度和所述指狀物的數(shù)目限定，并且其中在所述第三場效應(yīng)晶體管中，通過在使所述指狀物的數(shù)目恒定的同時改變各所述指狀物的指狀物長度，各所述第三場效應(yīng)晶體管的柵極寬度從與接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管到與接近所述發(fā)送端子的一側(cè)耦合的所述第三場效應(yīng)晶體管逐漸增加。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中在所述第二場效應(yīng)晶體管中，在表明在關(guān)斷的所述第二場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間的電容的關(guān)斷電容方面，至少耦合到所述天線端子的所述第二場效應(yīng)晶體管大于耦合到所述接收端子的所述第二場效應(yīng)晶體管。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中在所述第二場效應(yīng)晶體管的柵極寬度方面，至少耦合到所述天線端子的所述第二場效應(yīng)晶體管大于耦合到所述接收端子的所述第二場效應(yīng)晶體管。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中在所述第二場效應(yīng)晶體管中，表明在關(guān)斷的所述第二場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間的電容的關(guān)斷電容從與接近所述接收端子的一側(cè)耦合的所述第二場效應(yīng)晶體管到與接近所述天線端子的一側(cè)耦合的所述第二場效應(yīng)晶體管逐漸增加。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中在所述第二場效應(yīng)晶體管中，各所述第二場效應(yīng)晶體管的柵極寬度從與接近所述接收端子的一側(cè)耦合的所述第二場效應(yīng)晶體管到與接近所述天線端子的一側(cè)耦合的所述第二場效應(yīng)晶體管逐漸增加。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其中在所述第二場效應(yīng)晶體管中，各所述第二場效應(yīng)晶體管的柵極寬度從與接近所述接收端子的一側(cè)耦合的所述第二場效應(yīng)晶體管到與接近所述天線端子的一側(cè)耦合的所述第二場效應(yīng)晶體管在線性函數(shù)基礎(chǔ)上逐漸增加。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其中在所述第二場效應(yīng)晶體管中，各所述第二場效應(yīng)晶體管的柵極寬度從與接近所述接收端子的一側(cè)耦合的所述第二場效應(yīng)晶體管到與接近所述天線端子的一側(cè)耦合的所述第二場效應(yīng)晶體管在二次函數(shù)基礎(chǔ)上逐漸增加。
15.一種半導(dǎo)體器件，包括天線開關(guān)，包括發(fā)送端子、天線端子和接收端子，其中所述天線端子包括(a)在所述發(fā)送端子與所述天線端子之間串聯(lián)耦合的多個第一場效應(yīng)晶體管；(b)在所述接收端子與所述天線端子之間串聯(lián)耦合的多個第二場效應(yīng)晶體管；(c)在所述發(fā)送端子與GND端子之間串聯(lián)耦合的多個第三場效應(yīng)晶體管；以及(d)在所述接收端子與所述GND端子之間耦合的第四場效應(yīng)晶體管，其中電容性元件分別耦合于所述第三場效應(yīng)晶體管中的至少一些第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間，其中在所述第三場效應(yīng)晶體管中，在各自表明在關(guān)斷的所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間的電容的關(guān)斷電容相同之時，電容性元件耦合于各自耦合到所述發(fā)送端子的各所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，其中電容性元件甚至耦合于與比耦合到所述發(fā)送端子的所述第三場效應(yīng)晶體管更接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間，并且其中在耦合到所述發(fā)送端子的所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間耦合的所述電容性元件的電容大于在與比耦合到所述發(fā)送端子的所述第三場效應(yīng)晶體管更接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間耦合的所述電容性元件的電容。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，其中電容性元件耦合于所述第三場效應(yīng)晶體管之中的除了耦合到所述GND端子的所述第三場效應(yīng)晶體管之外的各所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間，并且其中所述電容從在與接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間耦合的所述電容性元件到在與接近所述發(fā)送端子的一側(cè)耦合的所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間耦合的所述電容性元件逐漸增加。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其中在所述第三場效應(yīng)晶體管中，所述第三場效應(yīng)晶體管的所述關(guān)斷電容與在所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間耦合的所述電容性元件的組合電容從與接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管到與接近所述發(fā)送端子的一側(cè)耦合的所述第三場效應(yīng)晶體管在線性函數(shù)基礎(chǔ)上逐漸增加。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其中在所述第三場效應(yīng)晶體管中，所述第三場效應(yīng)晶體管的所述關(guān)斷電容與在所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間耦合的所述電容性元件的組合電容從與接近所述GND端子的一側(cè)耦合的所述第三場效應(yīng)晶體管到與接近所述發(fā)送端子的一側(cè)耦合的所述第三場效應(yīng)晶體管在二次函數(shù)基礎(chǔ)上逐漸增加。
20.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，其中在所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間耦合的所述電容性元件直接耦合于所述第三場效應(yīng)晶體管的源極區(qū)域與所述第三場效應(yīng)晶體管的漏極區(qū)域之間。
21.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，其中在所述第三場效應(yīng)晶體管的源極區(qū)域與漏極區(qū)域之間耦合的所述電容性元件包括在所述第三場效應(yīng)晶體管的源極區(qū)域與所述第三場效應(yīng)晶體管的柵極電極之間耦合的第一電容性元件和在所述第三場效應(yīng)晶體管的漏極區(qū)域與所述第三場效應(yīng)晶體管的柵極電極之間耦合的第二電容性元件。
22.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中配置所述天線開關(guān)的所述第一、第二、第三和第四場效應(yīng)晶體管形成于SOI襯底之上，所述SOI襯底包括支撐襯底、在所述支撐襯底之上形成的嵌入式絕緣層和在所述嵌入式絕緣層之上形成的有源層。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件，具體提供一種在實現(xiàn)減少天線開關(guān)成本方面，特別即使在天線開關(guān)包括在硅襯底之上形成的場效應(yīng)晶體管時仍然能夠盡可能多地減少從天線開關(guān)生成的諧波失真的技術(shù)。配置TX并聯(lián)晶體管的第一MISFET至第五MISFET的柵極寬度從與接近GND端子的一側(cè)耦合的第五MISFET到與接近發(fā)送端子的一側(cè)耦合的第一MISFET逐漸增加。
文檔編號H03K17/687GK102299702SQ20111009354
公開日2011年12月28日 申請日期2011年4月12日 優(yōu)先權(quán)日2010年5月25日
發(fā)明者后藤聰, 近藤將夫 申請人:瑞薩電子株式會社