專利名稱：并串?dāng)?shù)據(jù)轉(zhuǎn)換電路及并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)據(jù)轉(zhuǎn)換電路及數(shù)據(jù)轉(zhuǎn)換系統(tǒng)，尤指一種結(jié)構(gòu)簡單且具有交點下移功能的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路及并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)。
背景技術(shù)：
并串?dāng)?shù)據(jù)轉(zhuǎn)換電路用于將兩位的并行數(shù)據(jù)轉(zhuǎn)換為一位的串行數(shù)據(jù)。圖1為傳統(tǒng)的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，Al與Bl為并行的兩位數(shù)據(jù)，Al與A1_N互為差分信號，Bl與BI_N互為差分信號，CLK與CLKN為采樣時鐘信號且彼此反相。A_0UT與B_0UT 為串行輸出信號。由于A_0UT與B_0UT的交點不易控制，當(dāng)充電太快，而放電太慢時，A_0UT 與B_0UT的交點過高，會在驅(qū)動下一級時，在下一級的輸出產(chǎn)生過沖。因此，想要解決此問題，需把并串?dāng)?shù)據(jù)轉(zhuǎn)換電路的輸出信號的交點下移，從而消除下一級輸出信號的過沖現(xiàn)象。

發(fā)明內(nèi)容
鑒于以上內(nèi)容，有必要提供一種結(jié)構(gòu)簡單且具有交點下移功能的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路及并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)。一種并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，用于將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，所述并串?dāng)?shù)據(jù)轉(zhuǎn)換電路包括一電流源、一與所述電流源相連的時鐘輸入子電路及一與所述時鐘輸入子電路相連的并行數(shù)據(jù)輸入子電路，所述時鐘輸入子電路包括一第一時鐘信號端及一第二時鐘信號端，所述第一時鐘信號端輸入的時鐘與所述第二時鐘信號端輸入的時鐘互為反相時鐘，所述并串?dāng)?shù)據(jù)轉(zhuǎn)換電路還包括一與所述并行數(shù)據(jù)輸入子電路相連的串行數(shù)據(jù)輸出控制子電路及一與所述時鐘輸入子電路及所述串行數(shù)據(jù)輸出控制子電路相連的時鐘控制子電路，所述時鐘控制子電路包括一第一開關(guān)元件、一第二開關(guān)元件、一第三開關(guān)元件及一第四開關(guān)元件，所述第一開關(guān)元件與所述第三開關(guān)元件由所述第二時鐘信號端控制，所述第二開關(guān)元件與所述第四開關(guān)元件由所述第一時鐘信號端控制，所述串行數(shù)據(jù)輸出控制子電路包括用于加快輸出信號下降沿翻轉(zhuǎn)的一第五開關(guān)元件、一第六開關(guān)元件、用于限制輸出信號幅度的一第七開關(guān)元件及一第八開關(guān)元件。一種并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)，用于將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，所述并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)包括一電流源、一與所述電流源相連的時鐘輸入子電路及一與所述時鐘輸入子電路相連的并行數(shù)據(jù)輸入子電路，所述并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)還包括一與所述并行數(shù)據(jù)輸入子電路相連的串行數(shù)據(jù)輸出控制子電路及一與所述時鐘輸入子電路及所述串行數(shù)據(jù)輸出控制子電路相連的時鐘控制子電路，所述時鐘輸入子電路輸入一對采樣時鐘信號，所述并行數(shù)據(jù)輸入子電路輸入兩位并行數(shù)據(jù)，所述時鐘控制子電路通過調(diào)節(jié)所述串行數(shù)據(jù)輸出控制子電路輸出信號的上升下降時間來調(diào)節(jié)輸出信號的交點電壓，所述串行數(shù)據(jù)輸出控制子電路輸出調(diào)節(jié)后的一位串行數(shù)據(jù)。相對現(xiàn)有技術(shù)，本發(fā)明并串?dāng)?shù)據(jù)轉(zhuǎn)換電路及并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)結(jié)構(gòu)簡單，可以抑制下一級輸出的過沖，還可以有效抑制來自電源的干擾，幾乎不產(chǎn)生噪聲，同時采用差分結(jié)構(gòu)，可以抑制共模噪聲，具有高的電源抑制比和共模抑制比。


圖1為現(xiàn)有的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路的電路圖。圖2為本發(fā)明并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)較佳實施方式的系統(tǒng)框圖。圖3為本發(fā)明并串?dāng)?shù)據(jù)轉(zhuǎn)換電路較佳實施方式的電路圖。
具體實施例方式請參閱圖2與圖3，本發(fā)明并串?dāng)?shù)據(jù)轉(zhuǎn)換電路及并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)較佳實施方式包括一電流源I、一與該電流源I相連的時鐘輸入子電路、一與該時鐘輸入子電路相連的并行數(shù)據(jù)輸入子電路、一與該并行數(shù)據(jù)輸入子電路相連的串行數(shù)據(jù)輸出控制子電路及一與該時鐘輸入子電路及該串行數(shù)據(jù)輸出控制子電路相連的時鐘控制子電路。在本發(fā)明并串?dāng)?shù)據(jù)轉(zhuǎn)換電路較佳實施方式中，該時鐘輸入子電路包括一第一時鐘信號端CLK、一與該第一時鐘信號端CLK相連的第一時鐘信號開關(guān)元件、一第二時鐘信號端 CLKN及一與該第二時鐘信號端CLKN相連的第二時鐘信號開關(guān)元件；該并行數(shù)據(jù)輸入子電路包括一第一數(shù)據(jù)輸入端Al、一第二數(shù)據(jù)輸入端Bi、一第三數(shù)據(jù)輸入端A1_N、一第四數(shù)據(jù)輸入端B1_N、一與該第一數(shù)據(jù)輸入端Al相連的第一輸入開關(guān)元件、一與該第二數(shù)據(jù)輸入端 Bl相連的第二輸入開關(guān)元件、一與該第三數(shù)據(jù)輸入端A1_N相連的第三輸入開關(guān)元件及一與該第四數(shù)據(jù)輸入端B1_N相連的第四輸入開關(guān)元件；該時鐘控制子電路包括一與該第一數(shù)據(jù)輸入端Al及該第二時鐘信號端CLKN相連的第一開關(guān)元件、一與該第二數(shù)據(jù)輸入端Bl 及該第一時鐘信號端CLK相連的第二開關(guān)元件、一與該第三數(shù)據(jù)輸入端A1_N及該第二時鐘信號端CLKN相連的第三開關(guān)元件及一與該第四數(shù)據(jù)輸入端B1_N及該第一時鐘信號端CLK 相連的第四開關(guān)元件；該串行數(shù)據(jù)輸出控制子電路包括一第五開關(guān)元件、一第六開關(guān)元件、 一第七開關(guān)元件、一第八開關(guān)元件、一第一電容Cdl、一第二電容Cd2、一第一電阻Rdl、一第二電阻Rd2、一第一數(shù)據(jù)輸出端A_0UT及一第二數(shù)據(jù)輸出端B_0UT。該第一數(shù)據(jù)輸入端Al與該第二數(shù)據(jù)輸入端Bl輸入并行的兩位數(shù)據(jù)，該第一數(shù)據(jù)輸入端Al輸入的數(shù)據(jù)與該第三數(shù)據(jù)輸入端A1_N輸入的數(shù)據(jù)互為一對差分信號，該第二數(shù)據(jù)輸入端Bl輸入的數(shù)據(jù)與該第四數(shù)據(jù)輸入端B1_N輸入的數(shù)據(jù)互為一對差分信號，該第一時鐘信號端CLK與該第二時鐘信號端CLKN輸入的采樣時鐘彼此反相，該第一數(shù)據(jù)輸出端A_ OUT輸出一位串行數(shù)據(jù)，該第二數(shù)據(jù)輸出端B_0UT輸出的數(shù)據(jù)與該第一數(shù)據(jù)輸出端A_0UT輸出數(shù)據(jù)互為一對差分信號。在本實施方式中，該第一時鐘信號開關(guān)元件為一由該第一時鐘信號端CLK控制的場效應(yīng)管Mclka，該第二時鐘信號開關(guān)元件為一由該第二時鐘信號端CLKN控制的場效應(yīng)管 Mclkb,該第一輸入開關(guān)元件為一由該第一數(shù)據(jù)輸入端Al控制的場效應(yīng)管Mpa，該第二輸入開關(guān)元件為一由該第三數(shù)據(jù)輸入端A1_N控制的場效應(yīng)管Mpb，該第三輸入開關(guān)元件為一由該第二數(shù)據(jù)輸入端Bl控制的場效應(yīng)管Mpc，該第四輸入開關(guān)元件為一由該第四數(shù)據(jù)輸入端 B1_N控制的場效應(yīng)管Mpd，該第一開關(guān)元件為一第一場效應(yīng)管Mdp_l，該第二開關(guān)元件為一第二場效應(yīng)管Mdp_2，該第三開關(guān)元件為一第三場效應(yīng)管Mdm_l，該第四開關(guān)元件為一第四場效應(yīng)管Mdm_2，該第五開關(guān)元件為一第五場效應(yīng)管Mnl，該第六開關(guān)元件為一第六場效應(yīng)管Mn2，該第七開關(guān)元件為一第七場效應(yīng)管Mpl，該第八開關(guān)元件為一第八場效應(yīng)管Mp2。該場效應(yīng)管Mclka、該場效應(yīng)管McIWk該場效應(yīng)管Mpa、該場效應(yīng)管Mpb、該場效應(yīng)管Mpc、該場效應(yīng)管Mpd、該第七場效應(yīng)管Mpl及該第八場效應(yīng)管Mp2為P型場效應(yīng)管(PM0S)，該第一場效應(yīng)管Mdp_l、該第二場效應(yīng)管Mdp_2、該第三場效應(yīng)管Mdm_l、該第四場效應(yīng)管Mdm_2、該第五場效應(yīng)管Mnl及該第六場效應(yīng)管Mn2為N型場效應(yīng)管(NMOS)。在其他實施方式中，開關(guān)元件可根據(jù)需要變更為能夠?qū)崿F(xiàn)同樣功能的開關(guān)元件或電路。本發(fā)明并串?dāng)?shù)據(jù)轉(zhuǎn)換電路較佳實施方式的具體電路連接關(guān)系如下該第一數(shù)據(jù)輸入端Al與該場效應(yīng)管Mpa的柵極及該第一場效應(yīng)管Mdp_l的源級相連，該場效應(yīng)管Mpa的源級與該場效應(yīng)管Mpb的源級共同連接該場效應(yīng)管Mclka的漏極，該場效應(yīng)管Mpa的漏極、 該場效應(yīng)管Mpc的漏極、該第五場效應(yīng)管Mnl的漏極、該第一電容Cdl的一端、該第一電阻 Rdl的一端、該第七場效應(yīng)管Mpl的源級及該第八場效應(yīng)管Mp2的柵極共同連接該第一數(shù)據(jù)輸出端A_0UT，該第三數(shù)據(jù)輸入端A1_N與該場效應(yīng)管Mpb的柵極及該第三場效應(yīng)管Mdm_l 的源級相連，該場效應(yīng)管Mpb的漏極、該場效應(yīng)管Mpd的漏極、該第六場效應(yīng)管Mn2的漏極、 該第二電容Cd2的一端、該第二電阻Rd2的一端、該第八場效應(yīng)管Mp2的源級及該第七場效應(yīng)管Mpl的柵極共同連接該第二數(shù)據(jù)輸出端B_0UT。該第二數(shù)據(jù)輸入端Bl與該場效應(yīng)管 Mpc的柵極及該第二場效應(yīng)管Mdp_2的源級相連，該場效應(yīng)管Mpc的源級與該場效應(yīng)管Mpd 的源級共同連接該場效應(yīng)管McllA的漏極，該第四數(shù)據(jù)輸入端B1_N與該場效應(yīng)管Mpd的柵極及該第四場效應(yīng)管Mdm_2的源級相連。該第一時鐘信號端CLK與該場效應(yīng)管Mclka的柵極、該第二場效應(yīng)管Mdp_2的柵極及該第四場效應(yīng)管Mdm_2的柵極相連，該第二時鐘信號端 CLKN與該場效應(yīng)管Mcllcb的柵極、該第一場效應(yīng)管Mdp_l的柵極及該第三場效應(yīng)管Mdm_l 的柵極相連，該場效應(yīng)管Mclka的源級與該場效應(yīng)管Mcllcb的源級共同連接該電流源I的一端，該電流源I的另一端與一電源端VCC相連。該第一場效應(yīng)管Mdp_l的漏極及該第二場效應(yīng)管Mdp_2的漏極共同連接該第五場效應(yīng)管Mnl的柵極，該第三場效應(yīng)管Mdm_l的漏極及該第四場效應(yīng)管Mdm_2的漏極共同連接該第六場效應(yīng)管Mn2的柵極。該第五場效應(yīng)管 Mnl的源級、該第一電容Cdl的另一端、該第一電阻Rdl的另一端、該第七場效應(yīng)管Mpl的漏極、該第八場效應(yīng)管Mp2的漏極、該第二電阻Rd2的另一端、該第二電容Cd2的另一端及該第六場效應(yīng)管Mn2的源級共同連接一接地端GND。其中，圖3所示的本發(fā)明并串?dāng)?shù)據(jù)轉(zhuǎn)換電路較佳實施方式與圖1所示的現(xiàn)有的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路相比，增加了第五場效應(yīng)管Mnl、第六場效應(yīng)管Mn2、第七場效應(yīng)管Mpl、第八場效應(yīng)管Mp2以及四個受時鐘控制的第一場效應(yīng)管Mdp_l、第二場效應(yīng)管Mdp_2、第三場效應(yīng)管Mdm_l及第四場效應(yīng)管Mdm_2。該第五場效應(yīng)管Mnl與該第六場效應(yīng)管Mn2為加快該第一數(shù)據(jù)輸出端A_0UT與該第二數(shù)據(jù)輸出端B_0UT輸出信號的下降沿翻轉(zhuǎn)而設(shè)定，該第七場效應(yīng)管Mpl與該第八場效應(yīng)管Mp2用于限制該第一數(shù)據(jù)輸出端A_0UT與該第二數(shù)據(jù)輸出端B_0UT輸出信號的幅度，以抑制碼間干擾(ISI)。本發(fā)明并串?dāng)?shù)據(jù)轉(zhuǎn)換電路較佳實施方式的的工作原理分析如下 假設(shè)該第一電容Cdl與該第二電容Cd2的電容值相等，均為Cd。當(dāng)該第一時鐘信號端CLK輸入的時鐘信號為低電平，該第二時鐘信號端CLKN輸入的時鐘信號為高電平時，該第一數(shù)據(jù)輸入端Al與該第三數(shù)據(jù)輸入端A1_N輸入的數(shù)據(jù)有效，該第二數(shù)據(jù)輸入端Bl與該第四數(shù)據(jù)輸入端B1_N輸入的數(shù)據(jù)被屏蔽，此時，該第一場效應(yīng)管Mdp_l與該第三場效應(yīng)管Mdm_l開啟，該第二場效應(yīng)管Mdp_2與該第四場效應(yīng)管Mdm_2 關(guān)斷，該第一數(shù)據(jù)輸出端A_0UT與該第二數(shù)據(jù)輸出端B_0UT分別傳輸該第一數(shù)據(jù)輸入端Al 與該第三數(shù)據(jù)輸入端A1_N的數(shù)據(jù)。當(dāng)該第一數(shù)據(jù)輸入端Al輸入的數(shù)據(jù)為高電平“1”，該第三數(shù)據(jù)輸入端A1_N輸入的數(shù)據(jù)為低電平“0”時，該場效應(yīng)管Mpb開啟，該第六場效應(yīng)管 Mn2關(guān)斷，該電流源I的電流全部流過該場效應(yīng)管Mpb對該第二電容Cd2進行充電，其轉(zhuǎn)換速率為I/Cd ；同時該場效應(yīng)管Mpa關(guān)斷，該第五場效應(yīng)管Mnl開啟，該第一電容Cdl通過該第一電阻Rdl與該第五場效應(yīng)管Mnl放電，其放電電流為Il=IMnl+^dl，其中，IMnl為流過該第五場效應(yīng)管Mnl的電流，IRdl為流過該第一電阻Rdl的電流，其轉(zhuǎn)換速率為Il/Cd。 可見，可以通過調(diào)節(jié)電流源I的電流與電流Il來調(diào)節(jié)該第一數(shù)據(jù)輸出端A_0UT與該第二數(shù)據(jù)輸出端B_0UT輸出信號的上升下降時間，從而調(diào)節(jié)交點電壓。同時為了抑制碼間干擾，使用該第七場效應(yīng)管Mpl與該第八場效應(yīng)管Mp2來限制瞬態(tài)電平，以使得不同頻率下Vout+、 Vout-達到的高電平保持一致。當(dāng)該第一時鐘信號端CLK輸入的時鐘信號為高電平，該第二時鐘信號端CLKN輸入的時鐘信號為低電平時，該第二數(shù)據(jù)輸入端Bl與該第四數(shù)據(jù)輸入端B1_N輸入的數(shù)據(jù)有效，該第一數(shù)據(jù)輸入端Al與該第三數(shù)據(jù)輸入端A1_N輸入的數(shù)據(jù)被屏蔽，此時，該第二場效應(yīng)管Mdp_2與該第四場效應(yīng)管Mdm_2開啟，該第一場效應(yīng)管Mdp_l與該第三場效應(yīng)管Mdm_l 關(guān)斷，該第一數(shù)據(jù)輸出端A_0UT與該第二數(shù)據(jù)輸出端B_0UT分別傳輸該第二數(shù)據(jù)輸入端Bl 與該第四數(shù)據(jù)輸入端B1_N的數(shù)據(jù)。當(dāng)該第二數(shù)據(jù)輸入端Bl輸入的數(shù)據(jù)為高電平“1”，該第四數(shù)據(jù)輸入端B1_N輸入的數(shù)據(jù)為低電平“O”時，該場效應(yīng)管Mpd開啟，該第六場效應(yīng)管 Mn2關(guān)斷，該電流源I的電流全部流過該場效應(yīng)管Mpd對該第二電容Cd2進行充電，其轉(zhuǎn)換速率為I/Cd ；同時該場效應(yīng)管Mpc關(guān)斷，該第五場效應(yīng)管Mnl開啟，該第一電容Cdl通過該第一電阻Rdl與該第五場效應(yīng)管Mnl放電，其放電電流為Il=IMnl+^dl，其中，IMnl為流過該第五場效應(yīng)管Mnl的電流，IRdl為流過該第一電阻Rdl的電流，其轉(zhuǎn)換速率為Il/Cd。 可見，可以通過調(diào)節(jié)電流源I的電流與電流Il來調(diào)節(jié)該第一數(shù)據(jù)輸出端A_0UT與該第二數(shù)據(jù)輸出端B_0UT輸出信號的上升下降時間，從而調(diào)節(jié)交點電壓。同時為了抑制碼間干擾，使用該第七場效應(yīng)管Mpl與該第八場效應(yīng)管Mp2來限制瞬態(tài)電平，以使得不同頻率下Vout+、 Vout-達到的高電平保持一致。本發(fā)明并串?dāng)?shù)據(jù)轉(zhuǎn)換電路及并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)結(jié)構(gòu)簡單，且在現(xiàn)有的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路中加入了交點下移功能，從而可以抑制下一級輸出的過沖，此作用在驅(qū)動大電流轉(zhuǎn)換電路時尤為明顯；本發(fā)明還可以有效抑制來自電源的干擾，幾乎不產(chǎn)生噪聲，同時采用差分結(jié)構(gòu)，可以抑制共模噪聲，具有高的電源抑制比(PSRR)和共模抑制比(CMRR)。
權(quán)利要求
1.一種并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，用于將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，所述并串?dāng)?shù)據(jù)轉(zhuǎn)換電路包括一電流源、一與所述電流源相連的時鐘輸入子電路及一與所述時鐘輸入子電路相連的并行數(shù)據(jù)輸入子電路，所述時鐘輸入子電路包括一第一時鐘信號端及一第二時鐘信號端， 所述第一時鐘信號端輸入的時鐘與所述第二時鐘信號端輸入的時鐘互為反相時鐘，其特征在于所述并串?dāng)?shù)據(jù)轉(zhuǎn)換電路還包括一與所述并行數(shù)據(jù)輸入子電路相連的串行數(shù)據(jù)輸出控制子電路及一與所述時鐘輸入子電路及所述串行數(shù)據(jù)輸出控制子電路相連的時鐘控制子電路，所述時鐘控制子電路包括一第一開關(guān)元件、一第二開關(guān)元件、一第三開關(guān)元件及一第四開關(guān)元件，所述第一開關(guān)元件與所述第三開關(guān)元件由所述第二時鐘信號端控制，所述第二開關(guān)元件與所述第四開關(guān)元件由所述第一時鐘信號端控制，所述串行數(shù)據(jù)輸出控制子電路包括用于加快輸出信號下降沿翻轉(zhuǎn)的一第五開關(guān)元件、一第六開關(guān)元件、用于限制輸出信號幅度的一第七開關(guān)元件及一第八開關(guān)元件。
2.如權(quán)利要求1所述的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于所述時鐘輸入子電路還包括一與所述第一時鐘信號端相連的第一時鐘信號開關(guān)元件及一與所述第二時鐘信號端相連的第二時鐘信號開關(guān)元件，所述并行數(shù)據(jù)輸入子電路包括一第一數(shù)據(jù)輸入端、一第二數(shù)據(jù)輸入端、一第三數(shù)據(jù)輸入端、一第四數(shù)據(jù)輸入端、一與所述第一數(shù)據(jù)輸入端相連的第一輸入開關(guān)元件、一與所述第二數(shù)據(jù)輸入端相連的第二輸入開關(guān)元件、一與所述第三數(shù)據(jù)輸入端相連的第三輸入開關(guān)元件及一與所述第四數(shù)據(jù)輸入端相連的第四輸入開關(guān)元件，所述第一開關(guān)元件與所述第一數(shù)據(jù)輸入端及所述第二時鐘信號端相連，所述第二開關(guān)元件與所述第二數(shù)據(jù)輸入端及所述第一時鐘信號端相連，所述第三開關(guān)元件與所述第三數(shù)據(jù)輸入端及所述第二時鐘信號端相連，所述第四開關(guān)元件與所述第四數(shù)據(jù)輸入端及所述第一時鐘信號端相連，所述串行數(shù)據(jù)輸出控制子電路還包括一第一電容、一第二電容、一第一電阻、一第二電阻、一第一數(shù)據(jù)輸出端及一第二數(shù)據(jù)輸出端。
3.如權(quán)利要求2所述的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于所述第一數(shù)據(jù)輸入端與所述第二數(shù)據(jù)輸入端輸入并行的兩位數(shù)據(jù)，所述第一數(shù)據(jù)輸入端與所述第三數(shù)據(jù)輸入端輸入的數(shù)據(jù)互為一對差分信號，所述第二數(shù)據(jù)輸入端與所述第四數(shù)據(jù)輸入端輸入的數(shù)據(jù)互為一對差分信號，所述第一數(shù)據(jù)輸出端與所述第二數(shù)據(jù)輸出端輸出一位串行數(shù)據(jù)，所述第一時鐘信號開關(guān)元件為一場效應(yīng)管Mclka，所述第二時鐘信號開關(guān)元件為一場效應(yīng)管Mcllcb，所述第一輸入開關(guān)元件為一場效應(yīng)管Mpa，所述第二輸入開關(guān)元件為一場效應(yīng)管Mpb，所述第三輸入開關(guān)元件為一場效應(yīng)管Mpc，所述第四輸入開關(guān)元件為一場效應(yīng)管Mpd，所述第一開關(guān)元件為一第一場效應(yīng)管Mdp_l，所述第二開關(guān)元件為一第二場效應(yīng)管Mdp_2，所述第三開關(guān)元件為一第三場效應(yīng)管Mdm_l，所述第四開關(guān)元件為一第四場效應(yīng)管Mdm_2，所述第五開關(guān)元件為一第五場效應(yīng)管Mnl，所述第六開關(guān)元件為一第六場效應(yīng)管Mn2，所述第七開關(guān)元件為一第七場效應(yīng)管Mpl，所述第八開關(guān)元件為一第八場效應(yīng)管Mp2。
4.如權(quán)利要求3所述的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于所述第一數(shù)據(jù)輸入端與所述場效應(yīng)管Mpa的柵極及所述第一場效應(yīng)管Mdp_l的源級相連，所述場效應(yīng)管Mpa的源級與所述場效應(yīng)管Mpb的源級共同連接所述場效應(yīng)管Mclka的漏極，所述場效應(yīng)管Mpa的漏極、 所述場效應(yīng)管Mpc的漏極、所述第五場效應(yīng)管Mnl的漏極、所述第一電容的一端、所述第一電阻的一端、所述第七場效應(yīng)管Mpl的源級及所述第八場效應(yīng)管Mp2的柵極共同連接所述第一數(shù)據(jù)輸出端。
5.如權(quán)利要求4所述的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于所述所述第三數(shù)據(jù)輸入端與所述場效應(yīng)管Mpb的柵極及所述第三場效應(yīng)管Mdm_l的源級相連，所述場效應(yīng)管Mpb的漏極、所述場效應(yīng)管Mpd的漏極、所述第六場效應(yīng)管Mn2的漏極、所述第二電容的一端、所述第二電阻的一端、所述第八場效應(yīng)管Mp2的源級及所述第七場效應(yīng)管Mpl的柵極共同連接所述第二數(shù)據(jù)輸出端。
6.如權(quán)利要求5所述的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于所述第二數(shù)據(jù)輸入端與所述場效應(yīng)管Mpc的柵極及所述第二場效應(yīng)管Mdp_2的源級相連，所述場效應(yīng)管Mpc的源級與所述場效應(yīng)管Mpd的源級共同連接所述場效應(yīng)管Mcllcb的漏極，所述第四數(shù)據(jù)輸入端B1_N 與所述場效應(yīng)管Mpd的柵極及所述第四場效應(yīng)管Mdm_2的源級相連。
7.如權(quán)利要求6所述的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于所述第一時鐘信號端與所述場效應(yīng)管Mclka的柵極、所述第二場效應(yīng)管Mdp_2的柵極及所述第四場效應(yīng)管Mdm_2的柵極相連，所述第二時鐘信號端與所述場效應(yīng)管Mcllcb的柵極、所述第一場效應(yīng)管Mdp_l的柵極及所述第三場效應(yīng)管Mdm_l的柵極相連，所述場效應(yīng)管Mclka的源級與所述場效應(yīng)管 Mclkb的源級共同連接所述電流源的一端，所述電流源的另一端與一電源端相連。
8.如權(quán)利要求7所述的并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，其特征在于所述第一場效應(yīng)管Mdp_l的漏極及所述第二場效應(yīng)管Mdp_2的漏極共同連接所述第五場效應(yīng)管Mnl的柵極，所述第三場效應(yīng)管Mdm_l的漏極及所述第四場效應(yīng)管Mdm_2的漏極共同連接所述第六場效應(yīng)管Mn2 的柵極，所述第五場效應(yīng)管Mnl的源級、所述第一電容的另一端、所述第一電阻的另一端、 所述第七場效應(yīng)管Mpl的漏極、所述第八場效應(yīng)管Mp2的漏極、所述第二電阻的另一端、所述第二電容的另一端及所述第六場效應(yīng)管Mn2的源級共同連接一接地端。
9.一種并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)，用于將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，所述并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)包括一電流源、一與所述電流源相連的時鐘輸入子電路及一與所述時鐘輸入子電路相連的并行數(shù)據(jù)輸入子電路，其特征在于所述并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)還包括一與所述并行數(shù)據(jù)輸入子電路相連的串行數(shù)據(jù)輸出控制子電路及一與所述時鐘輸入子電路及所述串行數(shù)據(jù)輸出控制子電路相連的時鐘控制子電路，所述時鐘輸入子電路輸入一對采樣時鐘信號，所述并行數(shù)據(jù)輸入子電路輸入兩位并行數(shù)據(jù)，所述時鐘控制子電路通過調(diào)節(jié)所述串行數(shù)據(jù)輸出控制子電路輸出信號的上升下降時間來調(diào)節(jié)輸出信號的交點電壓，所述串行數(shù)據(jù)輸出控制子電路輸出調(diào)節(jié)后的一位串行數(shù)據(jù)。
10.10.如權(quán)利要求9所述的并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)，其特征在于所述時鐘輸入子電路包括一第一時鐘信號端及一第二時鐘信號端，所述第一時鐘信號端輸入的時鐘信號與所述第二時鐘信號端輸入的時鐘信號互為反相時鐘信號，所述時鐘控制子電路包括一第一開關(guān)元件、一第二開關(guān)元件、一第三開關(guān)元件及一第四開關(guān)元件，所述第一開關(guān)元件與所述第三開關(guān)元件由所述第二時鐘信號端控制，所述第二開關(guān)元件與所述第四開關(guān)元件由所述第一時鐘信號端控制，所述串行數(shù)據(jù)輸出控制子電路包括用于加快輸出信號下降沿翻轉(zhuǎn)的一第五開關(guān)元件、一第六開關(guān)元件、用于限制輸出信號幅度的一第七開關(guān)元件及一第八開關(guān)元件。
全文摘要
一種并串?dāng)?shù)據(jù)轉(zhuǎn)換電路，包括一電流源、一時鐘輸入子電路及一并行數(shù)據(jù)輸入子電路，時鐘輸入子電路包括一第一時鐘信號端及一第二時鐘信號端，第一時鐘信號端與第二時鐘信號端輸入時鐘互為反相時鐘，并串?dāng)?shù)據(jù)轉(zhuǎn)換電路還包括一時鐘控制子電路及一串行數(shù)據(jù)輸出控制子電路，時鐘控制子電路包括一第一開關(guān)元件、一第二開關(guān)元件、一第三開關(guān)元件及一第四開關(guān)元件，第一與第三開關(guān)元件由第二時鐘信號端控制，第二與第四開關(guān)元件由第一時鐘信號端控制，串行數(shù)據(jù)輸出控制子電路包括加快輸出信號下降沿翻轉(zhuǎn)的一第五開關(guān)元件、一第六開關(guān)元件、限制輸出信號幅度的一第七開關(guān)元件及一第八開關(guān)元件。本發(fā)明還提供一種并串?dāng)?shù)據(jù)轉(zhuǎn)換系統(tǒng)。本發(fā)明可以抑制過沖。
文檔編號H03M9/00GK102315852SQ20111011228
公開日2012年1月11日 申請日期2011年5月3日 優(yōu)先權(quán)日2011年5月3日
發(fā)明者范方平 申請人:四川和芯微電子股份有限公司