專利名稱：緩沖電路、具有該電路的半導(dǎo)體設(shè)備及其方法
技術(shù)領(lǐng)域：
下面的描述涉及半導(dǎo)體設(shè)計技術(shù)，更具體地涉及半導(dǎo)體設(shè)備的微型低壓差分信號 (mLVDS)。
背景技術(shù)：
顯示驅(qū)動器IC(DDI)用于在諸如筆記本型監(jiān)視器或電視機(jī)的裝置中驅(qū)動液晶顯示器(IXD)并且多點低壓差分信號(mLVDS)接收器用作DDI的接口。圖1是說明常規(guī)mLVDS接收器的操作的框圖。參照圖1，常規(guī)mLVDS接收器包括輸入緩沖單元100，用于通過接收和緩沖 mLVDS (DATA_PLUS、DATA_MINUS)確定邏輯電平，放大和輸出(DATA_AMP)電壓電平；第一串/ 并轉(zhuǎn)換單元120，用于接收輸入緩沖單元100的輸出信號(DATA_AMP)，參照時鐘信號(CLK_ 0UT、CLK_0UTB)對接收的輸出信號執(zhí)行到偶數(shù)數(shù)據(jù)(EVEN_DATA)和奇數(shù)數(shù)據(jù)(0DD_DATA)的串/并轉(zhuǎn)換，并輸出轉(zhuǎn)換的信號；和第二串/并轉(zhuǎn)換單元140，用于接收從第一串/并轉(zhuǎn)換單元120輸出的偶數(shù)數(shù)據(jù)(EVEN_DATA)和奇數(shù)數(shù)據(jù)(0DD_DATA)，參照時鐘信號(CLK_0UT、 DIVIDEDCLK_OUT)對接收的偶數(shù)數(shù)據(jù)(EVEN_DATA)和奇數(shù)數(shù)據(jù)(0DD_DATA)執(zhí)行到多個并行數(shù)據(jù)(DATA_0UT<0>、DATA_0UT<1>、DATA_0UT<2>、DATA_0UT<3>、DATA_0UT<4>、DATA_0UT<5>) 的串/并轉(zhuǎn)換，并輸出轉(zhuǎn)換的信號。如上所述，通過向第一串/并轉(zhuǎn)換單元120發(fā)送由輸入緩沖單元100放大的信號(DATA_AMP)，常規(guī)mLVDS接收器通過第一串/并轉(zhuǎn)換將信號(DATA_AMP)轉(zhuǎn)換為偶數(shù)數(shù)據(jù)(EVEN_DATA)和奇數(shù)數(shù)據(jù)(0DD_DATA)，并通過向第二串/并轉(zhuǎn)換單元140發(fā)送偶數(shù)數(shù)據(jù) (EVEN_DATA)和奇數(shù)數(shù)據(jù)(0DD_DATA)，通過第二串/并轉(zhuǎn)換將偶數(shù)數(shù)據(jù)(EVEN_DATA)和奇數(shù)數(shù)據(jù)(0DD_DATA)轉(zhuǎn)換為多個并行數(shù)據(jù)(DATA_0UT<0>、DATA_0UT<1>、DATA_0UT<2>、DATA_ 0UT<3>、DATA_0UT<4>、DATA_0UT<5>)。為了通過上面兩個串/并轉(zhuǎn)換操作而生成多個并行數(shù)據(jù)(DATA_0UT<0>、DATA_ 0UT< 1 >、DATA_0UT<2>、DATA_0UT<3>、DATA_0UT<4>、DATA_0UT<5>)，需要兩個部件、即第一串 /并轉(zhuǎn)換單元120和第二串/并轉(zhuǎn)換單元140。常規(guī)mLVDS接收器的操作是非常效率低的，并產(chǎn)生各種問題，諸如增加功耗、增加布局空間并使信號路徑復(fù)雜。

發(fā)明內(nèi)容
在一個總的方面中，提供了一種半導(dǎo)體設(shè)備的緩沖電路，該緩沖電路包括偶數(shù)數(shù)據(jù)緩沖單元，被配置為從輸入數(shù)據(jù)取樣偶數(shù)數(shù)據(jù)，在激活正時鐘的段中放大并輸出偶數(shù)數(shù)據(jù)，并在不激活正時鐘的段中鎖存偶數(shù)數(shù)據(jù)；和奇數(shù)數(shù)據(jù)緩沖單元，被配置為從輸入數(shù)據(jù)取樣奇數(shù)數(shù)據(jù)，在激活負(fù)時鐘的段中放大并輸出奇數(shù)數(shù)據(jù)，并在不激活負(fù)時鐘的段中鎖存奇數(shù)數(shù)據(jù)。緩沖電路還可以包括軌對軌信號輸入單元，軌對軌信號輸入單元被配置為在不降低電壓電平擺動范圍的情況下接收輸入數(shù)據(jù)。在緩沖電路中，偶數(shù)數(shù)據(jù)緩沖單元可以包括偶數(shù)數(shù)據(jù)取樣單元，被配置為響應(yīng)于正時鐘而控制輸入數(shù)據(jù)從軌對軌信號輸入單元到偶數(shù)數(shù)據(jù)輸入端的提供；偶數(shù)數(shù)據(jù)放大單元，被配置為通過在激活正時鐘的段中放大提供給偶數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成偶數(shù)放大數(shù)據(jù)，并在不激活正時鐘的段中鎖存偶數(shù)放大數(shù)據(jù)；和偶數(shù)數(shù)據(jù)輸出單元，被配置為確定與偶數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的偶數(shù)的邏輯電平。在緩沖電路中，奇數(shù)數(shù)據(jù)緩沖單元可以包括奇數(shù)數(shù)據(jù)取樣單元，被配置為響應(yīng)于負(fù)時鐘而控制輸入數(shù)據(jù)從軌對軌信號輸入單元到奇數(shù)數(shù)據(jù)輸入端的提供；奇數(shù)數(shù)據(jù)放大單元，被配置為通過在激活負(fù)時鐘的段中放大提供給奇數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成奇數(shù)放大數(shù)據(jù)，并在不激活負(fù)時鐘的段中鎖存奇數(shù)放大數(shù)據(jù)；和奇數(shù)數(shù)據(jù)輸出單元，被配置為確定與奇數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的奇數(shù)的邏輯電平。在緩沖電路中，偶數(shù)數(shù)據(jù)取樣單元還可以配置為響應(yīng)于正時鐘的從非激活狀態(tài)到激活狀態(tài)的變化以及負(fù)時鐘的從激活狀態(tài)到非激活狀態(tài)的變化，而將從軌對軌信號輸入單元輸入的輸入數(shù)據(jù)提供給偶數(shù)數(shù)據(jù)輸入端；響應(yīng)于正時鐘的從激活狀態(tài)到非激活狀態(tài)的變化以及負(fù)時鐘的從非激活狀態(tài)到激活狀態(tài)的變化，而不向偶數(shù)數(shù)據(jù)輸入端提供從軌對軌信號輸入單元輸入的輸入數(shù)據(jù)。在緩沖電路中，奇數(shù)數(shù)據(jù)取樣單元還可以配置為響應(yīng)于負(fù)時鐘的從非激活狀態(tài)到激活狀態(tài)的變化以及正時鐘的從激活狀態(tài)到非激活狀態(tài)的變化，而向奇數(shù)數(shù)據(jù)輸入端提供從軌對軌信號輸入單元輸入的輸入數(shù)據(jù)；響應(yīng)于負(fù)時鐘的從激活狀態(tài)到非激活狀態(tài)的變化以及正時鐘的從非激活狀態(tài)到激活狀態(tài)的變化，而不向奇數(shù)數(shù)據(jù)輸入端提供從軌對軌信號輸入單元輸入的輸入數(shù)據(jù)。在緩沖電路中，偶數(shù)數(shù)據(jù)放大單元還可以被配置為在激活正時鐘并且不激活負(fù)時鐘的段中，通過與偶數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑短路同時地放大偶數(shù)數(shù)據(jù)輸入的數(shù)據(jù)而生成偶數(shù)放大數(shù)據(jù)，并在不激活正時鐘并且激活負(fù)時鐘的段中與偶數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑斷開同時地鎖存偶數(shù)放大數(shù)據(jù)。在緩沖電路中，奇數(shù)數(shù)據(jù)放大單元還可以被配置為在激活負(fù)時鐘并且不激活正時鐘的段中，通過與奇數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑短路同時地放大奇數(shù)數(shù)據(jù)輸入的數(shù)據(jù)而生成奇數(shù)放大數(shù)據(jù)，并在不激活負(fù)時鐘并且激活正時鐘的段中與奇數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑斷開同時地鎖存奇數(shù)放大數(shù)據(jù)。在緩沖電路中，偶數(shù)數(shù)據(jù)緩沖單元還可以被配置為響應(yīng)于與正時鐘的上升沿和負(fù)時鐘的下降沿對應(yīng)的偶數(shù)數(shù)據(jù)而執(zhí)行偶數(shù)數(shù)據(jù)的取樣，在激活正時鐘并且不激活負(fù)時鐘的段中放大取樣的偶數(shù)數(shù)據(jù)，并且在不激活正時鐘并且激活負(fù)時鐘的段中鎖存取樣的偶數(shù)數(shù)據(jù)。在緩沖電路中，奇數(shù)數(shù)據(jù)緩沖單元還可以被配置為響應(yīng)于與正時鐘的下降沿和負(fù)時鐘的上升沿對應(yīng)的奇數(shù)數(shù)據(jù)而執(zhí)行奇數(shù)數(shù)據(jù)的取樣，在不激活正時鐘并且激活負(fù)時鐘的段中放大取樣的奇數(shù)數(shù)據(jù)，并且在激活正時鐘并且不激活負(fù)時鐘的段中鎖存取樣的奇數(shù)數(shù)據(jù)。在另一總的方面中，提供了一種半導(dǎo)體設(shè)備，該半導(dǎo)體設(shè)備包括數(shù)據(jù)緩沖單元， 被配置為接收包括(NXM)個比特的輸入數(shù)據(jù)，并將輸入數(shù)據(jù)緩沖為與正時鐘對應(yīng)的串行形式的偶數(shù)數(shù)據(jù)以及與負(fù)時鐘對應(yīng)的串行形式的奇數(shù)數(shù)據(jù)，偶數(shù)數(shù)據(jù)包括KN/2)XM}比特，奇數(shù)數(shù)據(jù)包括KN/2) XM}比特；和串/并轉(zhuǎn)換單元，被配置為接收偶數(shù)數(shù)據(jù)和奇數(shù)數(shù)據(jù)，并逐N比特地轉(zhuǎn)換為并行形式，從而生成并行形式的N個輸出數(shù)據(jù)，偶數(shù)數(shù)據(jù)和奇數(shù)數(shù)據(jù)各分別包括串行形式的M比特。在半導(dǎo)體設(shè)備中，N可以表示大于0的整數(shù)中的偶數(shù)，并且M可以表示大于0的整數(shù)。在半導(dǎo)體設(shè)備中，數(shù)據(jù)緩沖單元可以包括偶數(shù)數(shù)據(jù)緩沖單元，被配置為在激活正時鐘的每個段通過對串行形式的輸入數(shù)據(jù)中的偶數(shù)比特順序地執(zhí)行取樣和放大而輸出偶數(shù)數(shù)據(jù)，并在不激活正時鐘的每個段鎖存在前面激活段中取樣的偶數(shù)數(shù)據(jù)；和奇數(shù)數(shù)據(jù)緩沖單元，被配置為在激活負(fù)時鐘的每個段通過對串行形式的輸入數(shù)據(jù)中的奇數(shù)比特順序地執(zhí)行取樣和放大而輸出奇數(shù)數(shù)據(jù)，并在不激活負(fù)時鐘的每個段鎖存在前面激活段中取樣的奇數(shù)數(shù)據(jù)。在半導(dǎo)體設(shè)備中，數(shù)據(jù)緩沖單元還可以包括軌對軌信號輸入單元，被配置為在不減少電壓電平擺動范圍的情況下接收串行形式的輸入數(shù)據(jù)。在半導(dǎo)體設(shè)備中，偶數(shù)數(shù)據(jù)緩沖單元可以包括偶數(shù)數(shù)據(jù)取樣單元，被配置為響應(yīng)于正時鐘而控制從軌對軌信號輸入單元施加的串行形式的輸入數(shù)據(jù)中的偶數(shù)比特的數(shù)據(jù)到偶數(shù)數(shù)據(jù)輸入端的提供；偶數(shù)數(shù)據(jù)放大單元，被配置為通過在激活正時鐘的段中放大偶數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成偶數(shù)放大數(shù)據(jù)，并在不激活正時鐘的段中鎖存偶數(shù)放大數(shù)據(jù)； 和偶數(shù)數(shù)據(jù)輸出單元，被配置為確定與偶數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的偶數(shù)的邏輯電平。在半導(dǎo)體設(shè)備中，奇數(shù)數(shù)據(jù)緩沖單元可以包括奇數(shù)數(shù)據(jù)取樣單元，被配置為響應(yīng)于負(fù)時鐘而控制從軌對軌信號輸入單元施加的串行形式的輸入數(shù)據(jù)中的奇數(shù)比特的數(shù)據(jù)到奇數(shù)數(shù)據(jù)輸入端的提供；奇數(shù)數(shù)據(jù)放大單元，被配置為通過在激活負(fù)時鐘的段中放大奇數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成奇數(shù)放大數(shù)據(jù)，并在不激活負(fù)時鐘的段中鎖存奇數(shù)放大數(shù)據(jù)； 和奇數(shù)數(shù)據(jù)輸出單元，被配置為確定與奇數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的奇數(shù)的邏輯電平。在半導(dǎo)體設(shè)備中，偶數(shù)數(shù)據(jù)取樣單元還可以被配置為響應(yīng)于偶數(shù)數(shù)據(jù)與正時鐘的上升沿和負(fù)時鐘的下降沿對應(yīng)，而執(zhí)行偶數(shù)數(shù)據(jù)的取樣，在激活正時鐘并且不激活負(fù)時鐘的段中放大取樣的偶數(shù)數(shù)據(jù)，并且在不激活正時鐘并且激活負(fù)時鐘的段中鎖存取樣的偶數(shù)數(shù)據(jù)。在半導(dǎo)體設(shè)備中，奇數(shù)數(shù)據(jù)取樣單元還可以配置為響應(yīng)于奇數(shù)數(shù)據(jù)與正時鐘的下降沿和負(fù)時鐘的上升沿對應(yīng)，而執(zhí)行奇數(shù)數(shù)據(jù)的取樣，在不激活正時鐘并且激活負(fù)時鐘的段中放大取樣的奇數(shù)數(shù)據(jù)，并且在激活正時鐘并且不激活負(fù)時鐘的段中鎖存取樣的奇數(shù)數(shù)據(jù)。在另一總的方面中，提供了一種用于半導(dǎo)體設(shè)備的緩沖電路的方法，該方法包括 通過偶數(shù)數(shù)據(jù)緩沖單元對來自輸入數(shù)據(jù)的偶數(shù)數(shù)據(jù)取樣；在激活正時鐘的段中放大并輸出偶數(shù)數(shù)據(jù)；在不激活正時鐘的段中鎖存偶數(shù)數(shù)據(jù)；通過奇數(shù)數(shù)據(jù)緩沖單元對來自輸入數(shù)據(jù)的奇數(shù)數(shù)據(jù)取樣；在激活負(fù)時鐘的段中放大并輸出奇數(shù)數(shù)據(jù)；和在不激活負(fù)時鐘的段中鎖存奇數(shù)數(shù)據(jù)。該方法還可以包括通過軌對軌信號輸入單元在不減少電壓電平擺動范圍的情況下接收輸入數(shù)據(jù)。
該方法還可以包括通過偶數(shù)數(shù)據(jù)取樣單元響應(yīng)于正時鐘而控制輸入數(shù)據(jù)從軌對軌信號輸入單元到偶數(shù)數(shù)據(jù)輸入端的提供；通過偶數(shù)數(shù)據(jù)放大單元通過在激活正時鐘的段中放大提供給偶數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成偶數(shù)放大數(shù)據(jù)；并在不激活正時鐘的段中鎖存偶數(shù)放大數(shù)據(jù)；和通過偶數(shù)數(shù)據(jù)輸出單元確定與偶數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的偶數(shù)的邏輯電平。該方法還可以包括通過奇數(shù)數(shù)據(jù)取樣單元響應(yīng)于負(fù)時鐘而控制輸入數(shù)據(jù)從軌對軌信號輸入單元到奇數(shù)數(shù)據(jù)輸入端的提供；通過奇數(shù)數(shù)據(jù)放大單元通過在激活負(fù)時鐘的段中放大提供給奇數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成奇數(shù)放大數(shù)據(jù)；并在不激活負(fù)時鐘的段中鎖存奇數(shù)放大數(shù)據(jù)；和通過奇數(shù)數(shù)據(jù)輸出單元確定與奇數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的奇數(shù)的邏輯電平。該方法還可以包括響應(yīng)于正時鐘的從非激活狀態(tài)到激活狀態(tài)的變化以及負(fù)時鐘的從激活狀態(tài)到非激活狀態(tài)的變化，而將從軌對軌信號輸入單元輸入的輸入數(shù)據(jù)提供給偶數(shù)數(shù)據(jù)輸入端；響應(yīng)于正時鐘的從激活狀態(tài)到非激活狀態(tài)的變化以及負(fù)時鐘的從非激活狀態(tài)到激活狀態(tài)的變化，而不將從軌對軌數(shù)據(jù)輸入單元輸入的輸入數(shù)據(jù)提供給偶數(shù)數(shù)據(jù)輸入端。該方法還可以包括響應(yīng)于負(fù)時鐘的從非激活狀態(tài)到激活狀態(tài)的變化以及正時鐘的從激活狀態(tài)到非激活狀態(tài)的變化，而將從軌對軌信號輸入單元輸入的輸入數(shù)據(jù)提供給奇數(shù)數(shù)據(jù)輸入端；響應(yīng)于負(fù)時鐘的從激活狀態(tài)到非激活狀態(tài)的變化以及正時鐘的從非激活狀態(tài)到激活狀態(tài)的變化，而不將從軌對軌數(shù)據(jù)輸入單元輸入的輸入數(shù)據(jù)提供給奇數(shù)數(shù)據(jù)輸入端。該方法還可以包括在激活正時鐘并且不激活負(fù)時鐘的段中與偶數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑短路同時地通過放大偶數(shù)數(shù)據(jù)輸入的數(shù)據(jù)而生成偶數(shù)放大數(shù)據(jù)，并在不激活正時鐘并且激活負(fù)時鐘的段中與偶數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑斷開同時地鎖存偶數(shù)放大數(shù)據(jù)。該方法還可以包括在激活負(fù)時鐘并且不激活正時鐘的段中與奇數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑短路同時地通過放大奇數(shù)數(shù)據(jù)輸入的數(shù)據(jù)而生成奇數(shù)放大數(shù)據(jù)，并在不激活負(fù)時鐘并且激活正時鐘的段中與奇數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑斷開同時地鎖存奇數(shù)放大數(shù)據(jù)。該方法還可以包括響應(yīng)于與正時鐘的上升沿和負(fù)時鐘的下降沿對應(yīng)的偶數(shù)數(shù)據(jù)而執(zhí)行偶數(shù)數(shù)據(jù)的取樣，在激活正時鐘并且不激活負(fù)時鐘的段中放大取樣的偶數(shù)數(shù)據(jù)，并且在不激活正時鐘并且激活負(fù)時鐘的段中鎖存取樣的偶數(shù)數(shù)據(jù)。該方法還可以包括響應(yīng)于奇數(shù)數(shù)據(jù)與正時鐘的下降沿和負(fù)時鐘的上升沿對應(yīng)而執(zhí)行奇數(shù)數(shù)據(jù)的取樣，在不激活正時鐘并且激活負(fù)時鐘的段中放大取樣的奇數(shù)數(shù)據(jù)，并且在激活正時鐘并且不激活負(fù)時鐘的段中鎖存取樣的奇數(shù)數(shù)據(jù)。在另一總的方面中，提供了一種用于半導(dǎo)體設(shè)備的方法，該方法包括通過數(shù)據(jù)緩沖單元接收包括(NXM)個比特的輸入數(shù)據(jù)；通過數(shù)據(jù)緩沖單元將輸入數(shù)據(jù)緩沖為與正時鐘對應(yīng)的串行形式的偶數(shù)數(shù)據(jù)以及與負(fù)時鐘對應(yīng)的串行形式的奇數(shù)數(shù)據(jù)，偶數(shù)數(shù)據(jù)包括 {(Ν/2) XM}比特，奇數(shù)數(shù)據(jù)包括{(Ν/2) XM}比特；并通過串/并轉(zhuǎn)換單元接收偶數(shù)數(shù)據(jù)和奇數(shù)數(shù)據(jù)被并逐N比特地轉(zhuǎn)換為并行形式而生成并行形式的N個輸出數(shù)據(jù)，偶數(shù)數(shù)據(jù)和奇數(shù)數(shù)據(jù)各分別包括串行形式的M比特。在該方法中，N可以表示大于0的整數(shù)中的偶數(shù)，并且M可以表示大于0的整數(shù)。該方法還可以包括通過偶數(shù)數(shù)據(jù)緩沖單元在激活正時鐘的每個段通過對串行形式的輸入數(shù)據(jù)中的偶數(shù)比特順序地執(zhí)行取樣和放大而輸出偶數(shù)數(shù)據(jù)；在不激活正時鐘的每個段將在前面激活段中取樣的偶數(shù)數(shù)據(jù)鎖存；通過奇數(shù)數(shù)據(jù)緩沖單元在激活負(fù)時鐘的每個段通過對來自串行形式的輸入數(shù)據(jù)中的奇數(shù)比特順序地執(zhí)行取樣和放大而輸出奇數(shù)數(shù)據(jù)； 并在不激活負(fù)時鐘的每個段將在前面激活段中取樣的奇數(shù)數(shù)據(jù)鎖存。根據(jù)下面詳細(xì)的描述、附圖和權(quán)利要求可以理解其他特征和方面。


圖1是說明常規(guī)mLVDS接收器的操作的框圖。圖2是說明根據(jù)示例實施方式的mLVDS接收器的操作的框圖。圖3是說明對根據(jù)圖2中示出的示例實施方式的mLVDS接收器應(yīng)用串行形式的多個數(shù)據(jù)的時序圖。圖4是示出了根據(jù)圖2中示出的示例實施方式的mLVDS接收器的部件中的數(shù)據(jù)緩沖單元的框圖。圖5是示出了根據(jù)圖4中示出的示例實施方式的數(shù)據(jù)緩沖單元的部件中的軌對軌信號輸入單元的詳細(xì)電路圖。圖6是示出了根據(jù)圖4中示出的示例實施方式的數(shù)據(jù)緩沖單元的部件中的偶數(shù)數(shù)據(jù)緩沖單元的詳細(xì)電路圖。圖7是示出了根據(jù)圖4中示出的示例實施方式的數(shù)據(jù)緩沖單元的部件中的奇數(shù)數(shù)據(jù)緩沖單元的詳細(xì)電路圖。圖8是說明根據(jù)圖4中示出的示例實施方式的數(shù)據(jù)緩沖單元的操作的時序圖。在全部圖和詳細(xì)的描述中，除非另外地描述，相同的附圖標(biāo)號應(yīng)該理解為指相同的元件、特征和結(jié)構(gòu)。為了清楚、例示和方便，可以擴(kuò)大這些元件的相對尺寸和描繪。
具體實施例方式提供下面的詳細(xì)描述以幫助讀者獲得本文描述的方法、裝置和/或系統(tǒng)的全面理解。因此，將對本領(lǐng)域技術(shù)人員提出這里描述的系統(tǒng)、裝置和/或方法的各種變化、修改和等同物。描述的處理的步驟和/或操作的進(jìn)程是示例性的，步驟和/或操作的順序不限于本文所闡述的，并且可以如本領(lǐng)域上已知地改變，例外的情況是那些必須按照一定順序發(fā)生的步驟和/或操作。另外，熟知的功能和結(jié)構(gòu)的描述可能為了更加清楚和簡潔而被省略。示例實施方式的方面涉及緩沖電路，該緩沖電路執(zhí)行串/并轉(zhuǎn)換操作以在執(zhí)行緩沖操作的處理中生成偶數(shù)數(shù)據(jù)和奇數(shù)數(shù)據(jù)。圖2是說明根據(jù)示例實施方式的多點低壓差分信號(mLVDS)接收器的操作的框圖。參照圖2，根據(jù)示例實施方式的mLVDS接收器可以包括數(shù)據(jù)緩沖單元200，其可以接收包括串行形式的(NXM)個比特的輸入數(shù)據(jù)(DATA_PLUS{6X3串行比特}、DATA_ MINUS{6X3串行比特})，并可以將接收的輸入數(shù)據(jù)緩沖為與正時鐘(CLK_0UT)對應(yīng)的串行形式的包括KN/2)XM}個比特的偶數(shù)數(shù)據(jù)(EVEN_DATA{3X3串行比特})、和與負(fù)時鐘 (CLK_0UTB)對應(yīng)的串行形式的包括{(Ν/2) ΧΜ}個比特的奇數(shù)數(shù)據(jù)(0DD_DATA{3X3串行比特})；以及串/并轉(zhuǎn)換單元對0，其可以接收偶數(shù)數(shù)據(jù)(EVEN_DATA{3X3串行比特})和奇數(shù)數(shù)據(jù)(0DD_DATA {3 X 3串行比特})，并可以將接收的數(shù)據(jù)逐N比特地轉(zhuǎn)換為并行形式以生成“N”個并行形式的輸出數(shù)據(jù)(DATA_0UT<0> {3串行比特}，DATA_0UT<1> {3串行比特}， DATA_0UT<2> {3 串行比特}，DATA_0UT<3> {3 串行比特}，DATA_0UT<4> {3 串行比特}，DATA_ 0UT<5>{3串行比特})，其中每個數(shù)據(jù)可以包括串行形式的“Μ”比特。同時，“N”可以表示大于0的整數(shù)中的偶數(shù)，并且“Μ”可以表示大于0的整數(shù)。因此，“N”可以是“6”，并且“Μ”可以是“3”，如圖2所示，但其他數(shù)字也可以適用于“N”和“Μ”。圖3是說明對根據(jù)圖2中示出的示例實施方式的mLVDS接收器應(yīng)用串行形式的多個數(shù)據(jù)的時序圖。參照圖3，響應(yīng)于施加的包括(6X3)個比特的輸入數(shù)據(jù)(DATA_PLUS{6X3串行比特}，DATA_MINUS{6X3串行比特})，根據(jù)示例實施方式的mLVDS接收器可以參照正時鐘 (CLK_0UT)對(3X3)的偶數(shù)數(shù)據(jù)(EVEN_DATA{3X3串行比特})執(zhí)行取樣，并可以參照負(fù)時鐘(CLK_0UTB)對(3X3)的奇數(shù)數(shù)據(jù)(0DD_DATA{3X3串行比特})執(zhí)行取樣。因此，偶數(shù)數(shù)據(jù)(EVEN_DATA {3 X 3串行比特})和奇數(shù)數(shù)據(jù)(0DD_DATA {3 X 3串行比特})的數(shù)據(jù)窗口段可以變?yōu)?倍于輸入數(shù)據(jù)(DATA_PLUS{6X3串行比特}，DATA_ MINUS{6X3串行比特})的數(shù)據(jù)窗口段。響應(yīng)于再次施加的偶數(shù)數(shù)據(jù)(EVEN_DATA{3X3串行比特})，可以參照正時鐘 (CLK_0UT)取樣第0個輸出數(shù)據(jù)(DATA_0UT<0>{3串行比特})、第二個輸出數(shù)據(jù)(DATA_ 0UT<2>{3串行比特})、和第四個輸出數(shù)據(jù)(DATA_0UT<4>{3串行比特})。同樣，響應(yīng)于施加的奇數(shù)數(shù)據(jù)(0DD_DATA{3X3串行比特})，可以參照負(fù)時鐘(CLK_0UTB)取樣第一輸出數(shù)據(jù)(DATA_0UT<1>{3串行比特})、第三輸出數(shù)據(jù)(DATA_0UT<3>{3串行比特})、和第五輸出數(shù)據(jù)(DATA_0UT<5> {3串行比特})。因此，輸出數(shù)據(jù)(DATA_0UT<0>{3 串行比特}，DATA_0UT<1> {3 串行比特}，DATA_ 0UT<2> {3 串行比特}，DATA_0UT<3> {3 串行比特}，DATA_0UT<4> {3 串行比特}，DATA_ 0UT<5>{3串行比特})的數(shù)據(jù)窗口段可以3倍于偶數(shù)數(shù)據(jù)(EVEN_DATA{3X3串行比特})和奇數(shù)數(shù)據(jù)(0DD_DATA{3X3串行比特})的數(shù)據(jù)窗口段。這樣，根據(jù)示例實施方式的mLVDS接收器的操作可以與圖1示例的mLVDS接收器的操作相同。但是，在接收和緩沖(6X3)數(shù)量(如，NxM)的輸入數(shù)據(jù)(DATA_PLUS{6X3串行比特}、DATA_MINUS{6X3串行比特})的處理中，根據(jù)示例實施方式的mLVDS接收器可以包括取樣(3X3)(如，MxM)的偶數(shù)數(shù)據(jù)(EVEN_DATA{3X3串行比特})和(3X3)的奇數(shù)數(shù)據(jù)(0DD_DATA {3 X 3串行比特})的操作。圖4是示出了根據(jù)圖2中示出的示例實施方式的mLVDS接收器的部件中的數(shù)據(jù)緩沖單元的框圖。參照圖4，根據(jù)示例實施方式的mLVDS接收器的部件中的數(shù)據(jù)緩沖單元200可以包括偶數(shù)數(shù)據(jù)緩沖單元204，通過在激活正時鐘(CLK_0UT)的每個段中對可能以串行形式輸入的輸入數(shù)據(jù)(DATA_PLUS{6X3串行比特}、DATA_MINUS {6 X 3串行比特})中的偶數(shù)比特順序執(zhí)行取樣和放大，而可以輸出偶數(shù)數(shù)據(jù)(EVEN_DATA{3X3串行比特})，并可以在不激活正時鐘(CLK_OUT)的每個段中鎖存在前一激活段中取樣的偶數(shù)數(shù)據(jù)(EVEN_DATA{3X3 串行比特})；和奇數(shù)數(shù)據(jù)緩沖單元206，通過在激活負(fù)時鐘(CLK_OUTB)的每個段中對可能以串行形式輸入的輸入數(shù)據(jù)(DATA_PLUS{6X3串行比特}、DATA_MINUS{6X3串行比特}) 中的奇數(shù)比特順序執(zhí)行取樣和放大，而可以輸出奇數(shù)數(shù)據(jù)(ODD_DATA{3X3串行比特})，并可以在不激活負(fù)時鐘(CLK_OUTB)的每個段中鎖存在前一激活段中取樣的奇數(shù)數(shù)據(jù)(ODD_ DATA{3X3串行比特})。另外，數(shù)據(jù)緩沖單元200還可以包括軌對軌(rail-to-rail)信號輸入單元202，軌對軌信號輸入單元202用于在不減少電壓電平擺動范圍的情況下接收數(shù)據(jù)(DATA_PLUS {6X 3串行比特}、DATA_MINUS {6X 3串行比特})，可以以串行形式施加該數(shù)據(jù)。因為在mLVDS接收器的示例中信號一般可以按照差分形式輸入，因而可以以串行形式施加到緩沖單元200的數(shù)據(jù)(DATA_PLUS{6X3串行比特}、DATA_MINUS{6X3串行比特})可以分割為“DATA_PLUS {6X 3串行比特} ”數(shù)據(jù)和“DATA_MINUS {6X 3串行比特} ”數(shù)據(jù)來輸入。因此，“DATA_PLUS{6X3串行比特} ”數(shù)據(jù)和“DATA_MINUS{6X3串行比特} ”數(shù)據(jù)可以是其中具有相同數(shù)據(jù)值的信號，僅是在它們的電壓電平具有差別。同時，由于從數(shù)據(jù)緩沖單元200輸出的偶數(shù)數(shù)據(jù)(EVEN_DATA{3X3串行比特}) 和奇數(shù)數(shù)據(jù)(0DD_DATA{3X3串行比特})可以是差分形式的信號，因而可以通過偶數(shù)數(shù)據(jù) (EVEN_DATA{3X3串行比特})和奇數(shù)數(shù)據(jù)(0DD_DATA {3 X 3串行比特})的值來表示輸入數(shù)據(jù)值(DATA_PLUS {6 X 3 串行比特}、DATA_MINUS {6 X 3 串行比特})。 圖5是示出了根據(jù)圖4中示出的示例實施方式的數(shù)據(jù)緩沖單元的部件中的軌對軌信號輸入單元的詳細(xì)電路圖。參照圖5，根據(jù)示例實施方式的數(shù)據(jù)緩沖單元200的部件中的軌對軌信號輸入單元202可以包括PMOS型輸入單元2024，用于在輸入數(shù)據(jù)(INN、INP)的電壓電平低于特定電壓電平的示例中在不降低電壓電平的情況下接收數(shù)據(jù)；NMOS型輸入單元2022，用于在輸入數(shù)據(jù)(INN、INP)的電壓電平高于特定電壓電平的示例中在不降低電壓電平的情況下接收數(shù)據(jù)；和輸入連接單元2026，用于通過以電流鏡的形式連接PMOS型輸入單元2024和 NMOS型輸入單元2022來輸出輸入數(shù)據(jù)(INN、INP)作為最后的輸入數(shù)據(jù)(NL0AD_L，NL0AD_ R)，同時不降低輸入數(shù)據(jù)(INN、INP)的電壓電平。NMOS型輸入單元2022可以包括N型 (匪OS)晶體管MN3、MN4、MN5和P型(PMOS)晶體管MP4、MP6。PMOS型輸入單元2024可以包括N型晶體管MN1、MN2和P型晶體管MP1、MP2、MP5。輸入連接單元2026可以包括P型晶體管MP3、MP7。也可以提供正(或功率)電壓VDD和負(fù)(或地)電壓VSS。同時，因為在輸入處理期間可以發(fā)生差分放大操作，因而與輸入數(shù)據(jù)(INN、INP) 的電壓電平相比，可以放大從PMOS型輸入單元2024輸出的數(shù)據(jù)(PL0AD_L，PL0AD_R)的電壓電平，并且與從PMOS型輸入單元2024輸出的數(shù)據(jù)(PL0AD_L，PL0AD_R)的電壓電平相比， 可以放大通過輸入連接單元2026從NMOS型輸入單元2022輸出的最后輸入數(shù)據(jù)(NL0AD_ L, NLOAD _R)的電壓電平。然而，軌對軌信號輸入單元202的主要操作可以描述為輸入操作、而非放大操作，這是因為考慮到全部操作，被軌對軌信號輸入單元202所放大的電壓電平可以是很小的。圖6是示出了在根據(jù)圖4中示出的示例實施方式的數(shù)據(jù)緩沖單元的部件中的偶數(shù)數(shù)據(jù)緩沖單元的詳細(xì)電路圖。
參照圖6，根據(jù)示例實施方式的數(shù)據(jù)緩沖單元200的部件中的偶數(shù)數(shù)據(jù)緩沖單元 204可以包括偶數(shù)數(shù)據(jù)取樣單元2042，其可以響應(yīng)于正時鐘(CLK_0UT)而控制以串行形式 (6X3串行比特)從軌對軌信號輸入單元202施加的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)中的偶數(shù)比特數(shù)據(jù)到偶數(shù)數(shù)據(jù)輸入端(NR_E，NL_E)的提供；偶數(shù)數(shù)據(jù)放大單元2044，通過在激活正時鐘(CLK_0UT)的每個段放大偶數(shù)數(shù)據(jù)輸入端(NR_E，NL_E)的數(shù)據(jù)而生成偶數(shù)放大數(shù)據(jù)(CRE_L，CRE_R)，并在不激活正時鐘(CLK_0UT)的每個段鎖存偶數(shù)放大數(shù)據(jù)(CRE_L，CRE_ R)；和偶數(shù)數(shù)據(jù)輸出單元2046，確定與偶數(shù)放大數(shù)據(jù)(CRE_L，CRE_R)的電壓電平對應(yīng)的、包括3X3串行比特的偶數(shù)數(shù)據(jù)(EVEN_DATA)的邏輯電平。偶數(shù)數(shù)據(jù)取樣單元2042可以包括N型晶體管MN9、MN10。偶數(shù)數(shù)據(jù)放大單元2044可以包括N型晶體管MN6、MN7、MN8和P 型晶體管MP8、MP9、MP10、MP11、MP14。偶數(shù)數(shù)據(jù)輸出單元2046可以包括N型晶體管MNl 1、 麗12、麗13和？型晶體管1^15、]\^16、]\^17。也可以提供正(或功率)電壓VDD和負(fù)(或地)電壓VSS。如上所述，當(dāng)偶數(shù)數(shù)據(jù)對應(yīng)于正時鐘(CLK_0UT)的上升沿和負(fù)時鐘(CLK_0UTB)的下降沿時，根據(jù)示例實施方式的偶數(shù)數(shù)據(jù)緩沖單元204可以執(zhí)行偶數(shù)數(shù)據(jù)(CRE_L，CRE_R) 的取樣。另外，可以在激活正時鐘(CLK_0UT)的每個段并且不激活負(fù)時鐘(CLK_0UTB)的每個段放大取樣的偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)，并且在不激活正時鐘(CLK_0UT)的每個段并且激活負(fù)時鐘(CLK_0UTB)的每個 段鎖存取樣的偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)。S卩，偶數(shù)緩沖單元204可以響應(yīng)于正時鐘(CLK_0UT)的觸發(fā)操作，重復(fù)從軌對軌信號輸入單元202輸入的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)中取樣偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)的操作，以及放大取樣的偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)的操作和鎖存放大的偶數(shù)數(shù)據(jù)(CRE_L，CRE_ R)的操作。例如，偶數(shù)數(shù)據(jù)緩沖單元204的部件中的偶數(shù)取樣單元2042響應(yīng)于正時鐘(CLK_ OUT)的從非激活狀態(tài)到激活狀態(tài)的變化以及負(fù)時鐘(CLK_0UTB)的從激活狀態(tài)到非激活狀態(tài)的變化，而可以向偶數(shù)數(shù)據(jù)輸入端(NR_E，NL_E)提供從軌對軌信號輸入單元202輸入的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)。但是，偶數(shù)取樣單元2042響應(yīng)于正時鐘(CLK_0UT)的從激活狀態(tài)到非激活狀態(tài)的變化以及負(fù)時鐘(CLK_0UTB)的從非激活狀態(tài)到激活狀態(tài)的變化， 而不向偶數(shù)數(shù)據(jù)輸入端(NR_E，NL_E)提供從軌對軌數(shù)據(jù)輸入單元202輸入的輸入數(shù)據(jù)。另外，在激活正時鐘(CLK_0UT)并且不激活負(fù)時鐘(CLK_0UTB)的段中，因為偶數(shù)數(shù)據(jù)輸出端(CRE_L，CRE_R)的消耗電流路徑(sinking electric current path)短路，同時放大了偶數(shù)數(shù)據(jù)輸入端(NR_E，NL_E)的數(shù)據(jù)，生成了偶數(shù)放大數(shù)據(jù)(CRE_L，CRE_R)，所以偶數(shù)數(shù)據(jù)緩沖單元204的部件中的偶數(shù)數(shù)據(jù)放大單元2044可以重復(fù)放大并鎖存取樣出的偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)的操作。另外，在不激活正時鐘(CLK_0UT)并且激活負(fù)時鐘(CLK_ 0UTB)的段中與偶數(shù)放大數(shù)據(jù)端(CRE _L，CRE_R)的消耗電流路徑斷開，同時可以鎖存偶數(shù)放大數(shù)據(jù)(CRE_L，CRE_R)。S卩，偶數(shù)數(shù)據(jù)放大單元2044通過經(jīng)由偶數(shù)放大數(shù)據(jù)輸出端(CRE_L，CRE_R)的消耗電流路徑使電流釋放并同時執(zhí)行放大取樣的偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)的操作，而可以進(jìn)行正常的差分放大操作。在一個示例中，由于維持了斷開正的偶數(shù)放大數(shù)據(jù)輸出端(CRE_L) 和負(fù)的偶數(shù)放大數(shù)據(jù)輸出端(CRE_R)的狀態(tài)，而可以執(zhí)行正常的差分放大操作。另一方面，可以維持在前一差分放大操作中可能被放大的偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)的電壓電平，這是因為電流沒有經(jīng)由消耗電流路徑被釋放，同時鎖存了被取樣和放大的偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)。在一個示例中，正的偶數(shù)放大數(shù)據(jù)輸出端(CRE_L)和負(fù)的偶數(shù)放大數(shù)據(jù)輸出端(CRE_R)可以維持彼此不同的短路狀態(tài)(short-out state)。因而可以正常地執(zhí)行鎖存操作。另外，隨著偶數(shù)數(shù)據(jù)放大單元2044放大取樣的偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)，偶數(shù)數(shù)據(jù)緩沖單元204的部件中的偶數(shù)數(shù)據(jù)輸出單元2046可以響應(yīng)于彼此具有相反電壓電平的正的偶數(shù)放大數(shù)據(jù)輸出端(CRE_L)和負(fù)的偶數(shù)放大數(shù)據(jù)輸出端(CRE_R)確定偶數(shù)數(shù)據(jù) (EVEN_DATA)的邏輯電平。另外，隨著偶數(shù)數(shù)據(jù)緩沖單元204鎖存被取樣和放大的偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)，偶數(shù)數(shù)據(jù)(EVEN_DATA)可以響應(yīng)于彼此具有相同電壓電平的正的偶數(shù)放大數(shù)據(jù)輸出端(CRE_L)和負(fù)的偶數(shù)放大數(shù)據(jù)輸出端(CRE_R)而維持在前一放大段中確定的邏輯電平。同時，響應(yīng)于彼此斷開(因而具有彼此相反的電壓電平)的正的偶數(shù)放大數(shù)據(jù)輸出端(CRE_L)和負(fù)的偶數(shù)放大數(shù)據(jù)輸出端(CRE_R)，在MP15和MP16(包括在偶數(shù)數(shù)據(jù)輸出單元2046中的PMOS晶體管)之間的源-漏端中的電流的量方面可能存在顯著的差別。因此，偶數(shù)數(shù)據(jù)(EVEN_DATA)的邏輯電平可以被確定為邏輯“高”或邏輯“低”。但是，響應(yīng)于彼此短路(因而具有彼此相同的電壓電平)的正的偶數(shù)放大數(shù)據(jù)輸出端(CRE_L)和負(fù)的偶數(shù)放大數(shù)據(jù)輸出端(CRE_R)，在PMOS晶體管MP15和MP16的源-漏端中的電流的量可能變?yōu)橄嗤Ｒ虼?，不?改變偶數(shù)數(shù)據(jù)(EVEN_DATA)的邏輯電平。因而，可以原樣地維持在前一放大段中確定的偶數(shù)數(shù)據(jù)(EVEN_DATA)的邏輯電平。當(dāng)然，由于強(qiáng)制地鎖存偶數(shù)數(shù)據(jù)(EVEN_DATA)的邏輯電平的操作可以不包括在偶數(shù)數(shù)據(jù)放大單元2044的鎖存被取樣并且放大的偶數(shù)數(shù)據(jù)(CRE_L，CRE_R)的操作中，如果該操作維持過長的時段，則電流可能不流入包括在偶數(shù)數(shù)據(jù)輸出單元2046中的PMOS晶體管 MP15和MP16的源-漏端。因而，可以改變偶數(shù)數(shù)據(jù)(EVEN_DATA)的邏輯電平。但是，這僅可能響應(yīng)于太慢的正時鐘(CLK_0UT)的頻率而發(fā)生。由于根據(jù)示例實施方式的mLVDS接收器可以使用高速時鐘，這樣的問題發(fā)生的概率很小。圖7是示出了根據(jù)圖4中示出的示例實施方式的數(shù)據(jù)緩沖單元的部件中的奇數(shù)數(shù)據(jù)緩沖單元的詳細(xì)電路圖。參照圖7，根據(jù)示例實施方式的數(shù)據(jù)緩沖單元200的部件中的奇數(shù)數(shù)據(jù)緩沖單元 206可以包括奇數(shù)數(shù)據(jù)取樣單元2062，其響應(yīng)于負(fù)時鐘(CLK_0UTB)而可以控制從軌對軌信號輸入單元202施加的串行形式(6X3串行比特)的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)中的奇數(shù)比特數(shù)據(jù)向奇數(shù)數(shù)據(jù)輸入端(NR_0，NL_0)的提供；奇數(shù)數(shù)據(jù)放大單元2064，通過在激活負(fù)時鐘(CLK_0UTB)的每個段放大奇數(shù)數(shù)據(jù)輸入端(NR_0，NL_0)的數(shù)據(jù)而生成奇數(shù)放大數(shù)據(jù)(CR0_L，CR0_R)，并在不激活負(fù)時鐘(CLK_0UTB)的每個段可以鎖存奇數(shù)放大數(shù)據(jù) (CR0_L, CR0_R)；和奇數(shù)數(shù)據(jù)輸出單元2066，確定與奇數(shù)放大數(shù)據(jù)(CR0_L，CR0_R)的電壓電平對應(yīng)的、包括3X3串行比特的奇數(shù)數(shù)據(jù)(0DD_DATA)的邏輯電平。奇數(shù)數(shù)據(jù)取樣單元 2062可以包括N型晶體管MN17、MN18。奇數(shù)數(shù)據(jù)放大單元2064可以包括N型晶體管MN14、 MN15、MN16和P型晶體管MP18、MP19、MP20、MP21、MP24。奇數(shù)數(shù)據(jù)輸出單元2066可以包括 N型晶體管MN19、MN20、MN21和P型晶體管MP25、MP26、MP27。也可以提供正(或功率)電壓VDD和負(fù)(或地)電壓VSS。
如上所述，在奇數(shù)數(shù)據(jù)對應(yīng)于負(fù)時鐘(CLK_0UTB)的上升沿和正時鐘(CLK_0UT)的下降沿時，根據(jù)示例實施方式的奇數(shù)數(shù)據(jù)緩沖單元206可以執(zhí)行奇數(shù)數(shù)據(jù)(CR0_L，CR0_R) 的取樣。另外，可以在激活負(fù)時鐘(CLK_0UTB)的每個段并且不激活正時鐘(CLK_0UT)的每個段放大取樣的奇數(shù)數(shù)據(jù)(CR0_L，CR0_R)，并且在不激活負(fù)時鐘(CLK_0UTB)的每個段并且激活正時鐘(CLK_0UT)的每個段可以鎖存取樣的奇數(shù)數(shù)據(jù)(CR0_L，CR0_R)。S卩，奇數(shù)緩沖單元206可以響應(yīng)于負(fù)時鐘(CLK_0UTB)的觸發(fā)操作，重復(fù)從軌對軌信號輸入單元202輸入的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)中取樣奇數(shù)數(shù)據(jù)(CR0_L，CR0_R) 的操作，以及放大取樣的奇數(shù)數(shù)據(jù)(CR0_L，CR0_R)的操作和鎖存放大的奇數(shù)數(shù)據(jù)(CR0_L， CR0_R)的操作。例如，奇數(shù)數(shù)據(jù)緩沖單元206的部件中的奇數(shù)取樣單元2062響應(yīng)于負(fù)時鐘(CLK_ 0UTB)的從非激活狀態(tài)到激活狀態(tài)的變化以及正時鐘(CLK_0UT)的從激活狀態(tài)到非激活狀態(tài)的變化，而可以向奇數(shù)數(shù)據(jù)輸入端(NR_0，NL_0)提供從軌對軌信號輸入單元202輸入的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)。此外，奇數(shù)取樣單元2062響應(yīng)于負(fù)時鐘(CLK_0UTB)的從激活狀態(tài)到非激活狀態(tài)的變化以及正時鐘(CLK_0UT)的從非激活狀態(tài)到激活狀態(tài)的變化，而不向奇數(shù)數(shù)據(jù)輸入端(NR_0，NL_0)提供從軌對軌數(shù)據(jù)輸入單元202輸入的輸入數(shù)據(jù) (NL0AD_L，NL0AD_R)。

另外，在激活負(fù)時鐘(CLK_0UTB)并且不激活正時鐘(CLK_0UT)的段中，因為奇數(shù)數(shù)據(jù)輸出端(CR0_L，CR0_R)的消耗電流路徑短路，同時放大了奇數(shù)數(shù)據(jù)輸入端(NR_0，NL_ 0)的數(shù)據(jù)而生成了奇數(shù)放大數(shù)據(jù)(CR0_L，CR0_R)，奇數(shù)數(shù)據(jù)緩沖單元206的部件中的奇數(shù)數(shù)據(jù)放大單元2064可以重復(fù)放大并鎖存取樣的奇數(shù)數(shù)據(jù)(CR0_L，CR0_R)的操作。另外， 在不激活負(fù)時鐘(CLK_0UTB)并且激活正時鐘(CLK_0UT)的段中，奇數(shù)放大數(shù)據(jù)端(CR0_L， CR0_R)的消耗電流路徑斷開，同時鎖存了奇數(shù)放大數(shù)據(jù)(CR0_L，CR0_R)。S卩，奇數(shù)數(shù)據(jù)放大單元2064通過經(jīng)由奇數(shù)放大數(shù)據(jù)輸出端(CR0_L，CR0_R)的消耗電流路徑使電流釋放，同時執(zhí)行放大取樣的奇數(shù)數(shù)據(jù)(CR0_L，CR0_R)的操作而可以進(jìn)行正常的差分放大操作。在一個示例中，由于維持?jǐn)嚅_正的奇數(shù)放大數(shù)據(jù)輸出端(CR0_L)和負(fù)的奇數(shù)放大數(shù)據(jù)輸出端(CR0_R)的狀態(tài)，因而可以執(zhí)行正常的差分放大操作。另一方面，因為電流沒有經(jīng)由消耗電流路徑被釋放，同時鎖存被取樣和放大的奇數(shù)數(shù)據(jù)(CR0_L，CR0_R)，因而可以維持在前一差分放大操作中可能被放大的奇數(shù)數(shù)據(jù) (CR0_L,CR0_R)的電壓電平。在一個示例中，正的奇數(shù)放大數(shù)據(jù)輸出端(CR0_L)和負(fù)的奇數(shù)放大數(shù)據(jù)輸出端(CR0_R)可以維持彼此不同的短路狀態(tài)。因而可以正常地執(zhí)行鎖存操作。另外，隨著奇數(shù)數(shù)據(jù)放大單元2064放大取樣的奇數(shù)數(shù)據(jù)(CR0_L，CR0_R)，奇數(shù)數(shù)據(jù)緩沖單元206的部件中的奇數(shù)數(shù)據(jù)輸出單元2066響應(yīng)于彼此具有相反電壓電平的正的奇數(shù)放大數(shù)據(jù)輸出端(CR0_L)和負(fù)的奇數(shù)放大數(shù)據(jù)輸出端(CR0_R)而可以確定奇數(shù)數(shù)據(jù) (0DD_DATA)的邏輯電平。但是，隨著奇數(shù)數(shù)據(jù)緩沖單元206鎖存被取樣和放大的奇數(shù)數(shù)據(jù) (CR0_L, CR0_R)，響應(yīng)于具有相同電壓電平的正的奇數(shù)放大數(shù)據(jù)輸出端(CR0_L)和負(fù)的奇數(shù)放大數(shù)據(jù)輸出端(CR0_R)，奇數(shù)數(shù)據(jù)(0DD_DATA)可以維持在前一放大段中確定的邏輯電平。同時，響應(yīng)于彼此斷開(因而具有彼此相反的電壓電平)的正的奇數(shù)放大數(shù)據(jù)輸出端(CR0_L)和負(fù)的奇數(shù)放大數(shù)據(jù)輸出端(CR0_R)，在MP25和MP26(包括在奇數(shù)數(shù)據(jù)輸出單元2066中的PMOS晶體管)之間的源-漏端中的電流的量方面可能存在顯著的差別。因此，奇數(shù)數(shù)據(jù)(0DD_DATA)的邏輯電平可以被確定為邏輯“高”或邏輯“低”。但是，響應(yīng)于彼此短路(因而具有相同的電壓電平)的正的奇數(shù)放大數(shù)據(jù)輸出端(CR0_L)和負(fù)的奇數(shù)放大數(shù)據(jù)輸出端(CR0_R)，在PMOS晶體管MP25和MP26的源-漏端中的電流的量可以變?yōu)橄嗤?因此，不能改變奇數(shù)數(shù)據(jù)(0DD_DATA)的邏輯電平。因而，可以原樣維持在前一放大段中確定的奇數(shù)數(shù)據(jù)(0DD_DATA)的邏輯電平。由于強(qiáng)制地鎖存奇數(shù)數(shù)據(jù)(0DD_DATA)的邏輯電平的操作不包括在奇數(shù)數(shù)據(jù)放大單元2064的鎖存被取樣并且放大的奇數(shù)數(shù)據(jù)(CR0_L，CR0_R)的操作中，因而如果該操作被維持延長的時段，則電流可以不流入包括在奇數(shù)數(shù)據(jù)輸出單元2066中的PMOS晶體管MP25 和MP26的源-漏端。因而，可以改變奇數(shù)數(shù)據(jù)(0DD_DATA)的邏輯電平。但是，這僅可能在響應(yīng)于太慢的負(fù)時鐘(CLK_0UTB)的頻率時發(fā)生。由于根據(jù)示例實施方式的mLVDS接收器可以使用高速時鐘，這樣的問題發(fā)生的概率很小。圖8是說明根據(jù)圖4中示出的示例實施方式的數(shù)據(jù)緩沖單元的操作的時序圖。

參照圖8，在輸入到根據(jù)示例實施方式的數(shù)據(jù)緩沖單元200的數(shù)據(jù)(如，DATA_ PLUS {8串行比特}，DATA_MINUS {8串行比特})中，“DATA_PLUS {8串行比特} ”可以是 “10110010” 并且 “DATA_MINUS {8 串行比特} ” 可以是“01001101”。在一個示例中，施加到數(shù)據(jù)緩沖單元200的部件中的軌對軌信號輸入單元202的數(shù)據(jù)(INN, INP)可以順序地變?yōu)椤?0”、“01”、“10”、“10”、“01”、“01”、“10”、“01”。因此，從 PMOS 型輸入單元 2024 輸出的數(shù)據(jù)(PL0AD_L，PL0AD_R)可以變?yōu)?“10”、“01”、“10”、“10”、 “01”、“01”、“10”、“01”;并且通過輸入連接單元2026從NMOS型輸入單元2022輸出的最后的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)可以變?yōu)椤?01，，、“ 10，，、“ 01，，、“ 01，，、“ 10，，、“ 10，，、“ 01，，、“ 10 ”。最后的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)可以分別輸入到偶數(shù)數(shù)據(jù)緩沖單元204和奇數(shù)數(shù)據(jù)緩沖單元206。在偶數(shù)數(shù)據(jù)緩沖單元204的操作的示例中，偶數(shù)數(shù)據(jù)取樣單元2042僅在將正時鐘 (CLK_0UT)激活為邏輯“高”的段中可以向偶數(shù)數(shù)據(jù)輸入端(NR_E，NL_E)發(fā)送最后的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)。因而，僅在將正時鐘(CLK_0UT)激活為邏輯“高”的段中，偶數(shù)放大數(shù)據(jù)(CRE_L，CRE_R)可以具有特定的值。因此，盡管最后的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)可以是“01”、“10”、“01”、“01”、 “10”、“10”、“01”、“10”，偶數(shù)數(shù)據(jù)放大單元2044響應(yīng)于被輸入的偶數(shù)數(shù)據(jù)，如第0數(shù)據(jù) “01”、第二數(shù)據(jù)“01”、第四數(shù)據(jù)“10”和第六數(shù)據(jù)“01”，而可以執(zhí)行放大操作；并且響應(yīng)于輸入的奇數(shù)數(shù)據(jù)，如第一數(shù)據(jù)“10”、第三數(shù)據(jù)“01”、第五數(shù)據(jù)“10”和第七數(shù)據(jù)“10”而可以執(zhí)行鎖存操作，而與輸入值無關(guān)。因此，最終從偶數(shù)數(shù)據(jù)放大單元2044輸出的偶數(shù)放大數(shù)據(jù) (CRE_L, CRE_R)可以變?yōu)椤?0”、鎖存段、“10”、鎖存段、“01”、鎖存段、“10”、和鎖存段。同樣，隨著偶數(shù)放大數(shù)據(jù)(CRE_L，CRE_R)的值被確定，偶數(shù)數(shù)據(jù)輸出單元2046可以確定偶數(shù)數(shù)據(jù)(EVEN_DATA)的邏輯電平。因而，在偶數(shù)放大數(shù)據(jù)(CRE_L，CRE_R)的值被放大的段中可以改變偶數(shù)數(shù)據(jù)(EVEN_DATA)的值。但是，在偶數(shù)放大數(shù)據(jù)(CRE_L，CRE_R) 的值被鎖存的段中，原樣維持在前一放大段中確定的值。因此，在假設(shè)偶數(shù)數(shù)據(jù)(EVEN_DATA)的初始電平是邏輯“低”的情況下，在激活正時鐘(CLK_0UT)的第一放大段中，從偶數(shù)數(shù)據(jù)輸出單元2046輸出的偶數(shù)數(shù)據(jù)(EVEN_DATA)可以變?yōu)檫壿嫛案摺?，并且可以在不激活正時鐘(CLK_OUT)的第一鎖存段中維持邏輯電平值 “高”。另外，在激活正時鐘(CLK_OUT)的第二放大段中，從偶數(shù)數(shù)據(jù)輸出單元2046輸出的偶數(shù)數(shù)據(jù)(EVEN_DATA)可以維持邏輯電平“高”，并且還可以在不激活正時鐘(CLK_OUT)的第二鎖存段中也維持“高”的邏輯電平。在激活正時鐘(CLK_OUT)的第三放大段中，從偶數(shù)數(shù)據(jù)輸出單元2046輸出的偶數(shù)數(shù)據(jù)(EVEN_DATA)可以變?yōu)檫壿嫛暗汀?，并且可以在不激活正時鐘(CLK_OUT)的第三鎖存段中維持“低”的邏輯電平。另外，在激活正時鐘(CLK_OUT)的第四放大段中，從偶數(shù)數(shù)據(jù)輸出單元2046輸出的偶數(shù)數(shù)據(jù)(EVEN_DATA)可以變?yōu)檫壿嫛案摺保?并且可以在不激活正時鐘(CLK_OUT)的第四鎖存段中維持該“高”的邏輯電平。在奇數(shù)數(shù)據(jù)緩沖單元206的操作的示例中，奇數(shù)數(shù)據(jù)取樣單元2062僅在將負(fù)時鐘 (CLK_0UTB)激活為邏輯“高”的段中可以向奇數(shù)數(shù)據(jù)輸入端(NR_0，NL_0)發(fā)送最后的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)。因而，僅在將負(fù)時鐘(CLK_0UTB)激活為邏輯“高”的段中，奇數(shù)放大數(shù)據(jù)(CR0_L，CR0_R)可以具有特定的值。因此，盡管最后的輸入數(shù)據(jù)(NL0AD_L，NL0AD_R)可以是“01”、“10”、“01”、“01”、 “10”、“10”、“01”、“10”，奇數(shù)數(shù)據(jù)放大單元2064響應(yīng)于輸入的奇數(shù)數(shù)據(jù)如第一數(shù)據(jù)“10”、 第三數(shù)據(jù)“01”、第五數(shù)據(jù)“10”和第七數(shù)據(jù)“10”而可以執(zhí)行放大操作；并且響應(yīng)于輸入的偶數(shù)數(shù)據(jù)如第0數(shù)據(jù)“01”、第二數(shù)據(jù)“01”、第四數(shù)據(jù)“ 10”和第六數(shù)據(jù)“01”而可以執(zhí)行鎖存操作，而與輸入值無 關(guān)。因此，最終從奇數(shù)數(shù)據(jù)放大單元2064輸出的奇數(shù)放大數(shù)據(jù)(CR0_ L，CR0_R)可以變?yōu)殒i存段、“10”、鎖存段、“01”、鎖存段、“10”、鎖存段、和“10”。同樣，隨著確定了奇數(shù)放大數(shù)據(jù)(CR0_L，CR0_R)的值，奇數(shù)數(shù)據(jù)輸出單元2066可以確定奇數(shù)數(shù)據(jù)(0DD_DATA)的邏輯電平。因而，在放大奇數(shù)放大數(shù)據(jù)(CR0_L，CR0_R)的值的段中可以改變奇數(shù)數(shù)據(jù)(0DD_DATA)的值。但是，在鎖存奇數(shù)放大數(shù)據(jù)(CR0_L，CR0_R)的值的段中，原樣地維持在前一放大段中確定的值。因此，在假設(shè)奇數(shù)數(shù)據(jù)(ODD _DATA)的初始電平是邏輯“低”的情況下，在激活負(fù)時鐘(CLK_0UTB)的第一放大段中，從奇數(shù)數(shù)據(jù)輸出單元2066輸出的奇數(shù)數(shù)據(jù)(0DD_DATA)可以變?yōu)檫壿嫛暗汀?，并且可以在不激活?fù)時鐘(CLK_0UTB)的第一鎖存段中維持邏輯電平值 “低”。另外，在激活負(fù)時鐘(CLK_0UTB)的第二放大段中，從奇數(shù)數(shù)據(jù)輸出單元2066輸出的奇數(shù)數(shù)據(jù)(0DD_DATA)可以維持“高”的邏輯電平，并且還可以在不激活負(fù)時鐘(CLK_0UTB) 的第二鎖存段中也維持“高”的邏輯電平。在激活負(fù)時鐘(CLK_0UTB)的第三放大段中，從奇數(shù)數(shù)據(jù)輸出單元2066輸出的奇數(shù)數(shù)據(jù)(0DD_DATA)可以變?yōu)檫壿嫛暗汀?，并且可以在不激活?fù)時鐘(CLK_0UTB)的第三鎖存段中維持“低”的邏輯電平。另外，在激活負(fù)時鐘(CLK_ 0UTB)的第四放大段中，從奇數(shù)數(shù)據(jù)輸出單元2066輸出的奇數(shù)數(shù)據(jù)(0DD_DATA)可以變?yōu)檫壿嫛案摺保⑶铱梢栽诓患せ钬?fù)時鐘(CLK_0UTB)的第四鎖存段中維持“高”的邏輯電平。根據(jù)上述示例實施方式，由于邏輯電平是在接收并緩沖mLVDS信號的處理中確定的并且用于區(qū)分奇數(shù)數(shù)據(jù)和偶數(shù)數(shù)據(jù)的數(shù)據(jù)取樣電路可以包括在可以放大電壓電平的緩沖電路中，緩沖電路可以執(zhí)行緩沖操作和串/并轉(zhuǎn)換操作，以同時生成偶數(shù)數(shù)據(jù)和奇數(shù)數(shù)據(jù)。因此，可以簡化包括多個比特的串行數(shù)據(jù)的處理。另外，可以降低功耗和布局空間。在上述示例實施方式中，偶數(shù)數(shù)據(jù)緩沖單元204可以對應(yīng)于正時鐘(CLK_0UT)進(jìn)行操作，并且奇數(shù)數(shù)據(jù)緩沖單元206可以對應(yīng)于負(fù)時鐘(CLK_OUTB)進(jìn)行操作，但這僅是示例。另外，在上述示例實施方式中的邏輯門和晶體管的位置和類型可以不同地實現(xiàn)， 這取決于輸入信號的極性。上面已經(jīng)描述多個示例。然而，應(yīng)該理解，可以做出各種修改。例如，如果按照不同順序執(zhí)行描述的技術(shù)，和/或如果在描述的系統(tǒng)、體系、設(shè)備或電路中的部件按照不同的方式組合和/或由其他部件或它們的等同物來替代或補充，可以獲得適當(dāng)?shù)慕Y(jié)果。例如，如有需要，可以交換P型和N型晶體管。因此，其他的實現(xiàn)是在所附的權(quán)利要求的范圍內(nèi)。相關(guān)申請的交叉引用本申請要求2010年8月31日提交的韓國專利申請第10-2010-0084641號的優(yōu)先權(quán)， 以引用的方式將其全部公開并入本文，用于所有目的。
權(quán)利要求
1.一種半導(dǎo)體設(shè)備的緩沖電路，所述緩沖電路包括 偶數(shù)數(shù)據(jù)緩沖單元，所述偶數(shù)數(shù)據(jù)緩沖單元被配置為 從輸入數(shù)據(jù)中取樣偶數(shù)數(shù)據(jù)；在激活正時鐘的段中放大并輸出所述偶數(shù)數(shù)據(jù)；并在不激活所述正時鐘的段中鎖存所述偶數(shù)數(shù)據(jù)；和奇數(shù)數(shù)據(jù)緩沖單元，所述奇數(shù)數(shù)據(jù)緩沖單元被配置為 從輸入數(shù)據(jù)中取樣奇數(shù)數(shù)據(jù)； 在激活負(fù)時鐘的段中放大并輸出所述奇數(shù)數(shù)據(jù)；并在不激活所述負(fù)時鐘的段中鎖存所述奇數(shù)數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的緩沖電路，所述緩沖電路還包括軌對軌信號輸入單元，所述軌對軌信號輸入單元被配置為在不降低電壓電平擺動范圍的情況下接收所述輸入數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的緩沖電路，其中所述偶數(shù)數(shù)據(jù)緩沖單元包括偶數(shù)數(shù)據(jù)取樣單元，所述偶數(shù)數(shù)據(jù)取樣單元被配置為響應(yīng)于所述正時鐘而控制所述輸入數(shù)據(jù)從所述軌對軌信號輸入單元到偶數(shù)數(shù)據(jù)輸入端的提供； 偶數(shù)數(shù)據(jù)放大單元，所述偶數(shù)數(shù)據(jù)放大單元被配置為通過在激活所述正時鐘的段中放大提供給所述偶數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成偶數(shù)放大數(shù)據(jù)；并且在不激活所述正時鐘的段中鎖存偶數(shù)放大數(shù)據(jù)；和偶數(shù)數(shù)據(jù)輸出單元，所述偶數(shù)數(shù)據(jù)輸出單元被配置為確定與所述偶數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的偶數(shù)的邏輯電平。
4.根據(jù)權(quán)利要求3所述的緩沖電路，其中所述奇數(shù)數(shù)據(jù)緩沖單元包括奇數(shù)數(shù)據(jù)取樣單元，所述奇數(shù)數(shù)據(jù)取樣單元被配置為響應(yīng)于所述負(fù)時鐘而控制所述輸入數(shù)據(jù)從所述軌對軌信號輸入單元到奇數(shù)數(shù)據(jù)輸入端的提供； 奇數(shù)數(shù)據(jù)放大單元，所述奇數(shù)數(shù)據(jù)放大單元被配置為通過在激活所述負(fù)時鐘的段中放大提供給所述奇數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成奇數(shù)放大數(shù)據(jù)；并在不激活所述負(fù)時鐘的段中鎖存奇數(shù)放大數(shù)據(jù)；和奇數(shù)數(shù)據(jù)輸出單元，所述奇數(shù)數(shù)據(jù)輸出單元被配置為確定與所述奇數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的奇數(shù)的邏輯電平。
5.根據(jù)權(quán)利要求4所述的緩沖電路，其中所述偶數(shù)數(shù)據(jù)取樣單元還被配置為 響應(yīng)于所述正時鐘的從非激活狀態(tài)到激活狀態(tài)的變化；和所述負(fù)時鐘的從激活狀態(tài)到非激活狀態(tài)的變化，向所述偶數(shù)數(shù)據(jù)輸入端提供從所述軌對軌信號輸入單元輸入的輸入數(shù)據(jù)；并且響應(yīng)于所述正時鐘的從激活狀態(tài)到非激活狀態(tài)的變化；和所述負(fù)時鐘的從非激活狀態(tài)到激活狀態(tài)的變化，不向所述偶數(shù)數(shù)據(jù)輸入端提供從所述軌對軌信號輸入單元輸入的輸入數(shù)據(jù)。
6.根據(jù)權(quán)利要求5所述的緩沖電路，其中所述奇數(shù)數(shù)據(jù)取樣單元還被配置為響應(yīng)于所述負(fù)時鐘的從非激活狀態(tài)到激活狀態(tài)的變化；和所述正時鐘的從激活狀態(tài)到非激活狀態(tài)的變化，向所述奇數(shù)數(shù)據(jù)輸入端提供從所述軌對軌信號輸入單元輸入的輸入數(shù)據(jù)；并且響應(yīng)于所述負(fù)時鐘的從激活狀態(tài)到非激活狀態(tài)的變化；和所述正時鐘的從非激活狀態(tài)到激活狀態(tài)的變化，不向所述奇數(shù)數(shù)據(jù)輸入端提供從所述軌對軌信號輸入單元輸入的輸入數(shù)據(jù)。
7.根據(jù)權(quán)利要求6所述的緩沖電路，其中所述偶數(shù)數(shù)據(jù)放大單元還被配置為在激活所述正時鐘、并且不激活所述負(fù)時鐘的段，與所述偶數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑短路同時地通過放大所述偶數(shù)數(shù)據(jù)輸入的數(shù)據(jù)而生成所述偶數(shù)放大數(shù)據(jù)；并且在不激活所述正時鐘、并且激活所述負(fù)時鐘的段，與所述偶數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑斷開同時地鎖存所述偶數(shù)放大數(shù)據(jù)。
8.根據(jù)權(quán)利要求7所述的緩沖電路，其中所述奇數(shù)數(shù)據(jù)放大單元還被配置為在激活所述負(fù)時鐘、并且不激活所述正時鐘的段，與所述奇數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑短路同時地通過放大所述奇數(shù)數(shù)據(jù)輸入的數(shù)據(jù)而生成所述奇數(shù)放大數(shù)據(jù)；并且在不激活所述負(fù)時鐘、并且激活所述正時鐘的段，與所述奇數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑斷開同時地鎖存所述奇數(shù)放大數(shù)據(jù)。
9.根據(jù)權(quán)利要求1所述的緩沖電路，其中所述偶數(shù)數(shù)據(jù)緩沖單元還配置為響應(yīng)于所述偶數(shù)數(shù)據(jù)與所述正時鐘的上升沿和所述負(fù)時鐘的下降沿對應(yīng)而執(zhí)行所述偶數(shù)數(shù)據(jù)的取樣；在激活所述正時鐘、并且不激活所述負(fù)時鐘的段，放大所述取樣的偶數(shù)數(shù)據(jù)，并且在不激活所述正時鐘、并且激活所述負(fù)時鐘的段中，鎖存所述取樣的偶數(shù)數(shù)據(jù)。
10.根據(jù)權(quán)利要求9所述的緩沖電路，其中所述奇數(shù)數(shù)據(jù)緩沖單元還被配置為 響應(yīng)于所述奇數(shù)數(shù)據(jù)與所述正時鐘的下降沿和所述負(fù)時鐘的上升沿對應(yīng)而執(zhí)行所述奇數(shù)數(shù)據(jù)的取樣；在不激活所述正時鐘、并且激活所述負(fù)時鐘的段中，放大所述取樣的奇數(shù)數(shù)據(jù)，并且在激活所述正時鐘、并且不激活所述負(fù)時鐘的段中，鎖存所述取樣的奇數(shù)數(shù)據(jù)。
11.一種半導(dǎo)體設(shè)備，所述半導(dǎo)體設(shè)備包括 數(shù)據(jù)緩沖單元，所述數(shù)據(jù)緩沖單元被配置為 接收包括(NXM)個比特的輸入數(shù)據(jù)；并將所述輸入數(shù)據(jù)緩沖為與正時鐘對應(yīng)的串行形式的偶數(shù)數(shù)據(jù)，所述偶數(shù)數(shù)據(jù)包括KN/2)XM}比特；以及與負(fù)時鐘對應(yīng)的串行形式的奇數(shù)數(shù)據(jù)，所述奇數(shù)數(shù)據(jù)包括{(ΝΛ)ΧΜ}比特；和串/并轉(zhuǎn)換單元，所述串/并轉(zhuǎn)換單元被配置為接收所述偶數(shù)數(shù)據(jù)和所述奇數(shù)數(shù)據(jù)并逐N比特地轉(zhuǎn)換為并行形式而生成并行形式的N個輸出數(shù)據(jù)，其中，所述偶數(shù)數(shù)據(jù)和所述奇數(shù)數(shù)據(jù)各分別包括串行形式的M比特。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體設(shè)備，其中 N表示在大于0的整數(shù)中的偶數(shù)；并且M表示大于0的整數(shù)。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體設(shè)備，其中所述數(shù)據(jù)緩沖單元包括 偶數(shù)數(shù)據(jù)緩沖單元，所述偶數(shù)數(shù)據(jù)緩沖單元被配置為在激活所述正時鐘的每個段，通過對串行形式的所述輸入數(shù)據(jù)中的偶數(shù)比特順序地執(zhí)行取樣和放大而輸出所述偶數(shù)數(shù)據(jù)；并且在不激活所述正時鐘的每個段，鎖存在前一激活段中取樣出的所述偶數(shù)數(shù)據(jù)；和奇數(shù)數(shù)據(jù)緩沖單元，所述奇數(shù)數(shù)據(jù)緩沖單元被配置為在激活所述負(fù)時鐘的每個段，通過對串行形式的所述輸入數(shù)據(jù)中的奇數(shù)比特順序地執(zhí)行取樣和放大而輸出所述奇數(shù)數(shù)據(jù)；并且在不激活所述負(fù)時鐘的每個段，鎖存在前一激活段中取樣出的所述奇數(shù)數(shù)據(jù)。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體設(shè)備，其中數(shù)據(jù)緩沖單元還包括軌對軌信號輸入單元，所述軌對軌信號輸入單元被配置為在不降低電壓電平擺動范圍的情況下接收所述輸入數(shù)據(jù)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體設(shè)備，其中所述偶數(shù)數(shù)據(jù)緩沖單元包括偶數(shù)數(shù)據(jù)取樣單元，所述偶數(shù)數(shù)據(jù)取樣單元被配置為響應(yīng)于所述正時鐘而控制從所述軌對軌信號輸入單元施加的串行形式的輸入數(shù)據(jù)中的偶數(shù)比特的數(shù)據(jù)向偶數(shù)數(shù)據(jù)輸入端的提供；偶數(shù)數(shù)據(jù)放大單元，所述偶數(shù)數(shù)據(jù)放大單元被配置為通過在激活所述正時鐘的段中放大所述偶數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成偶數(shù)放大數(shù)據(jù)；并在不激活所述正時鐘的段中鎖存所述偶數(shù)放大數(shù)據(jù)；和偶數(shù)數(shù)據(jù)輸出單元，所述偶數(shù)數(shù)據(jù)輸出單元被配置為確定與所述偶數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的偶數(shù)的邏輯電平。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體設(shè)備，其中所述奇數(shù)數(shù)據(jù)緩沖單元包括奇數(shù)數(shù)據(jù)取樣單元，所述奇數(shù)數(shù)據(jù)取樣單元被配置為響應(yīng)于所述負(fù)時鐘而控制從所述軌對軌信號輸入單元施加的串行形式的輸入數(shù)據(jù)中的奇數(shù)比特的數(shù)據(jù)到奇數(shù)數(shù)據(jù)輸入端的提供；奇數(shù)數(shù)據(jù)放大單元，所述奇數(shù)數(shù)據(jù)放大單元被配置為通過在激活所述負(fù)時鐘的段中放大所述奇數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成奇數(shù)放大數(shù)據(jù)；并在不激活所述負(fù)時鐘的段中鎖存奇數(shù)放大數(shù)據(jù)；和奇數(shù)數(shù)據(jù)輸出單元，所述奇數(shù)數(shù)據(jù)輸出單元被配置為確定與所述奇數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的奇數(shù)的邏輯電平。
17.根據(jù)權(quán)利要求13所述的半導(dǎo)體設(shè)備，其中所述偶數(shù)數(shù)據(jù)取樣單元還被配置為 響應(yīng)于所述偶數(shù)數(shù)據(jù)與所述正時鐘的上升沿和所述負(fù)時鐘的下降沿對應(yīng)而執(zhí)行所述偶數(shù)數(shù)據(jù)的取樣；在激活所述正時鐘、并且不激活所述負(fù)時鐘的段中，放大所取樣出的偶數(shù)數(shù)據(jù)，并且在不激活所述正時鐘、并且激活所述負(fù)時鐘的段中，鎖存所取樣出的偶數(shù)數(shù)據(jù)。
18.根據(jù)權(quán)利要求17所述的緩沖電路，其中所述奇數(shù)數(shù)據(jù)緩沖單元還被配置為響應(yīng)于所述奇數(shù)數(shù)據(jù)與所述正時鐘的下降沿和所述負(fù)時鐘的上升沿對應(yīng)而執(zhí)行所述奇數(shù)數(shù)據(jù)的取樣；在不激活所述正時鐘、并且激活所述負(fù)時鐘的段中，放大所取樣出的奇數(shù)數(shù)據(jù)，并且在激活所述正時鐘、并且不激活所述負(fù)時鐘的段中，鎖存所取樣出的奇數(shù)數(shù)據(jù)。
19.一種用于半導(dǎo)體設(shè)備的緩沖電路的方法，該方法包括 由偶數(shù)數(shù)據(jù)緩沖單元從輸入數(shù)據(jù)中取樣偶數(shù)數(shù)據(jù)；在激活正時鐘的段中放大并輸出所述偶數(shù)數(shù)據(jù)； 在不激活所述正時鐘的段中鎖存所述偶數(shù)數(shù)據(jù)； 由奇數(shù)數(shù)據(jù)緩沖單元從所述輸入數(shù)據(jù)中取樣奇數(shù)數(shù)據(jù)； 在激活負(fù)時鐘的段中放大并輸出所述奇數(shù)數(shù)據(jù)；和在不激活所述負(fù)時鐘的段中鎖存所述奇數(shù)數(shù)據(jù)。
20.根據(jù)權(quán)利要求19所述的方法，所述方法還包括由軌對軌信號輸入單元在不減少電壓電平擺動范圍的情況下接收所述輸入數(shù)據(jù)。
21.根據(jù)權(quán)利要求20所述的方法，所述方法還包括由偶數(shù)數(shù)據(jù)取樣單元響應(yīng)于所述正時鐘而控制所述輸入數(shù)據(jù)從所述軌對軌信號輸入單元到偶數(shù)數(shù)據(jù)輸入端的提供；由偶數(shù)數(shù)據(jù)放大單元通過在激活所述正時鐘的段中放大提供給所述偶數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成偶數(shù)放大數(shù)據(jù)；在不激活所述正時鐘的段中鎖存偶數(shù)放大數(shù)據(jù)；和由偶數(shù)數(shù)據(jù)輸出單元確定與所述偶數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的偶數(shù)的邏輯電平。
22.根據(jù)權(quán)利要求21所述的方法，所述方法還包括由奇數(shù)數(shù)據(jù)取樣單元響應(yīng)于所述負(fù)時鐘而控制所述輸入數(shù)據(jù)從所述軌對軌信號輸入單元到奇數(shù)數(shù)據(jù)輸入端的提供；由奇數(shù)數(shù)據(jù)放大單元通過在激活所述負(fù)時鐘的段中放大提供給所述奇數(shù)數(shù)據(jù)輸入端的數(shù)據(jù)而生成奇數(shù)放大數(shù)據(jù)；在不激活所述負(fù)時鐘的段中鎖存奇數(shù)放大數(shù)據(jù)；和由奇數(shù)數(shù)據(jù)輸出單元確定與所述奇數(shù)放大數(shù)據(jù)的電壓電平對應(yīng)的奇數(shù)的邏輯電平。
23.根據(jù)權(quán)利要求22所述的方法，所述方法還包括 響應(yīng)于所述正時鐘的從非激活狀態(tài)到激活狀態(tài)的變化；和所述負(fù)時鐘的從激活狀態(tài)到非激活狀態(tài)的變化，向所述偶數(shù)數(shù)據(jù)輸入端提供從所述軌對軌信號輸入單元輸入的輸入數(shù)據(jù)；并且響應(yīng)于所述正時鐘的從激活狀態(tài)到非激活狀態(tài)的變化；和所述負(fù)時鐘的從非激活狀態(tài)到激活狀態(tài)的變化，不向所述偶數(shù)數(shù)據(jù)輸入端提供從所述軌對軌信號輸入單元輸入的輸入數(shù)據(jù)。
24.根據(jù)權(quán)利要求23所述的方法，所述方法還包括 響應(yīng)于所述負(fù)時鐘的從非激活狀態(tài)到激活狀態(tài)的變化；和所述正時鐘的從激活狀態(tài)到非激活狀態(tài)的變化，向所述奇數(shù)數(shù)據(jù)輸入端提供從所述軌對軌信號輸入單元輸入的輸入數(shù)據(jù)；并且響應(yīng)于所述負(fù)時鐘的從激活狀態(tài)到非激活狀態(tài)的變化；和所述正時鐘的從非激活狀態(tài)到激活狀態(tài)的變化，不向所述奇數(shù)數(shù)據(jù)輸入端提供從所述軌對軌信號輸入單元輸入的輸入數(shù)據(jù)。
25.根據(jù)權(quán)利要求M所述的方法，所述方法還包括在激活所述正時鐘、并且不激活所述負(fù)時鐘的段中，通過與所述偶數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑短路同時地放大所述偶數(shù)數(shù)據(jù)輸入的數(shù)據(jù)而生成所述偶數(shù)放大數(shù)據(jù)；并且在不激活所述正時鐘、并且激活所述負(fù)時鐘的段中，與所述偶數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑斷開同時地鎖存所述偶數(shù)放大數(shù)據(jù)。
26.根據(jù)權(quán)利要求25所述的方法，所述方法還包括在激活所述負(fù)時鐘、并且不激活所述正時鐘的段中，通過與所述奇數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑短路同時地放大所述奇數(shù)數(shù)據(jù)輸入的數(shù)據(jù)而生成所述奇數(shù)放大數(shù)據(jù)；并且在不激活所述負(fù)時鐘、并且激活所述正時鐘的段中，與所述奇數(shù)放大數(shù)據(jù)輸出端的消耗電流路徑斷開同時地鎖存所述奇數(shù)放大數(shù)據(jù)。
27.根據(jù)權(quán)利要求19所述的方法，所述方法還包括響應(yīng)于所述偶數(shù)數(shù)據(jù)與所述正時鐘的上升沿和所述負(fù)時鐘的下降沿對應(yīng)而執(zhí)行所述偶數(shù)數(shù)據(jù)的取樣；在激活所述正時鐘、并且不激活所述負(fù)時鐘的段中，放大所取樣出的偶數(shù)數(shù)據(jù)，并且在不激活所述正時鐘、并且激活所述負(fù)時鐘的段中，鎖存所取樣出的偶數(shù)數(shù)據(jù)。
28.根據(jù)權(quán)利要求27所述的方法，所述方法還包括響應(yīng)于所述奇數(shù)數(shù)據(jù)與所述正時鐘的下降沿和所述負(fù)時鐘的上升沿對應(yīng)而執(zhí)行所述奇數(shù)數(shù)據(jù)的取樣；在不激活所述正時鐘、并且激活所述負(fù)時鐘的段中，放大所取樣出的奇數(shù)數(shù)據(jù)，并且在激活所述正時鐘、并且不激活所述負(fù)時鐘的段中，鎖存所取樣出的奇數(shù)數(shù)據(jù)。
29.一種用于半導(dǎo)體設(shè)備的方法，所述方法包括 由數(shù)據(jù)緩沖單元接收包括(NXM)個比特的輸入數(shù)據(jù)； 由數(shù)據(jù)緩沖單元將所述輸入數(shù)據(jù)緩沖為與正時鐘對應(yīng)的串行形式的偶數(shù)數(shù)據(jù)，所述偶數(shù)數(shù)據(jù)包括KN/2)XM}比特；以及與負(fù)時鐘對應(yīng)的串行形式的奇數(shù)數(shù)據(jù)，所述奇數(shù)數(shù)據(jù)包括{(ΝΛ)ΧΜ}比特；并且由串/并轉(zhuǎn)換單元接收偶數(shù)數(shù)據(jù)和奇數(shù)數(shù)據(jù)并逐N比特地轉(zhuǎn)換為并行形式，從而生成并行形式的N個輸出數(shù)據(jù)，所述偶數(shù)數(shù)據(jù)和所述奇數(shù)數(shù)據(jù)各分別包括串行形式的M比特。
30.根據(jù)權(quán)利要求四所述的方法，其中 N表示大于0的整數(shù)中的偶數(shù)；并且M表示大于0的整數(shù)。
31.根據(jù)權(quán)利要求四所述的方法，所述方法還包括由偶數(shù)數(shù)據(jù)緩沖單元在激活所述正時鐘的每個段通過對串行形式的所述輸入數(shù)據(jù)中的偶數(shù)比特順序地執(zhí)行取樣和放大而輸出所述偶數(shù)數(shù)據(jù)；在不激活所述正時鐘的每個段中鎖存在前一激活段中取樣出的所述偶數(shù)數(shù)據(jù)； 通過奇數(shù)數(shù)據(jù)緩沖單元在激活所述負(fù)時鐘的每個段通過對串行形式的所述輸入數(shù)據(jù)中的奇數(shù)比特順序地執(zhí)行取樣和放大而輸出所述奇數(shù)數(shù)據(jù)；和在不激活所述負(fù)時鐘的每個段中鎖存在前一激活段中取樣出的所述奇數(shù)數(shù)據(jù)。
全文摘要
本發(fā)明涉及緩沖電路、具有該電路的半導(dǎo)體設(shè)備以及方法。半導(dǎo)體設(shè)備的多點低壓差分信號mLVDS接收器和半導(dǎo)體設(shè)備的緩沖電路包括偶數(shù)數(shù)據(jù)緩沖單元，配置為從輸入數(shù)據(jù)取樣偶數(shù)數(shù)據(jù)，在激活正時鐘的段中放大并輸出偶數(shù)數(shù)據(jù)，并在不激活正時鐘的段中鎖存偶數(shù)數(shù)據(jù)；和奇數(shù)數(shù)據(jù)緩沖單元，配置為從輸入數(shù)據(jù)取樣奇數(shù)數(shù)據(jù)，在激活負(fù)時鐘的段中放大并輸出奇數(shù)數(shù)據(jù)，并在不激活負(fù)時鐘的段中鎖存奇數(shù)數(shù)據(jù)。
文檔編號H03K19/0185GK102386909SQ201110216980
公開日2012年3月21日 申請日期2011年7月29日 優(yōu)先權(quán)日2010年8月31日
發(fā)明者金錠炫 申請人:美格納半導(dǎo)體有限公司