專利名稱：數(shù)控體偏置型c類反相器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種C類反相器。
背景技術(shù)：
在傳統(tǒng)的模擬電路設(shè)計中，運算放大器是主要的功耗模塊。目前低壓低功耗是模擬電路設(shè)計發(fā)展的主流趨勢。因此，如何在低壓低功耗環(huán)境下來實現(xiàn)符合指標(biāo)要求的運算放大器成為模擬電路設(shè)計的重點和難點。用C類反相器代替?zhèn)鹘y(tǒng)的運算放大器是一種新型的低壓低功耗電路設(shè)計技術(shù)。C 類反相器中最基本的電路結(jié)構(gòu)包括PMOS (P-Channel Metal Oxide kmiconductor，P溝道金屬氧化物半導(dǎo)體)輸入管和NMOS (N-Channel Metal Oxide Semiconductor, N溝道金屬氧化物半導(dǎo)體)輸入管，C類反相器的電源電壓Vdd略低于PMOS輸入管和NMOS輸入管的閾值電壓之和。假設(shè)PMOS輸入管和NMOS輸入管的閾值電壓近似相等，當(dāng)輸入信號為共模電壓V。M = Vdd/2，PMOS輸入管和NMOS輸入管均處于亞閾值區(qū)，此時C類反相器較高的增益和較低的功耗，但帶寬和擺率較小，我們稱該狀態(tài)為亞閾值狀態(tài)。若此時在C類反相器輸入端加入額外的激勵信號，根據(jù)激勵信號的極性可以讓其中一個輸入管進(jìn)入強反型區(qū)，另外一個輸入管截止，工作在飽和區(qū)的輸入管跨導(dǎo)較大，使得C類反相器具有較高的擺率和輸出電流，我們稱該狀態(tài)為高擺率狀態(tài)。在開關(guān)電容電路的設(shè)計中，可在C類反相器輸入端在不同的時鐘相位將這兩種工作狀態(tài)結(jié)合起來應(yīng)用。例如，在^ungcheol Chae, Inhee Lee and Gunhee Han 的題為 “A 0. 7V 36 μ W 85dB_DR Audio Δ ZModulator Using Class-C Inverter" (2008IEEE International Solid-State Circuits Conference :p.490-491, 630)的文中，公開了一個基于C類反相器的三階單環(huán)Sigma-Delta模數(shù)轉(zhuǎn)換器。現(xiàn)有技術(shù)中，常見的C類反相器包括簡單型C類反相器和共源共柵型C類反相器。簡單型C類反相器的電路部分是一個推挽式反相器，如附圖1(a)所示，結(jié)構(gòu)簡單，芯片占用面積小，但增益較低；共源共柵型C類反相器增益略高，結(jié)構(gòu)如附圖1(b)所示。由于現(xiàn)有技術(shù)中C類反相器采用推挽結(jié)構(gòu)，且兩輸入管在大部分時間內(nèi)均工作在亞閾值區(qū)，導(dǎo)致C 類反相器的帶寬、擺率、建立時間和功耗等指標(biāo)在不同的工藝角、電源電壓和溫度下存在嚴(yán)重偏差，尤其是在SS工藝角、低電源電壓和低溫情況下，C類反相器兩輸入管的閾值電壓絕對值提高，導(dǎo)致C類反相器帶寬、擺率和建立時間等指標(biāo)的嚴(yán)重退化，從而造成C類反相器應(yīng)用電路的性能下降甚至功能喪失。申請?zhí)枮?00910301712. 6的中國發(fā)明專利公開了一種增益自舉型C類反相器，如附圖2所示，通過引入PMOS體電位調(diào)制模塊和NMOS體電位調(diào)制模塊，補償C類反相器在不同工藝角、電源電壓和溫度下的性能偏差。然而，上述的增益自舉型C類反相器的問題在于PM0S體電位調(diào)制模塊和NMOS體電位調(diào)制模塊均采用電阻進(jìn)行電流-電壓轉(zhuǎn)換，轉(zhuǎn)換后的電壓即為最終的體調(diào)制電位，而在實際的集成電路制造中，電阻本身對工藝和溫度較為敏感，導(dǎo)致由其產(chǎn)生的體調(diào)制電位存在一定的誤差，所以增益自舉型C類反相器對工藝、電源電壓和溫度的補償不能達(dá)到最優(yōu)的效果。

發(fā)明內(nèi)容
本發(fā)明提供了一種數(shù)控體偏置型C類反相器，以克服現(xiàn)有技術(shù)的增益自舉型C類反相器補償工藝漲落、電源電壓擾動和溫度偏差時存在誤差的不足。—種數(shù)控體偏置型C類反相器，包括主體C類反相器模塊、數(shù)控PMOS體調(diào)制模塊和數(shù)控NMOS體調(diào)制模塊；其中，所述的主體C類反相器模塊采用共源共柵結(jié)構(gòu)，用于模擬運算放大，它由第一 PMOS管、第一匪OS管、第二 PMOS管和第二匪OS管組成；其中，第一 PMOS管和第一匪OS管分別為所述的主體C類反相器模塊的PMOS和NMOS輸入管，第一 PMOS管的柵端與第一 NMOS 管的柵端相連，作為主體C類反相器模塊的輸入端，第二 PMOS管的漏端接第二 NMOS管的漏端，作為主體C類反相器模塊的輸出端；第一 PMOS管的源端接第一參考電源，第一 PMOS管的漏端接第二 PMOS管的源端， 第一 PMOS管的體端接所述的數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓；第二 PMOS管的柵端接第一偏置電平，第二 PMOS管的體端接所述的數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓；第一 NMOS管的源端接第一參考地，第一 NMOS管的漏端與第二 NMOS管的源端相連，第一匪OS 管的體端接所述的數(shù)控NMOS體調(diào)制模塊輸出的體偏置電壓；第二 NMOS管的柵端接第二偏置電平，第二 NMOS管的體端接所述的數(shù)控NMOS體調(diào)制模塊輸出的體偏置電壓；所述的數(shù)控PMOS體調(diào)制模塊用于補償?shù)谝?PMOS管在不同工藝角、電源電壓和溫度下的參數(shù)偏差，它包括感應(yīng)PMOS管、第一比較器對模塊、第一移位寄存器模塊和PMOS體偏置電壓產(chǎn)生模塊；其中，感應(yīng)PMOS管的源端接第一參考電源，感應(yīng)PMOS管的柵端接共模電壓，感應(yīng) PMOS管的體端接法與第一 PMOS管的體端接法一樣，均接所述的數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓，感應(yīng)PMOS管的漏端與第一電阻的一端、第一比較器對模塊相連，第一電阻的另一端接第一參考地；其中，第一比較器對模塊包括第二電阻、第三電阻、第一比較器和第二比較器，第一比較器和第二比較器均采用動態(tài)比較器結(jié)構(gòu)，設(shè)有正輸入端、負(fù)輸入端、比較器時鐘信號輸入端和輸出端；第一比較器的正輸入端和第二比較器的負(fù)輸入端均接感應(yīng)PMOS管的漏端(即第一電阻的一端)，第一比較器的負(fù)輸入端接第二電阻的一端，第二電阻的一端同時也是第一基準(zhǔn)電流的輸入端，第二電阻的另一端接第一參考地，第二比較器的正輸入端接第三電阻的一端，第三電阻的一端同時也是第二基準(zhǔn)電流的輸入端，第三電阻的另一端接第一參考地，第一比較器的時鐘輸入端和第二比較器的時鐘輸入端均接比較器時鐘信號， 第一比較器的輸出端和第二比較器的輸出端均與第一移位寄存器模塊相連；第一移位寄存器模塊包括第一 SR觸發(fā)器、由第一級D觸發(fā)器至第N級D觸發(fā)器構(gòu)成的N級D觸發(fā)器(N為D觸發(fā)器級數(shù)，通常N為8-32，N值決定了最終產(chǎn)生的體偏置電壓的精度)和由第一個2選1模塊至第N個2選1模塊構(gòu)成的N個2選1模塊，每級D觸發(fā)器設(shè)有三個端口，包括D觸發(fā)器時鐘輸入端、D觸發(fā)器數(shù)據(jù)輸入端和D觸發(fā)器數(shù)據(jù)輸出端； 每個2選1模塊設(shè)有四個端口，包括第一數(shù)據(jù)輸入端、第二數(shù)據(jù)輸入端、選擇時鐘輸入端和選擇數(shù)據(jù)輸出端；第一 SR觸發(fā)器設(shè)有三個端口，包括置位端、復(fù)位端和SR觸發(fā)器數(shù)據(jù)輸出端；其中，第一 SR觸發(fā)器的置位端接第一比較器的輸出端，第一 SR觸發(fā)器的復(fù)位端接第二比較器的輸出端，第一 SR觸發(fā)器的數(shù)據(jù)輸出端接第一移位寄存器模塊中所有N個2選1模塊的選擇時鐘輸入端；第一比較器的輸出端和第二比較器的輸出端輸出的信號進(jìn)行邏輯或運算(or運算)，所產(chǎn)生的信號再與寄存器時鐘信號進(jìn)行邏輯與運算(and運算)，最終產(chǎn)生的信號接第一移位寄存器模塊中所有N級D觸發(fā)器的時鐘輸入端；N個2選1模塊和N級D 觸發(fā)器一一對應(yīng)，第一個2選1模塊的第一數(shù)據(jù)輸入端接第一參考地，第一個2選1模塊的第二數(shù)據(jù)輸入端接第二級D觸發(fā)器(即后一級D觸發(fā)器)的數(shù)據(jù)輸出端，第一個2選1模塊的選擇數(shù)據(jù)輸出端接第一級D觸發(fā)器的數(shù)據(jù)輸入端；第二個2選1模塊的第一數(shù)據(jù)輸入端接第一級D觸發(fā)器(即前一級D觸發(fā)器)的數(shù)據(jù)輸出端，第二個2選1模塊的第二數(shù)據(jù)輸入端接第三級D觸發(fā)器(即后一級D觸發(fā)器)的數(shù)據(jù)輸出端，第二個2選1模塊的選擇數(shù)據(jù)輸出端接第二級D觸發(fā)器的數(shù)據(jù)輸入端，以此類推，第三至第N-I個2選1模塊的第一數(shù)據(jù)輸入端接前一級D觸發(fā)器的數(shù)據(jù)輸出端，第三至第N-I個2選1模塊的第二數(shù)據(jù)輸入端接后一級D觸發(fā)器的數(shù)據(jù)輸出端，第三至第N-I個2選1模塊的選擇數(shù)據(jù)輸出端接該級D 觸發(fā)器的數(shù)據(jù)輸入端，第N個2選1模塊的第一數(shù)據(jù)輸入端接第N-I級D觸發(fā)器的數(shù)據(jù)輸出端，第N個2選1模塊的第二數(shù)據(jù)輸入端接第一參考地，第N個2選1模塊的選擇數(shù)據(jù)輸出端接第N級D觸發(fā)器的數(shù)據(jù)輸入端；第一移位寄存器模塊中所有D觸發(fā)器的數(shù)據(jù)輸出端與PMOS體偏置電壓產(chǎn)生模塊相連；PMOS體偏置電壓產(chǎn)生模塊包括由第一分壓電阻至第N-I分壓電阻構(gòu)成的N-I個分壓電阻和由第一開關(guān)至第N開關(guān)構(gòu)成的N個開關(guān)，每個開關(guān)均設(shè)有開關(guān)輸入端、開關(guān)控制端和開關(guān)輸出端，第一分壓電阻的一端同時接第二參考電源和第一開關(guān)的輸入端，第一分壓電阻的另一端同時接第二分壓電阻的一端和第二開關(guān)的輸入端；第二分壓電阻的一端同時接第一分壓電阻的另一端和第二開關(guān)的輸入端，第二分壓電阻的另一端同時接第三分壓電阻的一端和第三開關(guān)的輸入端；以此類推，第N-I分壓電阻的一端同時接第N-2分壓電阻的另一端和第N-I開關(guān)的輸入端，第N-I分壓電阻的另一端同時接第三參考電源和第N開關(guān)的輸入端；第一開關(guān)的控制端接第一級D觸發(fā)器的數(shù)據(jù)輸出端，第二開關(guān)的控制端接第二級D觸發(fā)器的數(shù)據(jù)輸出端，以此類推，第N開關(guān)的控制端接第N級D觸發(fā)器的數(shù)據(jù)輸出端， 所有N個開關(guān)的輸出端連在一起，輸出電壓即為所述的數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓。所述的數(shù)控NMOS體調(diào)制模塊與數(shù)控PMOS體調(diào)制模塊類似，用于補償?shù)谝?NMOS管在不同工藝角、電源電壓和溫度下的參數(shù)偏差，它包括感應(yīng)NMOS管、第二比較器對模塊、第二移位寄存器模塊和NMOS體偏置電壓產(chǎn)生模塊；其中，感應(yīng)NMOS管的源端接第一參考地，感應(yīng)NMOS管的柵端接共模電壓，感應(yīng) NMOS管的體端接數(shù)控NMOS體調(diào)制模塊輸出的體偏置電壓，感應(yīng)NMOS管的漏端與第四電阻的一端、第二比較器對模塊相連，第四電阻的另一端接第一參考電源；第二比較器對模塊包括第五電阻、第六電阻、第三比較器和第四比較器，第三比較器和第四比較器也是采用動態(tài)比較器結(jié)構(gòu)，設(shè)有正輸入端、負(fù)輸入端、比較器時鐘信號輸入端和輸出端；第三比較器的正輸入端和第四比較器的負(fù)輸入端均接感應(yīng)NMOS管的漏端(即第四電阻的一端)，第三比較器的負(fù)輸入端接第五電阻的一端，第五電阻的一端同時也是第三基準(zhǔn)電流的輸入端，第五電阻的另一端接第一參考電源，第四比較器的正輸入端接第六電阻的一端，第六電阻的一端同時也是第四基準(zhǔn)電流的輸入端，第六電阻的另一端接第一參考電源，第三比較器和第四比較器的時鐘輸入端均接所述的比較器時鐘信號，第三比較器的輸出端和第四比較器的輸出端均與第二移位寄存器模塊相連；第二移位寄存器模塊包括第二 SR觸發(fā)器、由第N+1級D觸發(fā)器至第2N級D觸發(fā)器構(gòu)成的N級D觸發(fā)器和由第N+1個2選1模塊至第2N個2選1模塊構(gòu)成的N個2選1模塊；同樣，每級D觸發(fā)器設(shè)有三個端口，包括D觸發(fā)器時鐘輸入端、D觸發(fā)器數(shù)據(jù)輸入端和D 觸發(fā)器數(shù)據(jù)輸出端；每個2選1模塊設(shè)有四個端口，包括第一數(shù)據(jù)輸入端、第二數(shù)據(jù)輸入端、 選擇時鐘輸入端和選擇數(shù)據(jù)輸出端；第二 SR觸發(fā)器設(shè)有三個端口，包括置位端、復(fù)位端和 SR觸發(fā)器數(shù)據(jù)輸出端；第二 SR觸發(fā)器的置位端接第三比較器的輸出端，第二 SR觸發(fā)器的復(fù)位端接第四比較器的輸出端，第二 SR觸發(fā)器的數(shù)據(jù)輸出端接第二移位寄存器模塊中所有N個2選1模塊的選擇時鐘輸入端；第三比較器的輸出端和第四比較器的輸出端輸出的信號進(jìn)行邏輯或運算(or運算)，所產(chǎn)生的信號再與寄存器時鐘信號進(jìn)行邏輯與運算(and 運算)，最終產(chǎn)生的信號接第二移位寄存器模塊中所有N級D觸發(fā)器的時鐘輸入端；N個2 選1模塊和N級D觸發(fā)器一一對應(yīng)，第N+1個2選1模塊的第一數(shù)據(jù)輸入端接第一參考地， 第N+1個2選1模塊的第二數(shù)據(jù)輸入端接第N+2級D觸發(fā)器(即后一級D觸發(fā)器)的數(shù)據(jù)輸出端，第N+1個2選1模塊的選擇數(shù)據(jù)輸出端接第N+1級D觸發(fā)器的數(shù)據(jù)輸入端；第N+2 個2選1模塊的第一數(shù)據(jù)輸入端接第N+1級D觸發(fā)器(即前一級D觸發(fā)器)的數(shù)據(jù)輸出端， 第N+2個2選1模塊的第二數(shù)據(jù)輸入端接第N+3級D觸發(fā)器(即后一級D觸發(fā)器)的數(shù)據(jù)輸出端，第N+2個2選1模塊的選擇數(shù)據(jù)輸出端接第N+2級D觸發(fā)器的數(shù)據(jù)輸入端，以此類推，第N+3至第2N-1個2選1模塊的第一數(shù)據(jù)輸入端接前一級D觸發(fā)器的數(shù)據(jù)輸出端，第 N+3至第2N-1個2選1模塊的第二數(shù)據(jù)輸入端接后一級D觸發(fā)器的數(shù)據(jù)輸出端，第N+3至第2N-1個2選1模塊的選擇數(shù)據(jù)輸出端接該級D觸發(fā)器的數(shù)據(jù)輸入端，第2N個2選1模塊的第一數(shù)據(jù)輸入端接第2N-1級D觸發(fā)器的數(shù)據(jù)輸出端，第2N個2選1模塊的第二數(shù)據(jù)輸入端接第一參考地，第2N個2選1模塊的選擇數(shù)據(jù)輸出端接第2N級D觸發(fā)器的數(shù)據(jù)輸入端；第二移位寄存器模塊中所有D觸發(fā)器的輸出端與匪OS體偏置電壓產(chǎn)生模塊相連；NMOS體偏置電壓產(chǎn)生模塊包括由第N分壓電阻至第2N-2分壓電阻構(gòu)成的N_1個分壓電阻和由第N+1開關(guān)至第2N開關(guān)構(gòu)成的N個開關(guān)，每個開關(guān)均設(shè)有開關(guān)輸入端、開關(guān)控制端和開關(guān)輸出端，第N分壓電阻的一端同時接第四參考電源和第N+1開關(guān)的輸入端，第 N分壓電阻的另一端同時接第N+1分壓電阻的一端和第N+2開關(guān)的輸入端；第N+1分壓電阻的一端同時接第N分壓電阻的另一端和第N+2開關(guān)的輸入端，第N+1分壓電阻的另一端同時接第N+2分壓電阻的一端和第N+3開關(guān)的輸入端；以此類推，第2N-2分壓電阻的一端同時接第2N-3分壓電阻的另一端和第2N-1開關(guān)的輸入端，第2N-2電阻的另一端同時接第五參考電源和第2N開關(guān)的輸入端；第N+1開關(guān)的控制端接第N+1級D觸發(fā)器的數(shù)據(jù)輸出端， 以此類推，第2N開關(guān)的控制端接第2N級D觸發(fā)器的數(shù)據(jù)輸出端，NMOS體偏置電壓產(chǎn)生模塊中所有N個開關(guān)的輸出端連在一起，輸出電壓即為數(shù)控NMOS體調(diào)制模塊輸出的體偏置電壓。所述的數(shù)控PMOS體調(diào)制模塊的功能說明如下首先通過感應(yīng)PMOS管“感應(yīng)”第一 PMOS管在不同工藝角、電源電壓和溫度下的參數(shù)變化，并輸出具有相同變化特征的漏源電流。該漏源電流通過第一比較器對模塊分別與第一基準(zhǔn)電流、第二基準(zhǔn)電流做比較(第一基準(zhǔn)電流大于第二基準(zhǔn)電流)。若感應(yīng)PMOS管的漏源電流值處于第一基準(zhǔn)電流值和第二基準(zhǔn)電流值之間，說明第一 PMOS管處于典型工作區(qū)間，此時第一比較器和第二比較器的輸出端均為低電平，第一移位寄存器模塊中的N級D觸發(fā)器并不觸發(fā)(即D觸發(fā)器時鐘輸入端為低電平)，N級D觸發(fā)器的數(shù)據(jù)輸出端電平保持原有狀態(tài)不變，數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓亦保持不變；若感應(yīng)PMOS管的漏源電流值大于第一基準(zhǔn)電流值，說明第一 PMOS管偏出典型工作區(qū)間，漏源電流較大，導(dǎo)致無謂的靜態(tài)功耗，此時第一比較器的輸出端為高電平，第二比較器的輸出端為低電平，第一移位寄存器模塊中的第一 SR觸發(fā)器的數(shù)據(jù)輸出端為高電平， 第一個2選1模塊的選擇數(shù)據(jù)輸出端置為低電平，其余N-I個2選1模塊的選擇數(shù)據(jù)輸出端電平為前一級D觸發(fā)器的數(shù)據(jù)輸出端電平，由于第一移位寄存器模塊初始化狀態(tài)下N級D 觸發(fā)器中僅有一級D觸發(fā)器的數(shù)據(jù)輸出端為高電平，所以當(dāng)N級D觸發(fā)器觸發(fā)時，這唯一的高電平就逐級向后移動，數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓逐漸升高(第三參考電源電壓大于第二參考電源電壓)，將數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓反饋到第一 PMOS 管和感應(yīng)PMOS管的體端，導(dǎo)致第一 PMOS管和感應(yīng)PMOS管的反向體偏程度提高、閾值電壓絕對值增大以及漏源電流減小，一個負(fù)反饋就此形成，最終使得感應(yīng)PMOS管的漏源電流值處于第一基準(zhǔn)電流值和第二基準(zhǔn)電流值之間；若感應(yīng)PMOS管的漏源電流值小于第二基準(zhǔn)電流值，說明第一 PMOS管偏出典型工作區(qū)間，漏源電流較小，跨導(dǎo)較小，可能導(dǎo)致第一 PMOS管所在電路的性能下降或功能喪失， 此時第一比較器的輸出端為低電平，第二比較器的輸出端為高電平，第一移位寄存器模塊中的第一 SR觸發(fā)器的數(shù)據(jù)輸出端為低電平，第N個2選1模塊的選擇數(shù)據(jù)輸出端置為低電平，其余N-I個2選1模塊的選擇數(shù)據(jù)輸出端電平為后一級D觸發(fā)器的數(shù)據(jù)輸出端電平，所以當(dāng)?shù)谝灰莆患拇嫫髂K中的N級D觸發(fā)器觸發(fā)時，N級D觸發(fā)器的數(shù)據(jù)輸出端上唯一的高電平就逐級向前移動，數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓逐漸降低，導(dǎo)致第一 PMOS 管和感應(yīng)PMOS管的正向體偏程度提高、閾值電壓絕對值減小、漏源電流和跨導(dǎo)增大，一個負(fù)反饋就此形成，最終使得感應(yīng)PMOS管的漏源電流值處于第一基準(zhǔn)電流值和第二基準(zhǔn)電流值之間。所述的數(shù)控NMOS體調(diào)制模塊的功能與數(shù)控PMOS體調(diào)制模塊的功能類似，首先通過感應(yīng)NMOS管“感應(yīng)”第一 NMOS管在不同工藝角、電源電壓和溫度下的參數(shù)變化，感應(yīng)NMOS 管的漏源電流通過第二比較器對模塊分別與第三基準(zhǔn)電流、第四基準(zhǔn)電流做比較(第三基準(zhǔn)電流大于第四基準(zhǔn)電流)。若感應(yīng)NMOS管的漏源電流值處于第三基準(zhǔn)電流值和第四基準(zhǔn)電流值之間，說明第一 NMOS管處于典型工作區(qū)間，數(shù)控NMOS體調(diào)制模塊輸出的體偏置電壓保持不變；若感應(yīng)NMOS管的漏源電流值大于第三基準(zhǔn)電流值，說明第一 NMOS管偏出典型工作區(qū)間，漏源電流較大，此時第二移位寄存器模塊中的N級D觸發(fā)器數(shù)據(jù)輸出端上唯一的高電平就逐級向后移動，數(shù)控NMOS體調(diào)制模塊輸出的體偏置電壓逐漸降低(第五參考電源電壓小于第四參考電源電壓)，導(dǎo)致第一 NMOS管和感應(yīng)NMOS管的反向體偏程度提高、閾值電壓絕對值增大以及漏源電流減小，形成一個負(fù)反饋；若感應(yīng)NMOS管的漏源電流值小于第四基準(zhǔn)電流值，說明第一 NMOS管偏出典型工作區(qū)間，漏源電流較小，跨導(dǎo)較小，此時第二移位寄存器模塊中的N級D觸發(fā)器數(shù)據(jù)輸出端上唯一的高電平就逐級向前移動，數(shù)控NMOS體調(diào)制模塊輸出的體偏置電壓逐漸升高，導(dǎo)致第一 NMOS管和感應(yīng)NMOS管的正向體偏程度提高、 閾值電壓絕對值減小、漏源電流和跨導(dǎo)增大，形成一個負(fù)反饋。
本發(fā)明的數(shù)控體偏置型C類反相器中，所述的數(shù)控PMOS體調(diào)制模塊和數(shù)控NMOS 體調(diào)制模塊通過“參數(shù)感應(yīng)-電流比較-數(shù)字控制-體偏壓產(chǎn)生及反饋”等環(huán)節(jié)精確控制所述的主體C類反相器模塊中第一 PMOS管和第一 NMOS管的閾值電壓、漏源電流和跨導(dǎo)等參數(shù)，因而大大減弱工藝偏差、電源電壓擾動和溫度變化對主體C類反相器模塊的不利影響。與現(xiàn)有技術(shù)的增益自舉型C類反相器相比，本發(fā)明的數(shù)控體偏置型C類反相器具有以下有益的技術(shù)效果本發(fā)明的數(shù)控體偏置型C類反相器雖然也采用電阻進(jìn)行感應(yīng)PMOS 管和感應(yīng)NMOS管的漏源電流到電壓的轉(zhuǎn)換，但轉(zhuǎn)換后的電壓是用于和基準(zhǔn)電流經(jīng)過相同阻值電阻轉(zhuǎn)換后的電壓作比較，比較結(jié)果并不受電阻絕對值誤差的影響，同時本發(fā)明的數(shù)控體偏置型C類反相器采用數(shù)字控制的方式產(chǎn)生最終的體偏置電壓，能夠更加精確地補償工藝漲落、電源電壓擾動和溫度偏差對主體C類反相器模塊的不利影響，因而適用于開關(guān)電容積分器、Sigma-Delta模數(shù)轉(zhuǎn)換器等極低功耗高精度的應(yīng)用場合。


圖1(a)為簡單型C類反相器的電路結(jié)構(gòu)圖，圖1(b)為共源共柵型C類反相器的電路結(jié)構(gòu)圖；圖2為增益自舉型C類反相器的電路結(jié)構(gòu)圖；圖3為本發(fā)明的數(shù)控體偏置型C類反相器的電路結(jié)構(gòu)圖；圖4為本發(fā)明的數(shù)控體偏置型C類反相器中第一移位寄存器模塊的電路結(jié)構(gòu)圖；圖5為本發(fā)明的數(shù)控體偏置型C類反相器中PMOS體偏置電壓產(chǎn)生模塊的電路結(jié)構(gòu)圖。
具體實施例方式下面結(jié)合實施例和附圖來詳細(xì)說明本發(fā)明，但本發(fā)明并不僅限于此。一種數(shù)控體偏置型C類反相器，其電路結(jié)構(gòu)圖如附圖3所示，它包括主體C類反相器模塊31、數(shù)控PMOS體調(diào)制模塊32和數(shù)控NMOS體調(diào)制模塊33。主體C類反相器模塊31由第一 PMOS管Ml、第一匪OS管M2、第二 PMOS管M3和第二 NMOS管M4組成；其中，第一 PMOS管Ml的柵端與第一 NMOS管M2的柵端相連，作為主體 C類反相器模塊31的輸入端IN ；第二 PMOS管M3的漏端接第二 NMOS管M4的漏端，作為主體C類反相器模塊31的輸出端OUT ；第一 PMOS管Ml的源端接第一參考電源VDD，第一 PMOS 管Ml的體端和第二 PMOS管M3的體端均接所述的數(shù)控PMOS體調(diào)制模塊32輸出的體偏置電壓VBP，第一 PMOS管Ml的漏端與第二 PMOS管M3的源端相連；第一 NMOS管M2的源端接第一參考地GND，第一 NMOS管M2的漏端與第二 NMOS管M4的源端相連，第一 NMOS管M2的體端和第二 NMOS管M4的體端接所述的數(shù)控NMOS體調(diào)制模塊33輸出的體偏置電壓Vbn ；第二 PMOS管M3的柵端接第一偏置電平Vb■，第二 NMOS管M4的柵端接第二偏置電平Vbias2。數(shù)控PMOS體調(diào)制模塊32包括感應(yīng)PMOS管M5、第一比較器對模塊34、第一移位寄存器模塊35和PMOS體偏置電壓產(chǎn)生模塊36。其中，感應(yīng)PMOS管M5的源端接第一參考電源VDD，感應(yīng)PMOS管M5的柵端接共模電壓V。M，感應(yīng)PMOS管M5的體端接數(shù)控PMOS體調(diào)制模塊32輸出的體偏置電壓VBP，感應(yīng)PMOS 管M5的漏端與第一電阻Rl的一端、第一比較器對模塊34相連，第一電阻Rl的另一端接第一參考地GND ；其中，第一比較器對模塊；34包括第二電阻R2、第三電阻R3、第一比較器COMPl和第二比較器C0MP2，第一比較器COMPl和第二比較器C0MP2均采用動態(tài)比較器結(jié)構(gòu)，設(shè)有正輸入端、負(fù)輸入端、比較器時鐘信號輸入端和輸出端；第一比較器COMPl的正輸入端和第二比較器C0MP2的負(fù)輸入端均接感應(yīng)PMOS管M5的漏端(即第一電阻Rl的一端)，第一比較器COMPl的負(fù)輸入端接第二電阻R2的一端，第二電阻R2的一端同時也是第一基準(zhǔn)電流Ikefi 的輸入端，第二電阻R2的另一端接第一參考地GND，第二比較器C0MP2的正輸入端接第三電阻R3的一端，第三電阻R3的一端同時也是第二基準(zhǔn)電流Ikef2的輸入端，第三電阻R3的另一端接第一參考地GND，第一比較器COMPl的時鐘輸入端和第二比較器C0MP2的時鐘輸入端均接比較器時鐘信號，第一比較器的輸出端OUTl和第二比較器的輸出端0UT2均與第一移位寄存器模塊35相連；第一移位寄存器模塊35的電路結(jié)構(gòu)圖如附圖4所示，包括第一 SR觸發(fā)器、由第一級D觸發(fā)器至第N級D觸發(fā)器構(gòu)成的N級D觸發(fā)器(N為D觸發(fā)器級數(shù)，通常N為8_32， N值決定了最終產(chǎn)生的體偏置電壓的精度)和由第一個2選1模塊至第N個2選1模塊構(gòu)成的N個2選1模塊，每級D觸發(fā)器設(shè)有三個端口，包括D觸發(fā)器時鐘輸入端、D觸發(fā)器數(shù)據(jù)輸入端和D觸發(fā)器數(shù)據(jù)輸出端；每個2選1模塊設(shè)有四個端口，包括第一數(shù)據(jù)輸入端、第二數(shù)據(jù)輸入端、選擇時鐘輸入端和選擇數(shù)據(jù)輸出端(圖標(biāo)《>，，表示2選1模塊，選擇時鐘輸入端位于2選1模塊上邊的端口，位于2選1模塊左邊的兩端口從上至下分別是第一數(shù)據(jù)輸入端和第二數(shù)據(jù)輸入端，位于2選1模塊右邊的端口是選擇數(shù)據(jù)輸出端)；第一 SR觸發(fā)器設(shè)有三個端口，包括置位端(S端)、復(fù)位端(R端)和SR觸發(fā)器數(shù)據(jù)輸出端；其中，第一 SR 觸發(fā)器的置位端(S端)接第一比較器的輸出端0UT1，第一 SR觸發(fā)器的復(fù)位端(R端)接第二比較器的輸出端0UT2，第一 SR觸發(fā)器的數(shù)據(jù)輸出端⑴端)接第一移位寄存器模塊35中所有N個2選1模塊的選擇時鐘輸入端；第一比較器的輸出端OUTl和第二比較器的輸出端 0UT2輸出的信號進(jìn)行邏輯或運算(or運算)，所產(chǎn)生的信號再與寄存器時鐘信號CLK2進(jìn)行邏輯與運算(and運算)，最終產(chǎn)生的信號接第一移位寄存器模塊35中所有N級D觸發(fā)器的時鐘輸入端；N個2選1模塊和N級D觸發(fā)器一一對應(yīng)，第一個2選1模塊的第一數(shù)據(jù)輸入端接第一參考地，第一個2選1模塊的第二數(shù)據(jù)輸入端接第二級D觸發(fā)器(即后一級D觸發(fā)器)的數(shù)據(jù)輸出端，第一個2選1模塊的選擇數(shù)據(jù)輸出端接第一級D觸發(fā)器的數(shù)據(jù)輸入端；第二個2選1模塊的第一數(shù)據(jù)輸入端接第一級D觸發(fā)器(即前一級D觸發(fā)器)的數(shù)據(jù)輸出端，第二個2選1模塊的第二數(shù)據(jù)輸入端接第三級D觸發(fā)器(即后一級D觸發(fā)器)的數(shù)據(jù)輸出端，第二個2選1模塊的選擇數(shù)據(jù)輸出端接第二級D觸發(fā)器的數(shù)據(jù)輸入端，以此類推，第三至第N-I個2選1模塊的第一數(shù)據(jù)輸入端接前一級D觸發(fā)器的數(shù)據(jù)輸出端，第三至第N-I個2選1模塊的第二數(shù)據(jù)輸入端接后一級D觸發(fā)器的數(shù)據(jù)輸出端，第三至第N-I個2 選1模塊的選擇數(shù)據(jù)輸出端接該級D觸發(fā)器的數(shù)據(jù)輸入端，第N個2選1模塊的第一數(shù)據(jù)輸入端接第N-I級D觸發(fā)器的數(shù)據(jù)輸出端，第N個2選1模塊的第二數(shù)據(jù)輸入端接第一參考地，第N個2選1模塊的選擇數(shù)據(jù)輸出端接第N級D觸發(fā)器的數(shù)據(jù)輸入端；第一移位寄存器模塊35中所有D觸發(fā)器的數(shù)據(jù)輸出端與PMOS體偏置電壓產(chǎn)生模塊36相連；其中，PMOS體偏置電壓產(chǎn)生模塊36的電路結(jié)構(gòu)圖如附圖5所示，它包括由第一分壓電阻RRl至第N-I分壓電阻RR(N-I)構(gòu)成的N-I個分壓電阻RRl RR(N-I)和由第一開關(guān)至第N開關(guān)構(gòu)成的N個開關(guān)1 N，每個開關(guān)均設(shè)有開關(guān)輸入端、開關(guān)控制端和開關(guān)輸出端，第一分壓電阻RRl的一端同時接第二參考電源^-2和第一開關(guān)的輸入端，第一分壓電阻 RRl的另一端同時接第二分壓電阻RR2的一端和第二開關(guān)的輸入端；第二分壓電阻RR2的一端同時接第一分壓電阻RRl的另一端和第二開關(guān)的輸入端，第二分壓電阻RR2的另一端同時接第三分壓電阻RR3的一端和第三開關(guān)的輸入端；以此類推，第N-I分壓電阻RR(N-I) 的一端同時接第N-2分壓電阻RR(N-2)的另一端和第N-I開關(guān)的輸入端，第N-I分壓電阻 RR(N-I)的另一端同時接第三參考電源Vkef3和第N開關(guān)的輸入端；第一開關(guān)的控制端接第一級D觸發(fā)器的數(shù)據(jù)輸出端，第二開關(guān)的控制端接第二級D觸發(fā)器的數(shù)據(jù)輸出端，以此類推，第N開關(guān)的控制端接第N級D觸發(fā)器的數(shù)據(jù)輸出端，所有N個開關(guān)的輸出端連在一起， 輸出電壓即為數(shù)控PMOS體調(diào)制模塊32輸出的體偏置電壓VBP。數(shù)控NMOS體調(diào)制模塊33與數(shù)控PMOS體調(diào)制模塊32類似，用于補償?shù)谝?NMOS管 M2在不同工藝角、電源電壓和溫度下的參數(shù)偏差，它包括感應(yīng)NMOS管M6、第二比較器對模塊37、第二移位寄存器模塊38和NMOS體偏置電壓產(chǎn)生模塊39 ；其中，感應(yīng)NMOS管M6的源端接第一參考地GND，感應(yīng)NMOS管M6的柵端接共模電壓VeM，感應(yīng)NMOS管M6的體端接數(shù)控NMOS體調(diào)制模塊33輸出的體偏置電壓Vbn，感應(yīng)NMOS 管M6的漏端與第四電阻R4的一端、第二比較器對模塊37相連。第四電阻R4的另一端接第一參考電源Vdd ;其中，第二比較器對模塊37包括第五電阻R5、第六電阻R6、第三比較器C0MP3和第四比較器C0MP4，第三比較器C0MP3和第四比較器C0MP4也是采用動態(tài)比較器結(jié)構(gòu)，設(shè)有正輸入端、負(fù)輸入端、比較器時鐘信號輸入端和輸出端；第三比較器的正輸入端C0MP3和第四比較器C0MP4的負(fù)輸入端均接感應(yīng)NMOS管M6的漏端(即第四電阻R4的一端)，第三比較器C0MP3的負(fù)輸入端接第五電阻R5的一端，第五電阻R5的一端同時也是第三基準(zhǔn)電流 Ieef3的輸入端，第五電阻R5的另一端接第一參考電源VDD，第四比較器C0MP4的正輸入端接第六電阻R6的一端，第六電阻R6的一端同時也是第四基準(zhǔn)電流Ikef4的輸入端，第六電阻R6 的另一端接第一參考電源VDD，第三比較器C0MP3和第四比較器的時鐘輸入端均接所述的比較器時鐘信號，第三比較器的輸出端0UT3和第四比較器的輸出端0UT4均與第二移位寄存器模塊38相連；其中，第二移位寄存器模塊38的結(jié)構(gòu)與第一移位寄存器模塊35相同，包括第二SR 觸發(fā)器、由第N+1級D觸發(fā)器至第2N級D觸發(fā)器構(gòu)成的N級D觸發(fā)器(N為D觸發(fā)器級數(shù)， 通常N為8-32，N值決定了最終產(chǎn)生的體偏置電壓的精度)和由第N+1個2選1模塊至第 2N個2選1模塊構(gòu)成的N個2選1模塊；同樣，每級D觸發(fā)器設(shè)有三個端口，包括D觸發(fā)器時鐘輸入端、D觸發(fā)器數(shù)據(jù)輸入端和D觸發(fā)器數(shù)據(jù)輸出端；每個2選1模塊設(shè)有四個端口， 包括第一數(shù)據(jù)輸入端、第二數(shù)據(jù)輸入端、選擇時鐘輸入端和選擇數(shù)據(jù)輸出端；第二 SR觸發(fā)器設(shè)有三個端口，包括置位端、復(fù)位端和SR觸發(fā)器數(shù)據(jù)輸出端；第二 SR觸發(fā)器的置位端接第三比較器的輸出端0UT3，第二 SR觸發(fā)器的復(fù)位端接第四比較器的輸出端0UT4，第二 SR 觸發(fā)器的數(shù)據(jù)輸出端接第二移位寄存器模塊38中所有N個2選1模塊的選擇時鐘輸入端； 第三比較器的輸出端0UT3和第四比較器的輸出端0UT4輸出的信號進(jìn)行邏輯或運算(or運算)，所產(chǎn)生的信號再與寄存器時鐘信號CLK2進(jìn)行邏輯與運算(and運算)，最終產(chǎn)生的信號接第二移位寄存器模塊38中所有N級D觸發(fā)器的時鐘輸入端；N個2選1模塊和N級D觸發(fā)器一一對應(yīng)，第N+1個2選1模塊的第一數(shù)據(jù)輸入端接第一參考地，第N+1個2選1模塊的第二數(shù)據(jù)輸入端接第N+2級D觸發(fā)器(即后一級D觸發(fā)器)的數(shù)據(jù)輸出端，第N+1個 2選1模塊的選擇數(shù)據(jù)輸出端接第N+1級D觸發(fā)器的數(shù)據(jù)輸入端；第N+2個2選1模塊的第一數(shù)據(jù)輸入端接第N+1級D觸發(fā)器(即前一級D觸發(fā)器)的數(shù)據(jù)輸出端，第N+2個2選 1模塊的第二數(shù)據(jù)輸入端接第N+3級D觸發(fā)器(即后一級D觸發(fā)器)的數(shù)據(jù)輸出端，第N+2 個2選1模塊的選擇數(shù)據(jù)輸出端接第N+2級D觸發(fā)器的數(shù)據(jù)輸入端，以此類推，第N+3至第 2N-1個2選1模塊的第一數(shù)據(jù)輸入端接前一級D觸發(fā)器的數(shù)據(jù)輸出端，第N+3至第2N-1個 2選1模塊的第二數(shù)據(jù)輸入端接后一級D觸發(fā)器的數(shù)據(jù)輸出端，第N+3至第2N-1個2選1 模塊的選擇數(shù)據(jù)輸出端接該級D觸發(fā)器的數(shù)據(jù)輸入端，第2N個2選1模塊的第一數(shù)據(jù)輸入端接第2N-1級D觸發(fā)器的數(shù)據(jù)輸出端，第2N個2選1模塊的第二數(shù)據(jù)輸入端接第一參考地，第2N個2選1模塊的選擇數(shù)據(jù)輸出端接第2N級D觸發(fā)器的數(shù)據(jù)輸入端；第二移位寄存器模塊38中所有D觸發(fā)器的輸出端與NMOS體偏置電壓產(chǎn)生模塊39相連；其中，NMOS體偏置電壓產(chǎn)生模塊39包括由第N分壓電阻至第2N_2分壓電阻構(gòu)成的N-I個分壓電阻和由第N+1開關(guān)至第2N開關(guān)構(gòu)成的N個開關(guān)，每個開關(guān)均設(shè)有開關(guān)輸入端、開關(guān)控制端和開關(guān)輸出端，第N分壓電阻的一端同時接第四參考電源和第N+1開關(guān)的輸入端，第N分壓電阻的另一端同時接第N+1分壓電阻的一端和第N+2開關(guān)的輸入端；第N+1 分壓電阻的一端同時接第N分壓電阻的另一端和第N+2開關(guān)的輸入端，第N+1分壓電阻的另一端同時接第N+2分壓電阻的一端和第N+3開關(guān)的輸入端；以此類推，第2N-2分壓電阻的一端同時接第2N-3分壓電阻的另一端和第2N-1開關(guān)的輸入端，第2N-2電阻的另一端同時接第五參考電源和第2N開關(guān)的輸入端；第N+1開關(guān)的控制端接第N+1級D觸發(fā)器的數(shù)據(jù)輸出端，以此類推，第2N開關(guān)的控制端接第2N級D觸發(fā)器的數(shù)據(jù)輸出端，NMOS體偏置電壓產(chǎn)生模塊39中所有N個開關(guān)的輸出端連在一起，輸出電壓即為數(shù)控NMOS體調(diào)制模塊33輸出的體偏置電壓。上述的數(shù)控體偏置型C類反相器中，主體C類反相器模塊31采用共源共柵結(jié)構(gòu)， 用于模擬運算放大；數(shù)控PMOS體調(diào)制模塊32用于補償?shù)谝?PMOS管Ml在不同工藝角、電源電壓和溫度下的參數(shù)偏差；數(shù)控NMOS體調(diào)制模塊33用于補償?shù)谝?NMOS管M2在不同工藝角、電源電壓和溫度下的參數(shù)偏差。在數(shù)控PMOS體調(diào)制模塊32中，感應(yīng)PMOS管M5上施加的柵源電壓與第一 PMOS管 Ml在亞閾值狀態(tài)時的柵源電壓相同，用于“感應(yīng)”第一 PMOS管Ml在不同工藝角、電源電壓和溫度下的跨導(dǎo)、漏源電流等參數(shù)的變化特征，工作時感應(yīng)PMOS管M5的漏源電流經(jīng)過第一電阻Rl轉(zhuǎn)換為電壓，該電壓用作第一比較器對模塊34的信號輸入，從第一比較器COMPl的正輸入端和第二比較器C0MP2的負(fù)輸入端輸入，第一基準(zhǔn)電流Ikefi經(jīng)第二電阻R2所產(chǎn)生的電壓從第一比較器的負(fù)輸入端輸入，第二基準(zhǔn)電流Ikef2經(jīng)第三電阻R3所產(chǎn)生的電壓從第二比較器的正輸入端輸入。當(dāng)比較器時鐘信號CLKl為高電平時，第一比較器COMPl和第二比較器C0MP2分別對其自身正負(fù)輸入端的電壓進(jìn)行比較；當(dāng)比較器時鐘信號CLKl為低電平時，第一比較器的輸出端OUTI和第二比較器的輸出端0UT2保持原有狀態(tài)不變。假設(shè)第一電阻R1、第二電阻R2和第三電阻R3的阻值相同，而且第一基準(zhǔn)電流Ikefi 大于第二基準(zhǔn)電流Ikef2那么，當(dāng)比較器時鐘信號CLKl為高電平且感應(yīng)PMOS管M5的漏源電流大于第一基準(zhǔn)電流Ikefi時，第一比較器的輸出端OUTl輸出的電壓為高電平，第二比較器的輸出端0UT2輸出的電壓為低電平；當(dāng)感應(yīng)PMOS管M5的漏源電流小于第一基準(zhǔn)電流Ikefi 大于第二基準(zhǔn)電流Ikef2時，第一比較器的輸出端OUTl和第二比較器的輸出端0UT2輸出的電壓均為低電平；當(dāng)感應(yīng)PMOS管M5的漏源電流小于第二基準(zhǔn)電流Ikef2時，第一比較器的輸出端OUTl輸出的電壓為低電平，第二比較器的輸出端0UT2輸出的電壓為高電平。第一比較器的輸出端OUTl輸出的電壓和第二比較器的輸出端0UT2輸出的電壓用作第一移位寄存器模塊35的信號輸入。第一比較器的輸出端OUTl輸出的電壓和第二比較器的輸出端0UT2輸出的電壓進(jìn)行邏輯“或”運算(or運算)后，再與寄存器時鐘信號CLK2進(jìn)行邏輯“與”運算(and運算)， 最終產(chǎn)生的電壓為所有N級D觸發(fā)器的時鐘輸入端電壓，其中寄存器時鐘信號CLK2與比較器時鐘信號CLKl是兩相不交疊時鐘。當(dāng)?shù)谝槐容^器的輸出端OUTl輸出的電壓為高電平， 第二比較器的輸出端0UT2輸出的電壓為低電平時，第一 SR觸發(fā)器的數(shù)據(jù)輸出端⑴端)為高電平；當(dāng)?shù)谝槐容^器的輸出端OUTl輸出的電壓為低電平，第二比較器的輸出端0UT2輸出的電壓為高電平時，第一 SR觸發(fā)器的數(shù)據(jù)輸出端為低電平；當(dāng)?shù)谝槐容^器的輸出端OUTl輸出的電壓和第二比較器的輸出端0UT2輸出的電壓均為低電平時，此時第一 SR觸發(fā)器的數(shù)據(jù)輸出端保持原有狀態(tài)不變。同時，第一 SR觸發(fā)器的數(shù)據(jù)輸出端接所有N個2選1模塊的選擇時鐘輸入端，從而控制了所有N級D觸發(fā)器觸發(fā)后(即D觸發(fā)器時鐘輸入端為高電平時)的數(shù)據(jù)輸出端電平。當(dāng)?shù)谝?SR觸發(fā)器的數(shù)據(jù)輸出端為高電平時，第一個2選1模塊的選擇數(shù)據(jù)輸出端置為低電平，其余N-I個2選1模塊的選擇數(shù)據(jù)輸出端電平為前一級D觸發(fā)器的數(shù)據(jù)輸出端電平，由于第一移位寄存器模塊35的初始化狀態(tài)下N級D觸發(fā)器中僅有一級D觸發(fā)器的數(shù)據(jù)輸出端為高電平，所以當(dāng)N級D觸發(fā)器觸發(fā)時，這唯一的高電平就逐級向后移動，直至N級D觸發(fā)器不再觸發(fā)或第一 SR觸發(fā)器的數(shù)據(jù)輸出端變?yōu)榈碗娖?；?dāng)?shù)谝?SR觸發(fā)器的數(shù)據(jù)輸出端為低電平時，N級D觸發(fā)器的數(shù)據(jù)輸出端上唯一的高電平就逐級向前移動，直至N級D觸發(fā)器不再觸發(fā)或第一 SR觸發(fā)器的數(shù)據(jù)輸出端變?yōu)楦唠娖?。N級D觸發(fā)器的數(shù)據(jù)輸出端輸出的電壓匯總表示為DOUT (1 N)，用作PMOS體偏置電壓產(chǎn)生模塊36 的信號輸入。由于N級D觸發(fā)器的數(shù)據(jù)輸出端輸出的電壓D0UT(1 N)控制了 PMOS體偏置電壓產(chǎn)生模塊36中相對應(yīng)的N個開關(guān)，而N級D觸發(fā)器的數(shù)據(jù)輸出端電壓DOUT (1 N)中任何時候僅有一級D觸發(fā)器的數(shù)據(jù)輸出端為高電平，所以PMOS體偏置電壓產(chǎn)生模塊36在任何時候只有一個開關(guān)閉合，即輸出的體偏置電壓Vbp是唯一的。體偏置電壓Vbp限定在第二參考電源電壓Vkef2與第三參考電源電壓Vkef3之間，其中第三參考電源電壓Vkef3大于第二參考電源電壓VKEF2。當(dāng)N級D觸發(fā)器數(shù)據(jù)輸出端電壓D0UT(1 N)中唯一的高電平向后移動時，體偏置電壓Vbp逐漸升高，將體偏置電壓Vbp反饋到第一 PMOS管MI和感應(yīng)PMOS管M5的體端，導(dǎo)致第一 PMOS管MI和感應(yīng)PMOS管M5的反向體偏程度提高、閾值電壓絕對值增大以及漏源電流減??；同理，當(dāng)N級D觸發(fā)器數(shù)據(jù)輸出端電壓D0UT(1 N)中唯一的高電平向前移動時，體偏置電壓Vbp逐漸降低，第一 PMOS管MI和感應(yīng)PMOS管M5的正向體偏程度提高、 漏源電流增大。綜上所述，數(shù)控PMOS體調(diào)制模塊32通過“參數(shù)感應(yīng)-電流比較-數(shù)字控制_體偏壓產(chǎn)生及反饋”等環(huán)節(jié)可以控制所述的主體C類反相器模塊中第一 PMOS管MI的閾值電壓、 漏源電流和跨導(dǎo)等參數(shù)，因而能夠減弱工藝偏差、電源電壓擾動和溫度變化的不利影響。
同理，數(shù)控NMOS體調(diào)制模塊33通過感應(yīng)NMOS管M6、第二比較器對模塊37、第二移位寄存器模塊38和NMOS體偏置電壓產(chǎn)生模塊39的共同作用，能夠減弱工藝偏差、電源電壓擾動和溫度變化對第一 NMOS管M2參數(shù)的不利影響。其中感應(yīng)NMOS管M6上施加的柵源電壓與第一 NMOS管M2在亞閾值狀態(tài)時的柵源電壓相同，用于“感應(yīng)”第一 NMOS管M2在不同工藝角、電源電壓和溫度下的跨導(dǎo)、漏源電流等參數(shù)的變化特征，工作時感應(yīng)NMOS管M6的漏源電流經(jīng)過第四電阻R4轉(zhuǎn)換為電壓， 該電壓用作第二比較器對模塊37的信號輸入，從第三比較器C0MP3的正輸入端和第四比較器C0MP4的負(fù)輸入端輸入，第三基準(zhǔn)電流Ikef3經(jīng)第五電阻R5所產(chǎn)生的電壓從第三比較器C0MP3的負(fù)輸入端輸入，第四基準(zhǔn)電流Ikef4經(jīng)第六電阻R6所產(chǎn)生的電壓從第四比較器 C0MP4的正輸入端輸入，第三比較器的輸出電壓0UT3和第四比較器的輸出電壓0UT4用作第二移位寄存器模塊38的信號輸入；第二移位寄存器模塊38的電路結(jié)構(gòu)和工作原理與數(shù)控 PMOS體調(diào)制模塊32中的第一移位寄存器模塊35基本一致，第N+1級D觸發(fā)器至第2N級D 觸發(fā)器的數(shù)據(jù)輸出端電壓匯總為DOUT(N+1 2N)，用作NMOS體偏置電壓產(chǎn)生模塊39的信號輸入，其中DOUT(N+1 2N)中任何時候僅有一級D觸發(fā)器的數(shù)據(jù)輸出端為高電平；NMOS 體偏置電壓產(chǎn)生模塊39的電路結(jié)構(gòu)和工作原理與PMOS體偏置電壓產(chǎn)生模塊36基本一致， 體偏置電壓Vbn限定在第四參考電源電壓Vkef4與第五參考電源電壓Vkef5之間，其中第五參考電源電壓Vkef5小于第四參考電源電壓Vkef4。關(guān)于數(shù)控體偏置型C類反相器需要說明的是1、第一移位寄存器模塊35中第一 D觸發(fā)器和第二移位寄存器模塊38中第二 D觸發(fā)器的級數(shù)N決定了體偏置電壓Vbp和Vbn的精度。這是因為N值越大，PMOS體偏置電壓產(chǎn)生模塊36和NMOS體偏置電壓產(chǎn)生模塊39中對應(yīng)的分壓電阻和開關(guān)就越多，因而產(chǎn)生的體偏置電壓Vbp和Vbn的最小精度得以提高。2,PMOS體偏置電壓產(chǎn)生模塊36的工作方式可分為全調(diào)制(Vkef3 > VDD, Veef2 = Vcm) 和半調(diào)制(Vkef3 = VDD, Veef2 = Vcm)兩種。全調(diào)制能夠產(chǎn)生大于第一參考電源Vdd的體偏置電壓VBP，即第一 PMOS管MI和感應(yīng)PMOS管M5能夠?qū)崿F(xiàn)反向體偏置，避免了第一 PMOS管MI 在FF工藝角、高電源電壓和高溫等情況下無謂的靜態(tài)的功耗，但全調(diào)制的缺點在于需要額外增加一個高于Vdd的參考電源；半調(diào)制不需要額外增加參考電源(Vkef3與Vdd復(fù)用)，而且半調(diào)制和全調(diào)制一樣，都能解決第一 PMOS管MI在SS工藝角、低電源電壓和低溫等情況下閾值電壓絕對值提高、跨導(dǎo)和漏源電流減小的問題，這類問題更為重要，它可能直接導(dǎo)致第一 PMOS管MI所在電路的性能下降甚至功能喪失。
權(quán)利要求
1. 一種數(shù)控體偏置型C類反相器，其特征在于，包括主體C類反相器模塊、數(shù)控PMOS體調(diào)制模塊和數(shù)控NMOS體調(diào)制模塊；所述的主體C類反相器模塊由第一 PMOS管、第一 NMOS管、第二 PMOS管和第二 NMOS管組成；其中，第一 PMOS管的柵端與第一 NMOS管的柵端相連，作為主體C類反相器模塊的輸入端，第二 PMOS管的漏端接第二 NMOS管的漏端，作為主體C類反相器模塊的輸出端；第一 PMOS管的源端接第一參考電源，第一 PMOS管的漏端接第二 PMOS管的源端，第一 PMOS管的體端接所述的數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓；第二 PMOS管的柵端接第一偏置電平，第二 PMOS管的體端接所述的數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓；第一 NMOS管的源端接第一參考地，第一 NMOS管的漏端與第二 NMOS管的源端相連，第一 NMOS管的體端接所述的數(shù)控NMOS體調(diào)制模塊輸出的體偏置電壓；第二NMOS管的柵端接第二偏置電平，第二 NMOS管的體端接所述的數(shù)控NMOS體調(diào)制模塊輸出的體偏置電壓；所述的數(shù)控PMOS體調(diào)制模塊包括感應(yīng)PMOS管、第一比較器對模塊、第一移位寄存器模塊和PMOS體偏置電壓產(chǎn)生模塊；其中，感應(yīng)PMOS管的源端接第一參考電源，感應(yīng)PMOS管的柵端接共模電壓，感應(yīng)PMOS 管的體端接所述的數(shù)控PMOS體調(diào)制模塊輸出的體偏置電壓，感應(yīng)PMOS管的漏端與第一電阻的一端、第一比較器對模塊相連，第一電阻的另一端接第一參考地；第一比較器對模塊包括第二電阻、第三電阻、第一比較器和第二比較器，第一比較器的正輸入端和第二比較器的負(fù)輸入端均接感應(yīng)PMOS管的漏端，第一比較器的負(fù)輸入端接第二電阻的一端，第二電阻的一端同時也是第一基準(zhǔn)電流的輸入端，第二電阻的另一端接第一參考地，第二比較器的正輸入端接第三電阻的一端，第三電阻的一端同時也是第二基準(zhǔn)電流的輸入端，第三電阻的另一端接第一參考地，第一比較器的時鐘輸入端和第二比較器的時鐘輸入端均接比較器時鐘信號，第一比較器的輸出端和第二比較器的輸出端均與第一移位寄存器模塊相連；第一移位寄存器模塊包括第一 SR觸發(fā)器、由第一級D觸發(fā)器至第N級D觸發(fā)器構(gòu)成的 N級D觸發(fā)器和由第一個2選1模塊至第N個2選1模塊構(gòu)成的N個2選1模塊，其中，第一 SR觸發(fā)器的置位端接第一比較器的輸出端，第一 SR觸發(fā)器的復(fù)位端接第二比較器的輸出端，第一 SR觸發(fā)器的數(shù)據(jù)輸出端接第一移位寄存器模塊中所有N個2選1模塊的選擇時鐘輸入端；第一比較器的輸出端和第二比較器的輸出端輸出的信號進(jìn)行邏輯或運算，所產(chǎn)生的信號再與寄存器時鐘信號進(jìn)行邏輯與運算，最終產(chǎn)生的信號接第一移位寄存器模塊中所有N級D觸發(fā)器的時鐘輸入端；N個2選1模塊和N級D觸發(fā)器一一對應(yīng)，第一個2選1 模塊的第一數(shù)據(jù)輸入端接第一參考地，第一個2選1模塊的第二數(shù)據(jù)輸入端接第二級D觸發(fā)器的數(shù)據(jù)輸出端，第一個2選1模塊的選擇數(shù)據(jù)輸出端接第一級D觸發(fā)器的數(shù)據(jù)輸入端； 第二個2選1模塊的第一數(shù)據(jù)輸入端接第一級D觸發(fā)器的數(shù)據(jù)輸出端，第二個2選1模塊的第二數(shù)據(jù)輸入端接第三級D觸發(fā)器的數(shù)據(jù)輸出端，第二個2選1模塊的選擇數(shù)據(jù)輸出端接第二級D觸發(fā)器的數(shù)據(jù)輸入端；以此類推，第三至第N-I個2選1模塊的第一數(shù)據(jù)輸入端接前一級D觸發(fā)器的數(shù)據(jù)輸出端，第三至第N-I個2選1模塊的第二數(shù)據(jù)輸入端接后一級 D觸發(fā)器的數(shù)據(jù)輸出端，第三至第N-I個2選1模塊的選擇數(shù)據(jù)輸出端接該級D觸發(fā)器的數(shù)據(jù)輸入端；第N個2選1模塊的第一數(shù)據(jù)輸入端接第N-I級D觸發(fā)器的數(shù)據(jù)輸出端，第N 個2選1模塊的第二數(shù)據(jù)輸入端接第一參考地，第N個2選1模塊的選擇數(shù)據(jù)輸出端接第N級D觸發(fā)器的數(shù)據(jù)輸入端；第一移位寄存器模塊中所有D觸發(fā)器的數(shù)據(jù)輸出端與PMOS體偏置電壓產(chǎn)生模塊相連；PMOS體偏置電壓產(chǎn)生模塊包括由第一分壓電阻至第N-I分壓電阻構(gòu)成的N-I個分壓電阻和由第一開關(guān)至第N開關(guān)構(gòu)成的N個開關(guān)，第一分壓電阻的一端同時接第二參考電源和第一開關(guān)的輸入端，第一分壓電阻的另一端同時接第二分壓電阻的一端和第二開關(guān)的輸入端；第二分壓電阻的一端同時接第一分壓電阻的另一端和第二開關(guān)的輸入端，第二分壓電阻的另一端同時接第三分壓電阻的一端和第三開關(guān)的輸入端；以此類推，第N-I分壓電阻的一端同時接第N-2分壓電阻的另一端和第N-I開關(guān)的輸入端，第N-I分壓電阻的另一端同時接第三參考電源和第N開關(guān)的輸入端；第一開關(guān)的控制端接第一級D觸發(fā)器的數(shù)據(jù)輸出端，第二開關(guān)的控制端接第二級D觸發(fā)器的數(shù)據(jù)輸出端，以此類推，第N開關(guān)的控制端接第N級D觸發(fā)器的數(shù)據(jù)輸出端；所有N個開關(guān)的輸出端連在一起，輸出電壓為所述的數(shù)控 PMOS體調(diào)制模塊輸出的體偏置電壓；所述的數(shù)控NMOS體調(diào)制模塊包括感應(yīng)NMOS管、第二比較器對模塊、第二移位寄存器模塊和NMOS體偏置電壓產(chǎn)生模塊；其中，感應(yīng)匪OS管的源端接第一參考地，感應(yīng)NMOS管的柵端接共模電壓，感應(yīng)NMOS管的體端接數(shù)控NMOS體調(diào)制模塊輸出的體偏置電壓，感應(yīng)NMOS管的漏端與第四電阻的一端、 第二比較器對模塊相連，第四電阻的另一端接第一參考電源；第二比較器對模塊包括第五電阻、第六電阻、第三比較器和第四比較器；第三比較器的正輸入端和第四比較器的負(fù)輸入端均接感應(yīng)NMOS管的漏端，第三比較器的負(fù)輸入端接第五電阻的一端，第五電阻的一端同時也是第三基準(zhǔn)電流的輸入端，第五電阻的另一端接第一參考電源，第四比較器的正輸入端接第六電阻的一端，第六電阻的一端同時也是第四基準(zhǔn)電流的輸入端，第六電阻的另一端接第一參考電源，第三比較器和第四比較器的時鐘輸入端均接所述的比較器時鐘信號，第三比較器的輸出端和第四比較器的輸出端均與第二移位寄存器模塊相連；第二移位寄存器模塊包括第二 SR觸發(fā)器、由第N+1級D觸發(fā)器至第2N級D觸發(fā)器構(gòu)成的N級D觸發(fā)器和由第N+1個2選1模塊至第2N個2選1模塊構(gòu)成的N個2選1模塊； 第二 SR觸發(fā)器的置位端接第三比較器的輸出端，第二 SR觸發(fā)器的復(fù)位端接第四比較器的輸出端，第二 SR觸發(fā)器的數(shù)據(jù)輸出端接第二移位寄存器模塊中所有N個2選1模塊的選擇時鐘輸入端；第三比較器的輸出端和第四比較器的輸出端輸出的信號進(jìn)行邏輯或運算，所產(chǎn)生的信號再與寄存器時鐘信號進(jìn)行邏輯與運算，最終產(chǎn)生的信號接第二移位寄存器模塊中所有N級D觸發(fā)器的時鐘輸入端；N個2選1模塊和N級D觸發(fā)器一一對應(yīng)，第N+1個2 選1模塊的第一數(shù)據(jù)輸入端接第一參考地，第N+1個2選1模塊的第二數(shù)據(jù)輸入端接第N+2 級D觸發(fā)器的數(shù)據(jù)輸出端，第N+1個2選1模塊的選擇數(shù)據(jù)輸出端接第N+1級D觸發(fā)器的數(shù)據(jù)輸入端；第N+2個2選1模塊的第一數(shù)據(jù)輸入端接第N+1級D觸發(fā)器的數(shù)據(jù)輸出端， 第N+2個2選1模塊的第二數(shù)據(jù)輸入端接第N+3級D觸發(fā)器的數(shù)據(jù)輸出端，第N+2個2選1 模塊的選擇數(shù)據(jù)輸出端接第N+2級D觸發(fā)器的數(shù)據(jù)輸入端，以此類推，第N+3至第2N-1個 2選1模塊的第一數(shù)據(jù)輸入端接前一級D觸發(fā)器的數(shù)據(jù)輸出端，第N+3至第2N-1個2選1 模塊的第二數(shù)據(jù)輸入端接后一級D觸發(fā)器的數(shù)據(jù)輸出端，第N+3至第2N-1個2選1模塊的選擇數(shù)據(jù)輸出端接該級D觸發(fā)器的數(shù)據(jù)輸入端，第2N個2選1模塊的第一數(shù)據(jù)輸入端接第2N-1級D觸發(fā)器的數(shù)據(jù)輸出端，第2N個2選1模塊的第二數(shù)據(jù)輸入端接第一參考地，第2N 個2選1模塊的選擇數(shù)據(jù)輸出端接第2N級D觸發(fā)器的數(shù)據(jù)輸入端；第二移位寄存器模塊中所有D觸發(fā)器的輸出端與NMOS體偏置電壓產(chǎn)生模塊相連；NMOS體偏置電壓產(chǎn)生模塊包括由第N分壓電阻至第2N-2分壓電阻構(gòu)成的N-I個分壓電阻和由第N+1開關(guān)至第2N開關(guān)構(gòu)成的N個開關(guān)，第N分壓電阻的一端同時接第四參考電源和第N+1開關(guān)的輸入端，第N分壓電阻的另一端同時接第N+1分壓電阻的一端和第N+2 開關(guān)的輸入端；第N+1分壓電阻的一端同時接第N分壓電阻的另一端和第N+2開關(guān)的輸入端，第N+1分壓電阻的另一端同時接第N+2分壓電阻的一端和第N+3開關(guān)的輸入端；以此類推，第2N-2分壓電阻的一端同時接第2N-3分壓電阻的另一端和第2N-1開關(guān)的輸入端， 第2N-2電阻的另一端同時接第五參考電源和第2N開關(guān)的輸入端；第N+1開關(guān)的控制端接第N+1級D觸發(fā)器的數(shù)據(jù)輸出端，以此類推，第2N開關(guān)的控制端接第2N級D觸發(fā)器的數(shù)據(jù)輸出端，NMOS體偏置電壓產(chǎn)生模塊中所有N個開關(guān)的輸出端連在一起，輸出電壓即為數(shù)控 NMOS體調(diào)制模塊輸出的體偏置電壓。
2.如權(quán)利要求1所述的數(shù)控體偏置型C類反相器，其特征在于，所述的N取值為8 32。
3.如權(quán)利要求1所述的數(shù)控體偏置型C類反相器，其特征在于，所述的第一基準(zhǔn)電流大于第二基準(zhǔn)電流，所述的第三參考電源電壓大于第二參考電源電壓，所述的第三基準(zhǔn)電流大于第四基準(zhǔn)電流，所述的第五參考電源電壓小于第四參考電源電壓。
全文摘要
本發(fā)明公開了一種數(shù)控體偏置型C類反相器。本發(fā)明的數(shù)控體偏置型C類反相器包括主體C類反相器模塊、數(shù)控PMOS體調(diào)制模塊和數(shù)控NMOS體調(diào)制模塊，其中數(shù)控PMOS體調(diào)制模塊和數(shù)控NMOS體調(diào)制模塊通過“參數(shù)感應(yīng)-電流比較-數(shù)字控制-體偏壓產(chǎn)生及反饋”等環(huán)節(jié)能夠更加精確地控制所述的主體C類反相器模塊中第一PMOS管和第一NMOS管的閾值電壓、漏源電流和跨導(dǎo)等參數(shù)，因而大大減弱工藝偏差、電源電壓擾動和溫度變化對主體C類反相器模塊的不利影響。本發(fā)明的數(shù)控體偏置型C類反相器適用于開關(guān)電容積分器、Sigma-Delta模數(shù)轉(zhuǎn)換器等極低功耗高精度的應(yīng)用場合。
文檔編號H03K3/353GK102394594SQ20111025493
公開日2012年3月28日 申請日期2011年8月31日 優(yōu)先權(quán)日2011年8月31日
發(fā)明者廖璐, 張澤松, 梁國, 羅豪, 虞春英, 韓曉霞, 韓雁 申請人:浙江大學(xué)