專利名稱：相位比較器和時鐘數(shù)據(jù)恢復(fù)電路的制作方法
技術(shù)領(lǐng)域：
本公開涉及Hogge型相位比較器和利用該Hogge型相位比較器的時鐘數(shù)據(jù)恢復(fù)電路。在下面的描述中，技術(shù)術(shù)語“相位檢測器”用于指與技術(shù)術(shù)語“相位比較器”相同的意 )思ο
背景技術(shù)：
圖1是示出提供有Hogge型相位檢測器11以用作對于不規(guī)則NRZ(不歸零)信號設(shè)計的電路的⑶R(時鐘數(shù)據(jù)恢復(fù))電路10的框圖(請參見Hogge，CP等，“A Self Correcting Clock Recovery Circuit,，，Journal of Lightwave Technology, LT 3rd Volume, No. 6，1985 年 12 月，p. 1312-1314)。如該圖所示，⑶R電路10采用Hogge型PD (相位檢測器)11、CP(電荷泵)12和 13、LF (環(huán)路濾波器)14和VCO (壓控振蕩器)15。Hogge型相位檢測器11具有第一 DFF (D型觸發(fā)器)11a，用于與ECCK (眼中心時鐘 (Eye Center Clock))信號同步地輸入作為NRZ數(shù)據(jù)的輸入數(shù)據(jù)IDT，并且輸出信號Ql。此外，Hogge型相位檢測器11還具有第二 DFF 11b，用于與具有與ECCK信號的相位相反的相位的EECK(眼邊緣時鐘(Eye Edge Clock))同步地輸入輸入信號Q1，并且輸出信號Q2。除此之外，Hogge型相位檢測器11還具有第一 EM)R(互斥邏輯和(exclusive logic sum))電路11c，用于檢測輸入數(shù)據(jù)IDT與由第一 DFF Ila輸出的信號Ql的邏輯失配。此外，Hogge型相位檢測器11還具有第二 EXOR電路lld，用于檢測由第一 DFF Ila輸出的信號Ql與由第二 DFF lib輸出的信號Q2的邏輯失配。除此之外，Hogge型相位檢測器11還具有緩沖器lie，用于將由VC015輸出的時鐘信號CLK提供到第一 DFF Ila作為眼中心時鐘信號ECCK ；以及反相器Ilf，用于將由VCO 15輸出的時鐘信號CLK提供到第二 DFF lib作為眼邊緣時鐘信號EECK。第一 EXOR電路Ilc輸出的信號作為上行信號UP驅(qū)動電荷泵(CP+) 12，用于對LF 14電學(xué)地對電流充電。另一方面，第二 EXOR電路Ild輸出的信號作為下行信號DOWN驅(qū)動電荷泵(CP-)13，用于從LF 14電學(xué)地對電流放電。LF 14對電荷泵12和13輸出和輸入的電流進行積分和平滑，以產(chǎn)生提供到VCO 15的信號輸入。VCO 15產(chǎn)生其頻率由輸入到VCO 15的信號確定的上述時鐘信號CLK。時鐘信號 CLK由⑶R電路10輸出，作為恢復(fù)時鐘信號RCCK，而第一 DFFlla產(chǎn)生的信號Ql由⑶R電路10輸出，作為再定時數(shù)據(jù)信號RTDT。圖2示出Hogge型相位檢測器11執(zhí)行的操作的時序圖。第一 EXOR電路Ilc產(chǎn)生的上行信號UP在時間tl與t2之間的時段期間保持在高電平。時間tl是建立用作輸入數(shù)據(jù)IDT的NRZ數(shù)據(jù)的時間。另一方面，時間t2是第一 DFF Ila在眼中心時鐘信號ECCK的上升沿輸入輸入數(shù)據(jù)IDT并輸出輸入數(shù)據(jù)IDT作為輸出數(shù)據(jù)Ql的時間。(t2-tl)時段的長度示出眼中心時鐘信號ECCK從建立輸入數(shù)據(jù)IDT開始延遲了多少。也就是說，(t2-21)時段的長度是表示輸入數(shù)據(jù)IDT與由VC015產(chǎn)生的時鐘信號CLK 之間的相對相位的模擬量。第二 EXOR電路Ild產(chǎn)生的下行信號DOWN在時間t2與時間t3之間的時段期間保持在高電平。如上所述，時間t2是由第一 DFF Ila建立輸出數(shù)據(jù)Ql的時間。另一方面，時間t3是第二 DFF lib在眼邊緣時鐘信號EECK的上升沿輸入輸出數(shù)據(jù)Ql并輸出輸出數(shù)據(jù) Ql作為輸出數(shù)據(jù)Q2的時間。下行信號DOWN的(t3_t2)脈沖寬度始終等于由VCO 15產(chǎn)生的時鐘信號CLK的時
段的一半。當CDR回路平均來說穩(wěn)定到穩(wěn)定狀態(tài)時，建立在上行信號UP對LF 14的充電與由下行信號DOWN從LF14放電之間的時間平衡狀態(tài)。因此，如果電荷泵(CP+) 12產(chǎn)生的電流的絕對值等于電荷泵(CP_)13產(chǎn)生的電流的絕對值，則VCO 15產(chǎn)生的時鐘信號CLK的相位鎖定，以使得上行信號UP的高脈沖寬度等于下行信號DOWN的高脈沖寬度。因此，上行信號UP的脈沖寬度等于下行信號DOWN的脈沖寬度，并且兩個脈沖寬度都等于VCO 15產(chǎn)生的時鐘信號CLK的時段的一半。此外，在與由等于VCO 15產(chǎn)生的時鐘信號CLK的時段一半的時段建立輸入數(shù)據(jù)IDT分開的位置，鎖定眼中心時鐘信號ECCK的上升沿。也就是說，眼中心時鐘信號ECCK的上升沿鎖定在NRZ數(shù)據(jù)的中間。

發(fā)明內(nèi)容
然而，在上述⑶R電路10中，擔心在第一 EXOR電路Ilc產(chǎn)生的上行信號UP和第二 EXOR電路Ild產(chǎn)生的下行信號DOWN中發(fā)生錯誤。第一 EXOR電路Ilc產(chǎn)生的上行信號UP和第二 EXOR電路Ild產(chǎn)生的下行信號DOWN 是用于切換電荷泵電路12和13的信號。因此，如果在第一 EXOR電路Ilc產(chǎn)生的上行信號 UP和第二 EXOR電路Ild產(chǎn)生的下行信號DOWN中發(fā)生錯誤，則操作速度越高，錯誤的影響就越大。因此，⑶R電路10的缺點是電荷泵電路12和13不工作。下面進一步描述該問題。圖3是示出圖1所示的⑶R電路10中采用的EXOR電路和電荷泵電路的典型配置的電路圖。如圖所示，EM)R電路被配置以采用PMOS (P溝道M0S)晶體管PTl至PT4、匪OS (N 溝道M0S)晶體管NTl至NT4、反相器INVl和INV2以及輸出節(jié)點ND1。兩個輸入信號A和B提供到圖3所示的EXOR電路。在圖1所示⑶R電路10中采用的第一 EXOR電路Ilc的情況下，輸入信號A是輸入數(shù)據(jù)IDT，而信號B是由第一 DFF Ila 輸出的輸出數(shù)據(jù)Q1。另一方面，在圖1所示⑶R電路10中采用的第二 EXOR電路Ild的情況下，輸入信號A是第一 DFF Ila輸出的信號Q1，而信號B是第二 DFF lib輸出的信號Q2。在EXOR電路中，PMOS晶體管PTl和PT2的源極連接到電源電位線VDD，而NMOS晶體管NTl和NT2的源極連接到基準電位線VSS。PMOS晶體管PTl的漏極連接到PMOS晶體管PT3的源極，而PMOS晶體管PT3的漏極連接到輸出節(jié)點NDl。PMOS晶體管PT2的漏極連接到PMOS晶體管PT4的源極，而PMOS 晶體管PT4的漏極連接到輸出節(jié)點NDl。匪OS晶體管NTl的漏極連接到匪OS晶體管NT3的源極，而匪OS晶體管NT3的漏極連接到輸出節(jié)點NDl。NMOS晶體管NT2的漏極連接到NMOS晶體管NT4的源極，而NMOS 晶體管NT4的漏極連接到輸出節(jié)點NDl。反相器INVl輸出作為通過使輸入信號A反相而獲得的信號的反相輸入信號XA。 同樣，反相器INV2輸出作為通過使信號B反相而獲得的信號的反相信號XB。輸入信號A被提供到PMOS晶體管PTl的柵極，而輸入信號A的反相輸入信號XA 被提供到PMOS晶體管PT2的柵極。另一方面，信號B的反相信號XB被提供到PMOS晶體管 PT3的柵極，而信號B被提供到PMOS晶體管PT4的柵極。信號B被提供到NMOS晶體管NTl的柵極，而信號B的反相信號XB被提供到NMOS 晶體管NT2的柵極。另一方面，輸入信號A被提供到NMOS晶體管NT3的柵極，而輸入信號 A的反相輸入信號XA被提供到NMOS晶體管NT4的柵極。EXOR電路檢測輸入信號A與B的邏輯失配，將上行信號UP或者下行信號DOWN輸出到電荷泵電路。電荷泵電路12(或者13)被配置以采用用作開關(guān)的PMOS晶體管PT5、匪OS晶體管 NT5、電流源Il和12、反相器INV3以及輸出節(jié)點ND2。PMOS晶體管PT5的源極連接到電源電位線VDD，而PMOS晶體管PT5的漏極連接到電流源II。電流源Il的輸出連接到輸出節(jié)點ND2。同樣，NMOS晶體管NT5的源極連接到基準電位線VSS，而NMOS晶體管NT5的漏極連接到電流源12。電流源12的輸出也連接到輸出節(jié)點ND2。此外，上行信號UP的反相信號被通過反相器INV3的方式提供到PMOS晶體管PT5 的柵極，而下行信號DOWN被提供到NMOS晶體管NT5的柵極。由于圖3所示的EXOR電路利用電壓脈沖提取輸出，所以該電路不能輸出其寬度等于或者小于由晶體管的柵極的比值C/gm確定的最小脈沖寬度的脈沖，如圖4A所示，其中符號C代表電容。因此，由于輸入信號A與B之間的相位差變得接近0或者接近表示1個時段的1T， 所以脈沖寬度分別被不希望地拉低到0或者拉高到1，如圖4B所示，因此，產(chǎn)生的問題是，脈沖寬度與相位差之間的關(guān)系的線性度可能惡化。此外，圖3所示的EXOR電路需要具有與輸入信號A的相位相反的相位的反相輸入信號XA和具有與信號B的相位相反的相位的反相信號XB。如圖5所示，利用反相器INVl 由輸入信號A產(chǎn)生的反相輸入信號XA比輸入信號A延遲了與信號A通過反相器INVl的傳播對應(yīng)的延遲時間。同樣，利用反相器INV2由信號B產(chǎn)生的反相信號XB比信號B延遲了與信號B通過反相器INV2的傳播對應(yīng)的延遲時間。因此，利用輸入信號A和反相信號XB 形成的脈沖寬度可能不希望地不等于利用信號B和反相輸入信號XA形成的脈沖寬度。操作速度越高，則脈沖之間的寬度差越大，因此，該差產(chǎn)生的問題越嚴重。如圖3所示，EXOR電路輸出的信號用作上行信號UP或者下行信號DOWN，以切換電荷泵電路。因此，上行信號UP與下行信號DOWN之間產(chǎn)生誤差，并且操作速度越高，該誤差的影響越大。當該誤差產(chǎn)生的影響大時，就不可能使分別用作開關(guān)的PMOS晶體管PT5和NMOS晶體管NT5接通和斷開。因此，電荷泵電路的功能明顯喪失。因此，本公開的實施例提供了能夠操作開關(guān)、能夠保持高的操作速度以及能夠保持電荷泵電路的功能的相位比較器，并且提供了采用該相位比較器的時鐘數(shù)據(jù)恢復(fù)電路， 其中，該開關(guān)用于以絕對可靠性將電流從充電電流切換到放電電流和從放電電流切換到充電電流。根據(jù)本公開的第一實施例的相位比較器包括第一閂鎖器，配置為與眼中心時鐘信號同步地閂鎖輸入數(shù)據(jù)；第二閂鎖器，配置為與具有與眼中心時鐘信號的相位相反的相位的眼邊緣時鐘信號同步地閂鎖在該第一閂鎖器內(nèi)閂鎖的數(shù)據(jù)；第一檢測電路，配置為檢測該輸入數(shù)據(jù)和該第一閂鎖器內(nèi)閂鎖的數(shù)據(jù)的邏輯失配；第二檢測電路，配置為檢測該第一閂鎖器內(nèi)閂鎖的數(shù)據(jù)和該第二閂鎖器內(nèi)閂鎖的數(shù)據(jù)的邏輯失配；以及電荷泵電路，具有轉(zhuǎn)換開關(guān)的功能，配置為基于該第一和第二檢測電路產(chǎn)生的邏輯失配檢測結(jié)果，將該電荷泵電路產(chǎn)生的電流從充電電流改變?yōu)榉烹婋娏骱蛷姆烹婋娏鞲淖優(yōu)槌潆婋娏?，其中該第一檢測電路、該第二檢測電路和該電荷泵電路形成為失配檢測器/電荷泵復(fù)合電路，該失配檢測器/電荷泵復(fù)合電路是包括該第一和第二檢測電路的邏輯失配確定部分并且包括配置為將該電流從該電荷泵電路的充電電流改變?yōu)樵撾姾杀秒娐返姆烹婋娏骱蛷脑撾姾杀秒娐返姆烹婋娏鞲淖優(yōu)樵撾姾杀秒娐返某潆婋娏鞯霓D(zhuǎn)換開關(guān)的復(fù)合電路。根據(jù)本公開的第二實施例的時鐘數(shù)據(jù)恢復(fù)電路具有相位比較器，配置為檢測輸入數(shù)據(jù)與提取的時鐘信號之間的相位差，并且根據(jù)該相位差輸出模擬量；環(huán)路濾波器，配置為積分并平滑該相位比較器輸出的信號；以及壓控振蕩器，配置為通過根據(jù)該環(huán)路濾波器輸出的信號以一頻率振蕩來產(chǎn)生時鐘信號，并且將該時鐘信號提供到所述相位比較器，其中該相位比較器包括第一閂鎖器，配置為與眼中心時鐘信號(由時鐘信號導(dǎo)出)同步地閂鎖該輸入數(shù)據(jù)；第二閂鎖器，配置為與具有與該眼中心時鐘信號的相位相反的相位的眼邊緣時鐘信號(由時鐘信號導(dǎo)出以用作時鐘信號)同步地閂鎖在該第一閂鎖器內(nèi)閂鎖的數(shù)據(jù)；第一檢測電路，配置為檢測該輸入數(shù)據(jù)和該第一閂鎖器內(nèi)閂鎖的數(shù)據(jù)的邏輯失配；第二檢測電路，配置為檢測該第一閂鎖器內(nèi)閂鎖的數(shù)據(jù)和該第二閂鎖器內(nèi)閂鎖的數(shù)據(jù)的邏輯失配；以及電荷泵電路，具有轉(zhuǎn)換開關(guān)的功能，配置為基于該第一和第二檢測電路產(chǎn)生的邏輯失配檢測結(jié)果，將該電荷泵電路輸出到該環(huán)路濾波器的電流從充電電流改變?yōu)榉烹婋娏骱蛷姆烹婋娏鞲淖優(yōu)槌潆婋娏?，以及該第一檢測電路、該第二檢測電路和該電荷泵電路形成為失配檢測器/電荷泵復(fù)合電路，該失配檢測器/電荷泵復(fù)合電路是包括該第一和第二檢測電路的邏輯失配確定部分并且包括配置為將該電流從該電荷泵電路的充電電流改變?yōu)樵撾姾杀秒娐返姆烹婋娏骱蛷脑撾姾杀秒娐返姆烹婋娏鞲淖優(yōu)樵撾姾杀秒娐返某潆婋娏鞯霓D(zhuǎn)換開關(guān)的復(fù)合電路。根據(jù)本公開，可以對于輸入數(shù)據(jù)的突然相位變化而抑制信號接收余量的減小，并且可以抑制錯誤信號接收概率的增大。


圖1是示出提供有Hogge型相位檢測器以用作用于不規(guī)則NRZ信號的電路的 CDR(時鐘數(shù)據(jù)恢復(fù))電路的框圖；圖2示出Hogge型相位檢測器執(zhí)行的操作的時序圖；圖3是示出圖1所示的CDR電路中采用的EXOR電路和電荷泵電路的典型配置的電路圖；圖4A和圖4B是描述EXOR電路產(chǎn)生的問題時參考的圖；圖5是描述問題時參考的說明圖；圖6是示出根據(jù)本公開的第一實施例的⑶R電路的配置的示意圖；圖7是示出根據(jù)本公開的第一實施例的EXOR/電荷泵復(fù)合電路的典型配置的電路圖；圖8是示出根據(jù)本公開的第一實施例的差分DFF電路的典型配置的電路圖；圖9是示出根據(jù)本公開的第一實施例的差分DFF電路的另一種典型配置的電路圖；圖10是示出根據(jù)本公開的第一實施例的閂鎖比較電路的典型配置的電路圖；圖11是示出根據(jù)本公開的第一實施例的輸出選擇電路的典型配置的電路圖；圖12示出與根據(jù)本公開的第一實施例的差分DFF電路相關(guān)的信號的時序圖；圖13是示出根據(jù)本公開的第二實施例的CDR電路的配置的示意圖；圖14是示出根據(jù)本公開的第二實施例的差分DFF電路的典型配置的電路圖；圖15是示出雙沿觸發(fā)DFF電路的典型配置的電路圖；圖16示出第二實施例中的輸入數(shù)據(jù)、VCO時鐘信號和輸出再定時數(shù)據(jù)的時序圖；圖17是示出根據(jù)本公開的第二實施例的差分DFF電路的另一種典型配置的電路圖；圖18示出與圖17所示的差分DFF電路相關(guān)的信號的時序圖；圖19是示出根據(jù)本公開的第二實施例的閂鎖比較電路的典型配置的電路圖；以及圖20是示出根據(jù)本公開的第二實施例的輸出選擇電路的典型配置的電路圖。
具體實施例方式下面將參考附圖解釋本公開的實施例。請注意，以如下排列的章節(jié)描述各實施例。1 第一實施例(⑶R電路的第一典型配置)2 第二實施例(⑶R電路的第二典型配置)<1.第一實施例>
圖6是示出根據(jù)本公開第一實施例的⑶R電路100的配置的示意圖。如圖6所示，根據(jù)第一實施例的⑶R電路100采用Hogge型相位檢測器110、用作復(fù)合電路的EM)R/電荷泵復(fù)合電路120、LF(環(huán)路濾波器)130以及VCO(壓控振蕩器)140。在根據(jù)第一實施例的CDR電路100中，EXOR電路與每個電荷泵電路的轉(zhuǎn)換開關(guān)集成，以形成EM)R/電荷泵復(fù)合電路120。EXOR電路是從Hogge型相位檢測器110分別產(chǎn)生上行信號UP和下行信號DOWN的電路。上行信號UP是電荷泵電路中的特定電荷泵電路的充電電流，而下行信號DOWN是電荷泵電路中的另一個電荷泵電路的放電電流。轉(zhuǎn)換開關(guān)分別是用于將Hogge型相位檢測器110產(chǎn)生的電流從特定電荷泵電路的上行信號UP改變?yōu)榱硪粋€電荷泵電路的下行信號DOWN和從另一個電荷泵電路的下行信號DOWN改變?yōu)樘囟姾杀秒娐返纳闲行盘朥P的開關(guān)。在⑶R電路100中采用的Hogge型相位檢測器110中，DFF被分別配置為包括在用于產(chǎn)生具有相同相位的差分輸出的DFF電路中的DFF。每個DFF電路分別將所產(chǎn)生的差分輸出提供到EXOR電路之一，作為EXOR電路的差分輸入?；旧希鶕?jù)第一實施例的⑶R電路100具有從用作輸入數(shù)據(jù)IDT的不規(guī)則NRZ 輸入信號中提取時鐘信號CLK并恢復(fù)該輸入數(shù)據(jù)IDT的功能。Hogge型相位檢測器110具有用作第一閂鎖器的第一 DFF 111，用于與眼中心時鐘信號ECCK同步地輸入用作輸入數(shù)據(jù)IDT的NRZ數(shù)據(jù)并輸出數(shù)據(jù)B/XB。在圖6中，符號A/ XA表示輸入數(shù)據(jù)IDT。此夕卜，Hogge型相位檢測器110還具有用作第二閂鎖器的第二 DFF 112，用于與具有與眼中心時鐘信號ECCK的相位相反的相位的眼邊緣時鐘信號EECK同步地輸入數(shù)據(jù)B/XB 并輸出數(shù)據(jù)CAC。如上所述，第一 DFF 111和第二 DFF 112中的每一個被分別配置為包括在用于產(chǎn)生具有相同相位的差分輸出的DFF電路中的DFF。下面將分別詳細描述第一 DFF 111和第二 DFF 112的具體配置。此外，Hogge型相位檢測器110還具有緩沖器113，用于將VCO 140輸出的時鐘信號CLK提供到第一 DFF 111用作眼中心時鐘信號ECCK;以及反相器114，用于將VCO 140 輸出的時鐘信號CLK提供到第二 DFF 112用作眼邊緣時鐘信號EECK。通常，與圖1所示的⑶R電路10采用的Hogge型相位檢測器110相同，Hogge型相位檢測器110被配置以包括用作第一邏輯失配檢測電路的第一 EXOR電路115和用作第二邏輯失配檢測電路的第二 EXOR電路116。第一 EXOR電路115檢測符號A/XA表示的輸入數(shù)據(jù)IDT與第一 DFF 111輸出的數(shù)據(jù)B/XB之間的邏輯失配。另一方面，第二 EXOR電路116檢測第一 DFF 111輸出的數(shù)據(jù)B/ XB與第二 DFF 112輸出的數(shù)據(jù)CAC之間的邏輯失配。第一 EXOR電路115輸出的信號作為上行信號UP驅(qū)動電荷泵(CP+) 121用于對LF 130對電流充電。另一方面，第二 EXOR電路116輸出的信號作為下行信號DOWN驅(qū)動電荷泵 (CP-)122用于從LF 130對電流放電。LF 130對電荷泵121和122輸出和輸入的電流進行積分和平滑，以產(chǎn)生輸入到 VCO 140的信號。VCO 140產(chǎn)生其頻率由輸入到VCO 140的信號確定的上述時鐘信號CLK。時鐘信號CLK由⑶R電路100輸出，作為恢復(fù)時鐘信號RCCK，而第一 DFF 111產(chǎn)生的信號B/XB由 ⑶R電路100輸出，作為再定時數(shù)據(jù)信號RTDT。在根據(jù)第一實施的⑶R電路100中，如上所述，EXOR電路115和116與電荷泵電路121和122的轉(zhuǎn)換開關(guān)集成，以形成EM)R/電荷泵復(fù)合電路120。EXOR電路115和116 是用于從Hogge型相位檢測器110分別產(chǎn)生上行信號UP[和下行信號DOWN的電路。上行信號UP是電荷泵電路121的充電電流，而下行信號DOWN是另一個電荷泵電路122的放電電流。轉(zhuǎn)換開關(guān)是用于將Hogge型相位檢測器110產(chǎn)生的電流從上行信號UP改變?yōu)橄滦行盘朌OWN和從下行信號DOWN改變?yōu)樯闲行盘朥P的開關(guān)。在⑶R電路100中采用的Hogge型相位檢測器110中，DFF 111和112被分別配置為包括在用于產(chǎn)生相同相位的差分輸出的DFF電路中的DFF。DFF電路111和112分別將所產(chǎn)生的差分輸出提供到EXOR電路115和116之一作為EXOR電路的差分輸入。下面的描述將解釋用作復(fù)合電路的EXOR/電荷泵復(fù)合電路120的具體配置以及分別用于產(chǎn)生相同相位的差分輸出的每個DFF電路的具體配置，并且解釋EM)R/電荷泵復(fù)合電路120執(zhí)行的功能以及DFF電路執(zhí)行的功能。圖7是示出根據(jù)本公開的第一實施例的EM)R/電荷泵復(fù)合電路120的典型配置的電路圖。如圖所示，EXOR/電荷泵復(fù)合電路120被配置以采用PMOS晶體管PTll至PT14、 NMOS晶體管NTll至NT14、第一電流源111、第二電流源112以及輸出節(jié)點ND121。PMOS晶體管PTll至PT14用作第一 EXOR電路115的邏輯失配確定部分，并且還用作第一電荷泵電路121的轉(zhuǎn)換開關(guān)。PMOS晶體管PTll至PT14構(gòu)成第一復(fù)合部分123。另一方面，NMOS晶體管NTll至NT14用作第二 EXOR電路116的邏輯失配確定部分，并且還用作第二電荷泵電路122的轉(zhuǎn)換開關(guān)。NMOS晶體管NTll至NT14形成第二復(fù)合部分1 。在該實施例中，P溝道對應(yīng)于第一導(dǎo)電類型，而η溝道對應(yīng)于第二導(dǎo)電類型。因此， 在該實施例中，PMOS晶體管是第一導(dǎo)電類型的FET (場效應(yīng)晶體管)，而NMOS晶體管是第二導(dǎo)電類型的FET。更具體地說，PMOS晶體管PTll至ΡΤ14分別是第一導(dǎo)電類型的第一、第二、第三和第四FET。另一方面，NMOS晶體管NTll至ΝΤ14分別是第二導(dǎo)電類型的第一、第二、第三和第四晶體管。在EM)R/電荷泵復(fù)合電路120中，PMOS晶體管PTll和PT12的源極連接到電源電位線VDD，而NMOS晶體管NTll和NT12的源極連接到基準電位線VSS。PMOS晶體管PTl 1的漏極連接到PMOS晶體管PT13的源極，而PMOS晶體管PT13的漏極連接到第一電流源111的電源側(cè)端子TVl 1。PMOS晶體管PT12的漏極連接到PMOS晶體管PT14的源極，而PMOS晶體管PT14的漏極連接到第一電流源111的電源側(cè)端子TVll。匪OS晶體管NTl 1的漏極連接到匪OS晶體管NT13的源極，而匪OS晶體管NT13的漏極連接到第二電流源112的基準線側(cè)端子TV12。NMOS晶體管NT12的漏極連接到NMOS 晶體管NT14的源極，而NMOS晶體管NT14的漏極連接到第二電流源112的基準線側(cè)端子 TV12。
代表輸入數(shù)據(jù)IDT的輸入信號A被提供到PMOS晶體管PTll的柵極，而輸入信號 A的反相輸入信號XA被提供到PMOS晶體管PT12的柵極。反相輸入信號XA是具有與輸入信號A的相位相反的相位的信號。另一方面，第一 DFF 111輸出的信號B的反相信號XB被提供到PMOS晶體管PT13的柵極，而信號B被提供到PMOS晶體管PT14的柵極。同樣，反相信號XB是具有與信號B的相位相反的相位的信號。第二 DFF 112輸出的輸出信號C被提供到NMOS晶體管NTl 1的柵極，而輸出信號C 的反相輸出信號)(C被提供到NMOS晶體管NT12的柵極。同樣，反相輸出信號)(C是具有與輸出信號C的相位相反的相位的信號。另一方面，反相信號XB被提供到NMOS晶體管NT13 的柵極，而信號B被提供到NMOS晶體管NT14的柵極。第一電流源111的輸出側(cè)端子TOll連接到輸出節(jié)點ND121，而第二電流源112的輸出側(cè)端子T012連接到輸出節(jié)點ND121。在EM)R/電荷泵復(fù)合電路120中，當輸入信號A與例如第一 DFF 111輸出的信號 B邏輯上不匹配時，電流充電到LF 130。如果例如因為輸入信號A被設(shè)置為H(高)電平，而第一 DFF 111輸出的信號B被設(shè)置為L(低)電平，輸入信號A與第一 DFF 111輸出的信號B邏輯上不匹配，則第一復(fù)合部分123如下工作。在第一復(fù)合部分123中，由于輸入信號A被設(shè)置為H電平，而輸入信號A的反相輸入信號XA因此被設(shè)置為L電平，所以PMOS晶體管PTll斷開，而PMOS晶體管PT12接通。此外，由于信號B被設(shè)置為L電平，而信號B的反相信號XB因此被設(shè)置為H電平，所以PMOS 晶體管PT13斷開，而PMOS晶體管PT14接通。因此，第一電流源111的電源側(cè)端子TVll通過PMOS晶體管PT12和PMOS晶體管 PT14連接到電源電位線VDD。因此，第一電流源111產(chǎn)生的電流從輸出節(jié)點ND121流到LF 130，從而對LF 130充電。此外，此時，如果因為例如信號B和輸出信號C都被設(shè)置為L電平，第一 DFF 111 輸出的信號B與第二 DFF 112輸出的輸出信號C邏輯上匹配，則信號B的反相信號XB和輸出信號C的反相輸出信號)(C都被設(shè)置為H電平。由于輸出信號C被設(shè)置為L電平，而輸入信號的反相輸出信號)(C被設(shè)置為H電平，所以NMOS晶體管NTll斷開，而NMOS晶體管NT12 接通。此外，由于信號B被設(shè)置為L電平，而信號B的反相信號XB被設(shè)置為H電平，所以 NMOS晶體管NT13接通，而NMOS晶體管NT14斷開。因此，第二電流源112的基準線側(cè)端子TV12不連接到基準電位線VSS。因此，電流不像對LF 130放電的電流那樣從LF 130流過輸出節(jié)點ND121。在EXOR/電荷泵復(fù)合電路120中，當例如第一 DFF 111輸出的信號B與第二 DFF 112輸出的輸出信號C邏輯上不匹配時，電流從LF 130流出，對LF 130放電。如果因為例如信號B被設(shè)置為H電平，而第二 DFF 112輸出的輸出信號C被設(shè)置為L電平，第一 DFF 111輸出的信號B與第二 DFF 112輸出的輸出信號C邏輯上不匹配，則第二復(fù)合部分1 如下工作。在第二復(fù)合部分124中，由于信號B被設(shè)置為H電平，而信號B的反相信號XB因此被設(shè)置為L電平，所以NMOS晶體管NT13斷開，而NMOS晶體管NT14接通。此夕卜，由于輸出信號C被設(shè)置為L電平，而輸出信號C的反相輸出信號)(C因此被設(shè)置為H電平，所以NMOS晶體管NTll斷開，而NMOS晶體管NT12接通。因此，第二電流源112的基準線側(cè)端子TV12通過NMOS晶體管NT12和NMOS晶體管NT14連接到基準電位線VSS。因此，第二電流源112產(chǎn)生的電流從LF 130流過輸出節(jié)點 ND121，對 LF 130 放電。此外，此時，如果因為例如輸入信號A和信號B都被設(shè)置為H電平，輸入信號A與第一 DFF 111輸出的信號B邏輯上匹配，則輸入信號A的反相輸入信號XA和信號B的反相信號XB都被設(shè)置為L電平。由于輸入信號A被設(shè)置為H電平，而輸入信號A的反相輸入信號XA被設(shè)置為L電平，所以PMOS晶體管PTll斷開，而PMOS晶體管PT12接通。此外，由于信號B被設(shè)置為H電平，而信號B的反相信號XB被設(shè)置為L電平，所以PMOS晶體管PT13 斷開，而PMOS晶體管PT14接通。因此，第一電流源111的電源側(cè)端子TVl 1不連接到電源電位線VDD。因此，電流不像對LF 130充電的電流那樣通過輸出節(jié)點ND121流到LF 130。因此，在EXOR/電荷泵復(fù)合電路120中，如上所述，當輸入信號A與第一 DFF 111 輸出的信號B邏輯上不匹配時，電流對LF 130充電。如上所述，當?shù)谝?DFF 111輸出的信號B與第二 DFF 112輸出的輸出信號C邏輯上不匹配時，電流對LF 130放電。這樣，在EM)R/電荷泵復(fù)合電路120中，第一復(fù)合部分123被配置以包括第一 EXOR 電路115的功能，并且用作轉(zhuǎn)換開關(guān)，用于使作為充電電流的第一電荷泵電路121內(nèi)的上行信號UP通過，而第二復(fù)合部分IM被配置以包括第二 DCOR電路116的功能，并且用作轉(zhuǎn)換開關(guān)，用于使作為放電電流的第二電荷泵電路122中的下行信號DOWN通過。因此，與過去利用產(chǎn)生的電壓脈沖使開關(guān)接通和斷開的方法相比，可以獲得具有良好的線性的電流輸出，因此，向即使輸入信號之間的相位差變得接近0或者接近IT時，仍可以輸出其寬度等于或者小于由比值c/gm確定的最小脈沖寬度的電壓脈沖的高速應(yīng)用， 應(yīng)用良好的CDR電路。如上所述，反相輸入信號XA、反相信號XB和反相輸出信號)(C的相位分別與輸入信號A、信號B和輸出信號C的相位相反，此外，與過去的技術(shù)不同，使反相輸入信號XA、反相信號XB和反相輸出信號)(C的相位互相匹配。因此，通過將第一 DFF 111和第二 DFF 112 都設(shè)置為差分電路，正如反相輸入信號XA、反相信號XB和反相輸出信號)(C的相位互相匹配一樣，輸入信號A、信號B和輸出信號C的相位也互相匹配。圖8是示出根據(jù)本公開第一實施例的差分DFF電路150的典型配置的電路圖。在示出差分DFF電路150的典型配置的圖中，表示正極側(cè)的輸入數(shù)據(jù)的信號由符號DP表示，而表示負極側(cè)的輸入數(shù)據(jù)的信號由符號DN表示。此外，時鐘信號由符號CK表示，代替符號ECCK和EECK。差分DFF電路150被配置為包括2個DFF電路，即，用于接收輸入數(shù)據(jù)DP的第一 DFF電路151和用于接收輸入數(shù)據(jù)DN的第二 DFF電路152。在該配置中，第一 DFF電路151 和第二 DFF電路152被布置以形成陣列。此外，在用于傳送第一 DFF電路151輸出的信號QP的輸出線與用于傳送第二 DFF 電路152輸出的信號QN的輸出線之間，反相器INV151和INV152連接以用作交叉耦合反相器。具體地說，第一反相器INV151的輸出端子和第二反相器INV152的輸入端子連接到用于傳送第一 DFF電路151輸出的來自第一 DFF電路151的數(shù)據(jù)輸出端子Q的信號QP的輸出線。同樣，第一反相器INV151的輸入端子和第二反相器的輸出端子連接到用于傳送第二 DFF電路152輸出的來自第二 DFF電路152的數(shù)據(jù)輸出端子Q的信號QN的輸出線。
如上所述，圖8所示的差分DFF電路150可以通過布置分別用于接收輸入數(shù)據(jù)DP 和輸入數(shù)據(jù)DN的兩個DFF電路151和152以形成并聯(lián)電路來實現(xiàn)。通過進一步將用作交叉耦合反相器的第一反相器INV151和第二反相器INV152在輸出級連接，可以改善差分平DFF電路151和152分別是時鐘反相器類型的DFF電路。圖9是示出根據(jù)本公開第一實施例的另一差分DFF電路160的典型配置的電路圖。圖9所示的差分DFF電路160被配置為包括閂鎖比較電路161、輸出選擇電路162 和時鐘延遲電路163的組合。閂鎖比較電路161通常與時鐘信號CKP同步地接收差分輸入DP和DN。閂鎖比較電路161將差分輸入DP和DN互相進行比較，并且對輸入DP和DN執(zhí)行閂鎖處理。閂鎖比較電路161將表示處理結(jié)果的信號SX和RX輸出到輸出選擇電路162。輸出選擇電路162選擇輸出信號QN或者QP的保持數(shù)據(jù)(held data)，并且與由時鐘延遲電路163延遲的時鐘信號CKP或者CKN同步地輸出所選的保持數(shù)據(jù)。輸出信號QP 的相位與閂鎖比較電路161輸出的信號SX的相位相反，而輸出信號QN的相位與閂鎖比較電路161輸出的信號RX的相位相反。輸出選擇電路162具有兩個輸出選擇電路，即，輸出選擇電路162P和162N。第一輸出選擇部分162P的第一輸入端子接收信號SX，而第一輸出選擇部分162P的第二輸入端子接收第二輸出選擇部分162N輸出的信號。另一方面，第二輸出選擇部分162N的第一輸入端子接收信號RX，而第二輸出選擇部分162N的第二輸入端子接收第一輸出選擇部分162P 輸出的信號。時鐘延遲電路163使時鐘信號CKP和CKN延遲的延遲時間通常至少等于閂鎖比較電路161執(zhí)行處理花費的時間，并且將延遲的時鐘信號CKP和CKN輸出到輸出選擇電路 162。圖10是示出根據(jù)本公開第一實施例的閂鎖比較電路161的典型配置的電路圖。如圖10所示，閂鎖比較電路161被配置為包括PMOS晶體管PT21至PTM、NM0S晶體管NT21至NT26、第一輸出節(jié)點ND21和第二輸出節(jié)點ND22。PMOS晶體管PT21至PT24的源極連接到電源電位線VDD，而NMOS晶體管NT21至ND6的源極連接到基準電位線VSS。PMOS晶體管PT21的漏極通過作為第一輸出節(jié)點ND21的連接點連接到NMOS晶體管NT21的漏極。同樣，PMOS晶體管PT22的漏極通過作為第二輸出節(jié)點ND22的連接點連接到NMOS晶體管NT22的漏極。PMOS晶體管PT21的柵極和NMOS晶體管NT21的柵極連接到第二輸出節(jié)點ND22，而PMOS晶體管PT22柵極和NMOS晶體管NT22的柵極連接到第一輸出節(jié)點ND21。這樣連接的PMOS晶體管PT21和匪OS晶體管NT21構(gòu)成CMOS反相器CINV21。另一方面，這樣連接的PMOS晶體管PT22和NMOS晶體管NT22構(gòu)成CMOS反相器CINV22。此外，CMOS反相器CINV21和CMOS反相器CINV22的輸入和輸出端子以交叉耦合方式互相連接在一起，形成閂鎖器。具體地說，CMOS反相器CINV21的輸入端子連接到CMOS反相器CINV22的輸出端子，而CMOS反相器CINV21的輸出端子連接到CMOS反相器CINV22 的輸入端子。匪OS晶體管NT21的源極連接到匪OS晶體管NT23的漏極，而匪OS晶體管NT23的源極連接到NMOS晶體管NT25的漏極。另一方面，匪OS晶體管NT22的源極連接到匪OS晶體管NTM的漏極，而匪OS晶體管NTM的源極連接到NMOS晶體管ND6的漏極。PMOS晶體管PT23的漏極連接到被布線到第一輸出節(jié)點ND21以用作用于輸送信號SX的線路的輸出線LSX。另一方面，PMOS晶體管PTM的漏極連接到被布線到第二輸出節(jié)點ND22以用作用于輸送信號RX的線路的輸出線LRX。時鐘信號CK提供到匪OS晶體管NT23和NT24以及PMOS晶體管PT23和PT24的柵極。代表數(shù)據(jù)DP的信號提供到NMOS晶體管NT25的柵極，而代表數(shù)據(jù)DN的信號提供到NMOS晶體管ND6的柵極。在閂鎖比較電路161中，當時鐘信號CK為了形成脈沖而保持在H電平時，NMOS晶體管NT23和NTM保持接通狀態(tài)，而PMOS晶體管PT23和PTM保持斷開狀態(tài)。在時鐘信號CK被設(shè)置為H電平之前，PMOS晶體管PT23和PTM保持接通狀態(tài)，因此，在初始化處理中，傳送信號SX的輸出線LSX和傳送信號RX的輸出線LRX保持H電平。 因此，第一輸出節(jié)點ND21和第二輸出節(jié)點ND22也保持在H電平。因此，在閂鎖器的初始狀態(tài)下，PMOS晶體管PT21和PT22保持斷開狀態(tài)，而NMOS晶體管NT22保持接通狀態(tài)。例如，假定在初始狀態(tài)下，被設(shè)置到H電平的數(shù)據(jù)DP和被設(shè)置到L電平的數(shù)據(jù)DN 被提供到閂鎖比較電路161。在這種狀態(tài)下，NMOS晶體管NT25接通，但是NMOS晶體管ND6 斷開。當NMOS晶體管NT25處于接通狀態(tài)時，第一輸出節(jié)點ND21被放電到基準電位電平，使得躍遷到L電平。因此，CMOS反相器CINV22的PMOS晶體管PT22接通，而CMOS反相器CINV22的NMOS晶體管NT22斷開。因此，第二輸出節(jié)點ND22通過PMOS晶體管PT22連接到電源電位線VDD，穩(wěn)定地保持在處于H電平的電源電位電平。當?shù)诙敵龉?jié)點ND22以穩(wěn)定方式保持在H電平時，第一 CMOS反相器CINV21的PMOS晶體管PT21斷開，并穩(wěn)定地保持在斷開狀態(tài)，而CMOS反相器CINV21的NMOS晶體管NT21接通，并且穩(wěn)定地保持在接通狀態(tài)。因此，信號SX以L電平輸出，而信號RX以H電平輸出。例如，假定在初始狀態(tài)，被設(shè)置到L電平的數(shù)據(jù)DP和被設(shè)置到H電平的數(shù)據(jù)DN被提供到閂鎖比較電路161。在這種情況下，NMOS晶體管NT25斷開，而NMOS晶體管ND6接
ο當NMOS晶體管ND6處于接通狀態(tài)時，第二輸出節(jié)點ND22被放電到基準電位電平，使得躍遷到L電平。因此，CMOS反相器CINV21的PMOS晶體管PT21接通，而CMOS反相器CINV21的NMOS晶體管NT21斷開。因此，第一輸出節(jié)點ND21通過PMOS晶體管PT21連接到電源電位線VDD，穩(wěn)定地保持在處于H電平的電源電位電平。當?shù)谝惠敵龉?jié)點ND21以穩(wěn)定方式保持在H電平時，CMOS反相器CINV22的PMOS晶體管PT22斷開，并且穩(wěn)定地保持在斷開狀態(tài)，而NMOS晶體管NT22接通，并且穩(wěn)定地保持在接通狀態(tài)。
因此，信號SX以H電平輸出，而信號RX以L電平輸出。圖11是示出根據(jù)本公開第一實施例的輸出選擇電路162的典型配置的電路圖。圖12示出與根據(jù)第一實施例的差分DFF電路相關(guān)的信號的時序圖。如圖11所示，輸出選擇電路162具有兩個輸出選擇電路，S卩，輸出選擇電路162P 和162N。第一輸出選擇部分162P的第一輸入端子接收信號SX，而第一輸出選擇部分162P 的第二輸入端子接收第二輸出選擇部分162N輸出的信號，以形成交叉耦合連接。另一方面，第二輸出選擇部分162N的第一輸入端子接收信號RX，而第二輸出選擇部分162N的第二輸入端子接收第一輸出選擇部分162P輸出的信號，以形成交叉耦合連接。第一輸出選擇部分162P被配置為包括PMOS晶體管PT31至PT34、NM0S晶體管NT31 至ΝΤ;34以及輸出節(jié)點ND31。另一方面，第二輸出選擇部分162N被配置為包括PMOS晶體管PT41至PT44、NM0S 晶體管NT41至NT44以及輸出節(jié)點ND41。在第一輸出選擇部分162P中，PMOS晶體管PT31和PT32的源極連接到電源電位線VDD，而NMOS晶體管NT31和NT32的源極連接到基準電位線VSS。PMOS晶體管PT31的漏極連接到PMOS晶體管PT33的源極，而PMOS晶體管PT33的漏極連接到輸出節(jié)點ND31。另一方面，PMOS晶體管PT32的漏極連接到PMOS晶體管PT34 的源極，而PMOS晶體管PT34的漏極連接到輸出節(jié)點ND31。此外，匪OS晶體管NT31的漏極連接到匪OS晶體管NT33的源極，而匪OS晶體管 NT33的漏極連接到輸出節(jié)點ND31。另一方面，NMOS晶體管NT32的漏極連接到NMOS晶體管NT34的源極，而NMOS晶體管NT34的漏極連接到輸出節(jié)點ND31。時鐘信號CKN被提供到PMOS晶體管PT31的柵極和NMOS晶體管NT32的柵極。另一方面，時鐘信號CKP被提供到PMOS晶體管PT32的柵極和NMOS晶體管NT31的柵極。此外，信號SX被提供到PMOS晶體管PT33的柵極和NMOS晶體管NT33的柵極。PMOS晶體管PT34的柵極和NMOS晶體管NT34的柵極連接到第二輸出選擇部分 162N的輸出節(jié)點ND41，以接收提供到輸出節(jié)點ND41的輸出信號QN。在第二輸出選擇部分162N中，PMOS晶體管PT41和PT42的源極連接到電源電位線VDD，而NMOS晶體管NT41和NT42的源極連接到基準電位線VSS。PMOS晶體管PT41的漏極連接到PMOS晶體管PT43的源極，而PMOS晶體管PT43的漏極連接到輸出節(jié)點ND41。另一方面，PMOS晶體管PT42的漏極連接到PMOS晶體管PT44 的源極，而PMOS晶體管PT44的漏極連接到輸出節(jié)點ND41。此外，匪OS晶體管NT41的漏極連接到匪OS晶體管NT43的源極，而匪OS晶體管 NT43的漏極連接到輸出節(jié)點ND41。另一方面，NMOS晶體管NT42的漏極連接到NMOS晶體管NT44的源極，而NMOS晶體管NT44的漏極連接到輸出節(jié)點ND41。時鐘信號CKP被提供到PMOS晶體管PT41的柵極和NMOS晶體管NT42的柵極。另一方面，時鐘信號CKN被提供到PMOS晶體管PT42的柵極和NMOS晶體管NT41的柵極。此外，信號RX被提供到PMOS晶體管PT44的柵極和NMOS晶體管NT44的柵極。PMOS晶體管PT43的柵極和NMOS晶體管NT43的柵極連接到第一輸出選擇部分 162P的輸出節(jié)點ND31，以接收輸出信號QP。在此，如果分別以H電平和L電平提供時鐘信號CKP和時鐘信號CKN，而分別以H電平和L電平提供信號SX和信號RX，則輸出選擇電路162如下工作。由于在第一輸出選擇部分162P中，以H電平提供時鐘信號CKP，所以PMOS晶體管 PT32斷開，而NMOS晶體管NT31接通。此外，在第二輸出選擇部分162N中，PMOS晶體管PT41 斷開，而NMOS晶體管NT42接通。另一方面，由于在第一輸出選擇部分162P中，以L電平提供時鐘信號CKN，所以 PMOS晶體管PT31接通，而匪OS晶體管NT32斷開。此外，在第二輸出選擇部分162N中，PMOS 晶體管PT42接通，而NMOS晶體管NT41斷開。如果在第一輸出選擇部分162P中，以H電平提供信號SX，則PMOS晶體管PT33斷開，而NMOS晶體管NT33接通。當在第一輸出選擇部分162P中，PMOS晶體管PT33斷開，而 NMOS晶體管NT33接通時，輸出節(jié)點ND31通過NMOS晶體管NT31和NT33連接到基準電位線 VSS,并且被放電到L電平。此時，因為PMOS晶體管PT32和PT33斷開的事實，所以輸出節(jié)點ND31與電源電位線VDD斷開。當在第二輸出選擇部分162N中，輸出節(jié)點ND31被設(shè)置到L電平時，PMOS晶體管 PT43接通，而NMOS晶體管NT43斷開。如果在第二輸出選擇部分162N中，以L電平提供信號RX，則PMOS晶體管PT44斷開，而NMOS晶體管NT44接通。當在第二輸出選擇部分162N中，PMOS晶體管PT44接通，而 NMOS晶體管NT44斷開時，輸出節(jié)點ND41通過PMOS晶體管PT42和PT44連接到電源電位線 VDD,并且被充電到H電平。此時，因為NMOS晶體管NT41、NT43和NT44斷開的事實，所以輸出節(jié)點ND41與基準電位線VSS斷開。當在第一輸出選擇部分162P中，輸出節(jié)點ND41被設(shè)置到H電平，PMOS晶體管PT34 斷開，而NMOS晶體管NT34接通。在這種情況下，輸出信號QP以L電平輸出，而輸出信號QN以H電平輸出。在此，如果分別以H電平和L電平提供時鐘信號CKP和時鐘信號CKN，而分別以L 電平和H電平提供信號SX和信號RX，則輸出選擇電路162如下工作。由于在第一輸出選擇部分162P中，以H電平提供時鐘信號CKP，所以PMOS晶體管 PT32斷開，而NMOS晶體管NT31接通。此外，在第二輸出選擇部分162N中，PMOS晶體管PT41 斷開，而NMOS晶體管NT42接通。另一方面，由于在第一輸出選擇部分162P中，以L電平提供時鐘信號CKN，所以 PMOS晶體管PT31接通，而匪OS晶體管NT32斷開。此外，在第二輸出選擇部分162N中，PMOS 晶體管PT42接通，而NMOS晶體管NT41斷開。如果在第一輸出選擇部分162P中，以L電平提供信號SX，則PMOS晶體管PT33接通，而NMOS晶體管NT33斷開。當在第一輸出選擇部分162P中，PMOS晶體管PT33接通，而 NMOS晶體管NT33斷開時，輸出節(jié)點ND31通過PMOS晶體管PT31和PT33連接到電源電位線 VDD，并且被充電到H電平。此時，因為NMOS晶體管NT32和NT33斷開的事實，所以輸出節(jié)點ND31與基準電位線VSS斷開。當在第二輸出選擇部分162N中，輸出節(jié)點ND31被設(shè)置到H電平時，PMOS晶體管 PT43斷開，而NMOS晶體管NT43接通。如果在第二輸出選擇部分162N中，以H電平提供信號RX，則PMOS晶體管PT44斷開，而NMOS晶體管NT44接通。當在第二輸出選擇部分162N中，PMOS晶體管PT44斷開，而NMOS晶體管NT44接通時，輸出節(jié)點ND41通過NMOS晶體管NT42和NT44連接到基準電位線 VSS,并且被放電到L電平。此時，因為PMOS晶體管PT41、PT43和ΡΤ44斷開的事實，所以輸出節(jié)點ND41與電源電位線VDD斷開。當在第一輸出選擇部分162Ρ中，輸出節(jié)點ND41被設(shè)置到L電平時，PMOS晶體管 ΡΤ34接通，而NMOS晶體管ΝΤ;34斷開。在這種情況下，輸出信號QP以H電平輸出，而輸出信號QN以L電平輸出。如果分別以L電平和H電平提供時鐘信號CKP和時鐘信號CKN，則執(zhí)行與上述操作相同的操作。上述輸出選擇電路162具有用于選擇具有與由閂鎖比較電路161輸出的信號SX 的相位相反的相位的輸出信號QP的保持數(shù)據(jù)或者具有與也由閂鎖比較電路161輸出的信號RX的相位相反的相位的輸出信號QN的保持數(shù)據(jù)的配置。如果時鐘信號CKP被設(shè)置到H電平(CKP = H)，并因此時鐘信號CKN被設(shè)置到L電平(CKN = L)，則位于輸入信號SX —側(cè)上的第一輸出選擇部分162Ρ輸出信號SX的反相信號，作為輸出信號QP，但是另一方面，如果時鐘信號CKN被設(shè)置到H電平(CKN = H)，并因此將時鐘信號CKP設(shè)置到L電平(CKP = L)，則第一輸出選擇部分162Ρ輸出時鐘信號QN的反相信號，作為輸出信號QP。如果時鐘信號CKP被設(shè)置到H電平(CKP = H)，并因此將時鐘信號CKN設(shè)置到L電平(CKN = L)，則位于輸入信號RX —側(cè)上的第二輸出選擇部分162Ν輸出信號RX的反相信號，作為輸出信號QN，但是另一方面，如果時鐘信號CKN被設(shè)置到H電平(CKN = H)，并因此將時鐘信號CKP設(shè)置到L電平(CKP = L)，則第二輸出選擇部分162Ν輸出輸出信號QP的反相信號，作為輸出信號QN。<2.第二實施例〉圖13是示出根據(jù)本公開第二實施例的⑶R電路100Α的配置的示意圖。在根據(jù)本公開第一實施例的⑶R電路100中，DFF電路分別是由以全速供給的時鐘信號驅(qū)動的典型電路。然而，即使該時鐘信號以半速提供到DFF電路，該DFF電路也正常工作。下面解釋根據(jù)第一實施例的⑶R電路100與根據(jù)第二實施例的⑶R電路100Α的差別。在根據(jù)第二實施例的⑶R電路100Α中，VCO 140Α是用于產(chǎn)生互相移相90度的四個時鐘信號CKa、CKz, CKb和CKy的多相VC0。因此，在根據(jù)第二實施例的⑶R電路100A中采用的VCO 140A的振蕩頻率可以是在根據(jù)第一實施例的⑶R電路100中采用的VCO 140的振蕩頻率的一半。因此，比較容易制造 VCO 140A。此外，在根據(jù)第二實施例的⑶R電路100A中采用的相位檢測器IlOA中，第一 DFF IllA和第二 DFF 112A分別是雙沿觸發(fā)型的DFF電路。圖14是示出根據(jù)本公開第二實施例的差分DFF電路150A的典型配置的電路圖。在示出差分DFF電路150A的典型配置的圖中，表示正極側(cè)的輸入數(shù)據(jù)的信號由符號DP表示，而表示負極側(cè)的輸入數(shù)據(jù)的信號由符號DN表示。此外，時鐘信號由符號CKl和 CK2表示。
差分DFF電路150A被配置為包括2個雙沿觸發(fā)DFF電路，即，用于接收輸入數(shù)據(jù) DP的雙沿觸發(fā)DFF電路151A和用于接收輸入數(shù)據(jù)DN的雙沿觸發(fā)DFF電路152A。在該配置中，雙沿觸發(fā)DFF電路151A和雙沿觸發(fā)DFF電路152A被布置以形成陣列。此外，在用于傳送雙沿觸發(fā)DFF電路151A輸出的信號QP的輸出線與用于傳送雙沿觸發(fā)DFF電路152A輸出的信號QN的輸出線之間，反相器INV151A和INV152A連接以用作交叉耦合反相器。詳細地說，第一反相器INV151A的輸出端子和第二反相器INV152A的輸入端子連接到用于傳送雙沿觸發(fā)DFF電路151A輸出的來自雙沿觸發(fā)DFF電路151A的數(shù)據(jù)輸出端子Q的信號QP的輸出線。同樣，反相器INV151A的輸入端子和反相器INV152A的輸出端子連接到用于傳送雙沿觸發(fā)DFF電路152A輸出的來自雙沿觸發(fā)DFF電路152A的數(shù)據(jù)輸出端子Q的信號QN的輸出線。如上所述，圖14所示的差分DFF電路150A可以通過布置分別用于接收輸入數(shù)據(jù) DP和輸入數(shù)據(jù)DN的兩個雙沿觸發(fā)DFF電路以形成并聯(lián)電路來實現(xiàn)。通過進一步將用作交叉耦合反相器的反相器INV151A和反相器INV152A在輸出級連接，可以改善差分平衡。圖15是示出雙沿觸發(fā)DFF電路170的典型配置的電路圖。如圖15所示，雙沿觸發(fā)DFF電路170具有4個時鐘反相器，即，時鐘反相器171至 174,以及普通反相器175至177。時鐘反相器171至174分別包括PMOS晶體管PT51和PT52以及匪OS晶體管NT51 和NT52。PMOS晶體管PT51、PM0S晶體管PT52、NM0S晶體管NT52和匪OS晶體管NT51互相連接在一起，以在電源電位線VDD與基準電位線VSS之間形成串聯(lián)電路。在時鐘反相器171中，PMOS晶體管PT52的漏極和NMOS晶體管NT52的漏極連接到連接節(jié)點ND51。同樣，在時鐘反相器172中，PMOS晶體管PT52的漏極和NMOS晶體管NT52 的漏極連接到連接節(jié)點ND52。同樣，在時鐘反相器173中，PMOS晶體管PT52的漏極和NMOS 晶體管NT52的漏極連接到連接節(jié)點ND53。同樣，在時鐘反相器174中，PMOS晶體管PT52 的漏極和NMOS晶體管NT52的漏極連接到連接節(jié)點NM4。在時鐘反相器171中，PMOS晶體管PT51的柵極接收時鐘信號CKl，而匪OS晶體管 NT51的柵極接收時鐘信號CK2。在時鐘反相器171中，PMOS晶體管PT52的柵極和NMOS晶體管NT52的柵極連接到D輸入端子。時鐘反相器171的連接節(jié)點ND51通過反相器175連接到時鐘反相器172內(nèi)采用的PMOS晶體管PT52和NMOS晶體管NT52的柵極。在時鐘反相器172中，PMOS晶體管PT51的柵極接收時鐘信號CK2，而匪OS晶體管 NT51的柵極接收時鐘信號CKl。時鐘反相器172的連接節(jié)點ND52通過反相器177連接到Q輸出端子。在時鐘反相器173中，PMOS晶體管PT51的柵極接收時鐘信號CK2，而匪OS晶體管 NT51的柵極接收時鐘信號CKl。在時鐘反相器173中，PMOS晶體管PT52的柵極和NMOS晶體管NT52的柵極連接到D輸入端子。時鐘反相器173的連接節(jié)點ND53通過反相器176連接到時鐘反相器174內(nèi)采用的PMOS晶體管PT52和NMOS晶體管NT52的柵極。在時鐘反相器174中，PMOS晶體管PT51的柵極接收時鐘信號CKl，而匪OS晶體管 NT51的柵極接收時鐘信號CK2。時鐘反相器174的連接節(jié)點NM4通過反相器177連接到Q輸出端子?；ハ嗷パa的輸入時鐘信號CKl和CK2的上升沿和下降沿用作觸發(fā)，以取來自D輸入端子的D輸入的值，并且在Q輸出端子產(chǎn)生Q輸出的值。圖16示出第二實施例中的輸入數(shù)據(jù)、VCO時鐘信號和輸出再定時數(shù)據(jù)的時序圖.VCO 140A產(chǎn)生相位被互相移相90度的四個時鐘信號CKa、CKz、CKb和CKy。在時鐘信號CKa、CKz, CKb和CKy的上升沿，⑶R電路100A分別抽樣輸入數(shù)據(jù)IDT的眼中心、輸入數(shù)據(jù)IDT的眼邊緣、輸入數(shù)據(jù)IDT之后的數(shù)據(jù)的眼中心以及輸入數(shù)據(jù)IDT之后的數(shù)據(jù)的眼邊緣的附近。
與時鐘信號CKa和CKb同步獲得的值是再定時數(shù)據(jù)RTDT。另一方面，將與時鐘信號CKz和CKy同步地取的值與在前眼中心和在后眼中心取的值進行邏輯地比較，以產(chǎn)生上行信號UP和下行信號DOWN。圖17是示出根據(jù)本公開第二實施例的另一差分DFF電路160A的典型配置的電路圖。圖18示出與圖17所示差分DFF電路160A相關(guān)的信號的時序圖。如圖17所示，差分DFF電路160A被配置為包括閂鎖比較電路161A、輸出選擇電路 162A、時鐘延遲電路163A和交叉耦合反相器164的組合。閂鎖比較電路161A通常與時鐘信號CKP同步地接收差分輸入DP和DN。閂鎖比較電路161A將差分輸入DP和DN互相進行比較，并且對輸入DP和DN執(zhí)行閂鎖處理。閂鎖比較電路161A將表示處理結(jié)果的信號LTC_DP1、LTC_DP2、LTC_DN1和LTC_DN2輸出到輸出選擇電路162A。輸出選擇電路162A選擇輸出信號QN或者QP的保持數(shù)據(jù)(held data)，并且與由時鐘延遲電路163A延遲的時鐘信號CKP或者CKN同步地輸出保持數(shù)據(jù)。輸出信號QP的相位與提供到閂鎖比較電路161A的輸入信號DP的相位相反，而輸出信號QN的相位與提供到閂鎖比較電路161A的輸入信號DN的相位相反。輸出選擇電路162A具有兩個輸出選擇電路，即，輸出選擇電路162PA和162NA。輸出選擇部分162PA的第一輸入端子接收第一輸入信號LTC_DP1，而輸出選擇部分162PA的第二輸入端子接收第二輸入信號LTC_DP2。另一方面，輸出選擇部分162NA的第一輸入端子接收第一輸入信號LTC_DN1，而輸出選擇部分162NA的第二輸入端子接收第二輸入信號LTC_ DN2。時鐘延遲電路163A使時鐘信號CKP和CKN延遲的延遲時間通常至少等于閂鎖比較電路161執(zhí)行處理花費的時間，并且將延遲的時鐘信號CKP和CKN輸出到輸出選擇電路 162A。交叉耦合反相器164能夠在交叉耦合反相器164的輸出端子改善差分平衡。如上所述，圖17所示的差分DFF電路160A是能夠以一半時鐘速率工作的雙沿觸發(fā)電路。閂鎖比較電路161A被配置為包括第一閂鎖比較電路1611，用于在時鐘信號CLKP的上升沿輸入數(shù)據(jù)；以及第二閂鎖比較電路1622，用于在時鐘信號CLKN的上升沿輸入數(shù)據(jù)。此外，差分DFF電路160A包括輸出選擇電路162A，用于在信號LTC_DP1、LTC_DP2、 LTC_DN1和LTC_DN2變穩(wěn)定后，與時鐘延遲電路163A產(chǎn)生的時鐘信號CKP_d和CKN_d同步地，順序提取由閂鎖比較電路161A輸出的信號LTC_DP1、LTC_DP2、LTC_DN1和LTC_DN2，以使速度恢復(fù)全速。除此之外，差分DFF電路160A還包括能夠在交叉耦合反相器164的輸出端子改善差分平衡的交叉耦合反相器164。圖19是示出根據(jù)本公開第二實施例的閂鎖比較電路161A的典型配置的電路圖。如圖19所示，與圖10所示的閂鎖比較電路161相比，閂鎖比較電路161A在閂鎖比較電路161A的輸出級提供了兩個輸入NAND門NA21和NA22。NAND門NA21的第一輸入端子連接到第一輸出節(jié)點ND21，而NAND門NA21的第二輸入端子連接到NAND門NA22的輸出端子。另一方面，NAND門NA22的第一輸入端子連接到第二輸出節(jié)點ND22，而NAND門 NA22的第二輸入端子連接到NAND門NA21的輸出端子。由于閂鎖比較電路161A的其余部分與圖9所示的閂鎖比較電路161的相同，所以不再詳細解釋其余部分。在閂鎖比較電路161A中，在閂鎖比較電路161A輸出的兩個信號QP和QN之一被設(shè)置到H電平后，另一個信號就被設(shè)置到L電平。也就是說，閂鎖比較電路161A的配置包括提供了 NAND門NA21和NA22的附加級。因此，閂鎖比較電路161A輸出的兩個信號QP和 QN之間存在延遲差。因為該原因，閂鎖比較電路161A被設(shè)計為上述時鐘延遲電路163A產(chǎn)生的延遲時鐘信號用于消除延遲差的配置。圖20是示出根據(jù)本公開第二實施例的輸出選擇電路162A的典型配置的電路圖。圖20所示的輸出選擇電路162A被配置為選擇輸入信號Dl或者D2的值，并且利用互相互補的時鐘信號CPK和CKN輸出所選的值。圖20所示的輸出選擇電路162A的基本配置與圖11所示的輸出選擇電路162的
配置相同。如圖20所示，輸出選擇電路162A被配置為包括PMOS晶體管PT61至PT64、匪OS 晶體管NT61至NT64、反相器INV61和輸出節(jié)點ND61。PMOS晶體管PT61的源極和PMOS晶體管PT62的源極連接到電源電位線VDD，而 NMOS晶體管NT61的源極和NMOS晶體管NT62的源極連接到基準電位線VSS。PMOS晶體管PT61的漏極連接到PMOS晶體管PT63的源極，而PMOS晶體管PT63的漏極連接到輸出節(jié)點ND61。PMOS晶體管PT62的漏極連接到PMOS晶體管PT64的源極，而 PMOS晶體管PT64的漏極連接到輸出節(jié)點ND61。匪OS晶體管NT61的漏極連接到匪OS晶體管NT63的源極，而匪OS晶體管NT63的漏極連接到輸出節(jié)點ND61。NMOS晶體管NT62的漏極連接到NMOS晶體管NT64的源極，而 NMOS晶體管NT64的漏極連接到輸出節(jié)點ND61。此外，PMOS晶體管PT61的柵極和NMOS晶體管NT62的柵極接收時鐘信號CKN，而 PMOS晶體管PT62的柵極和NMOS晶體管NT61的柵極接收時鐘信號CKP。
除此之外，PMOS晶體管PT63的柵極和NMOS晶體管NT63的柵極接收信號Dl。PMOS晶體管PT64的柵極和NMOS晶體管NT64的柵極接收信號D2。在此，如果以H電平提供時鐘信號CKP、以L電平提供時鐘信號CKN、以H電平提供信號Dl以及以L電平提供信號D2，則輸出選擇電路162A如下工作。由于以H電平提供時鐘信號CKP，所以PMOS晶體管PT62斷開，而NMOS晶體管NT61 接通。由于以L電平提供時鐘信號CKN，所以PMOS晶體管PT61接通，而NMOS晶體管NT62 斷開。由于以H電平提供信號D1，所以PMOS晶體管PT63斷開，而NMOS晶體管NT63接
ο由于以L電平提供信號D2，所以PMOS晶體管PT64接通，而NMOS晶體管NT64斷開。在執(zhí)行上述操作的同時，輸出節(jié)點ND61通過NMOS晶體管NT61和NT63連接到基準電位線VSS，并且被放電到L電平。此時，因為PMOS晶體管PT62和PT63斷開的事實，所以輸出節(jié)點ND61與電源電位線VDD斷開。當輸出節(jié)點ND61被設(shè)置到L電平時，反相器INV61以H電平輸出信號。如果以H電平提供時鐘信號CKP、以L電平提供時鐘信號CKN、以L電平提供信號 Dl以及以H電平提供信號D2，則輸出選擇電路162A如下工作。由于以H電平提供時鐘信號CKP，所以PMOS晶體管PT62斷開，而NMOS晶體管NT61 接通。由于以L電平提供時鐘信號CKN，所以PMOS晶體管PT61接通，而NMOS晶體管NT62 斷開。由于以L電平提供信號D1，所以PMOS晶體管PT63接通，而NMOS晶體管NT63斷開。由于以H電平提供信號D2，所以PMOS晶體管PT64斷開，而NMOS晶體管NT64接
ο在執(zhí)行上述操作的同時，輸出節(jié)點ND61通過PMOS晶體管PT61和PT63連接到電源電位線VDD，并且被充電到H電平。此時，因為NMOS晶體管NT62和NT63斷開的事實，所以輸出節(jié)點ND61與基準電位線VSS斷開。當輸出節(jié)點ND61被設(shè)置到H電平時，反相器INV61以L電平輸出信號。如果以L電平提供時鐘信號CKP，并且以H電平提供時鐘信號CKN，則輸出選擇電路162A執(zhí)行類似的操作。輸出選擇電路162A被配置為利用互相互補的時鐘信號CPK和CKN來選擇信號Dl 或者D2的值。如上所述，根據(jù)該實施例，EXOR電路與每個電荷泵電路的轉(zhuǎn)換開關(guān)集成，以形成 EXOR/電荷泵復(fù)合電路120。EXOR電路是從Hogge型相位檢測器110分別產(chǎn)生上行信號UP 和下行信號DOWN的電路。上行信號UP是電荷泵電路中的特定電荷泵電路的充電電流，而下行信號DOWN是電荷泵電路中的另一個電荷泵電路的放電電流。轉(zhuǎn)換開關(guān)分別是用于將 Hogge型相位檢測器110產(chǎn)生的電流從特定電荷泵電路的上行信號UP轉(zhuǎn)換為另一個電荷泵電路的下行信號DOWN和從另一個電荷泵電路的下行信號DOWN轉(zhuǎn)換為特定電荷泵電路的上行信號UP的開關(guān)。此外，在⑶R電路100采用的Hogge型相位檢測器110中，第一 DFF 111和第二 DFF 112被分別配置為包括在DFF電路中用于產(chǎn)生具有相同相位的差分輸出的DFF。DFF電路分別將所產(chǎn)生的差分輸出提供到EXOR電路115和116之一，作為EXOR電路的差分輸入。如上所述，根據(jù)該實施例，通過利用EM)R/電荷泵復(fù)合電路120和差分輸入DFF電路，能夠?qū)崿F(xiàn)以高速操作的Hogge相位比較器。此外，還可以實現(xiàn)分別具有均勻QP和QN電平躍遷，而不像源極耦合差分電路那樣消耗太多能量的DFF電路。請注意，本公開的實現(xiàn)無意局限于上面描述的實施例。也就是說，該實施例可以被進一步變更為各種修改版本，而不脫離本公開的實質(zhì)內(nèi)容的范圍。本公開含有與于2010年10月1日在日本專利局提交的第JP 2010-223836號日本優(yōu)先權(quán)專利申請公開的主題相關(guān)的主題，在此，通過引用包括該專利申請的全部內(nèi)容。
權(quán)利要求
1.一種相位比較器，包括第一閂鎖器，配置為與眼中心時鐘信號同步地閂鎖輸入數(shù)據(jù)；第二閂鎖器，配置為與具有與所述眼中心時鐘信號的相位相反的相位的眼邊緣時鐘信號同步地閂鎖在所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)；第一檢測電路，配置為檢測所述輸入數(shù)據(jù)和所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)的邏輯失配；第二檢測電路，配置為檢測所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)和所述第二閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)的邏輯失配；以及電荷泵電路，具有轉(zhuǎn)換開關(guān)的功能，配置為基于所述第一和第二檢測電路產(chǎn)生的邏輯失配檢測結(jié)果，將所述電荷泵電路產(chǎn)生的電流從充電電流轉(zhuǎn)換為放電電流和從放電電流轉(zhuǎn)換為充電電流，其中所述第一檢測電路、所述第二檢測電路和所述電荷泵電路形成為失配檢測器/電荷泵復(fù)合電路，該失配檢測器/電荷泵復(fù)合電路是包括所述第一和第二檢測電路的邏輯失配確定部分和所述轉(zhuǎn)換開關(guān)的復(fù)合電路，該轉(zhuǎn)換開關(guān)配置為將所述電流從所述電荷泵電路的所述充電電流改變?yōu)樗鲭姾杀秒娐返乃龇烹婋娏骱蛷乃鲭姾杀秒娐返乃龇烹婋娏鞲淖優(yōu)樗鲭姾杀秒娐返乃龀潆婋娏鳌?br> 2.根據(jù)權(quán)利要求1所述的相位比較器，其中 所述邏輯失配確定部分包括差分輸入；以及所述第一和第二閂鎖器形成為具有相同相位的差分輸出的觸發(fā)電路。
3.根據(jù)權(quán)利要求1所述的相位比較器，其中 所述失配檢測器/電荷泵復(fù)合電路包括 輸出節(jié)點，第一復(fù)合部分和在電源與所述輸出節(jié)點之間串聯(lián)連接到所述第一復(fù)合部分的第一電流源，以及第二復(fù)合部分和在所述輸出節(jié)點與基準電位線之間串聯(lián)連接到所述第二復(fù)合部分的第二電流源，所述第一復(fù)合部分具有第一至第四第一導(dǎo)電類型晶體管， 在所述第一復(fù)合部分中，所述第一第一導(dǎo)電類型晶體管的源極通過布線到所述電源的第一連接點連接到所述第二第一導(dǎo)電類型晶體管的源極，所述第三第一導(dǎo)電類型晶體管的源極通過布線到所述輸出節(jié)點的第二連接點連接到所述第四第一導(dǎo)電類型晶體管的源極，所述第一第一導(dǎo)電類型晶體管的漏極連接到所述第三第一導(dǎo)電類型晶體管的漏極， 所述第二第一導(dǎo)電類型晶體管的漏極連接到所述第四第一導(dǎo)電類型晶體管的漏極， 所述第一第一導(dǎo)電類型晶體管的柵極接收所述輸入數(shù)據(jù)，所述第二第一導(dǎo)電類型晶體管的柵極接收相位與所述輸入數(shù)據(jù)的相位相反的數(shù)據(jù)， 所述第三第一導(dǎo)電類型晶體管的柵極接收相位與所述第一閂鎖器內(nèi)閂鎖的數(shù)據(jù)的相位相反的數(shù)據(jù)，以及所述第四第一導(dǎo)電類型晶體管的柵極接收所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)，所述第二復(fù)合部分具有第一至第四第二導(dǎo)電類型晶體管，并且在所述第二復(fù)合部分中，所述第一第二導(dǎo)電類型晶體管的源極通過布線到所述基準電位線的第三連接點連接到所述第二第二導(dǎo)電類型晶體管的源極，所述第三第二導(dǎo)電類型晶體管的源極通過布線到所述輸出節(jié)點的第四連接點連接到所述第四第二導(dǎo)電類型晶體管的源極，所述第一第二導(dǎo)電類型晶體管的漏極連接到所述第三第二導(dǎo)電類型晶體管的漏極， 所述第二第二導(dǎo)電類型晶體管的漏極連接到所述第四第二導(dǎo)電類型晶體管的漏極， 所述第一第二導(dǎo)電類型晶體管的柵極接收所述第二閂鎖器內(nèi)閂鎖的數(shù)據(jù)， 所述第二第二導(dǎo)電類型晶體管的柵極接收相位與所述第二閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)的相位相反的數(shù)據(jù)，所述第三第二導(dǎo)電類型晶體管的柵極接收相位與所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)的相位相反的數(shù)據(jù)，以及所述第四第二導(dǎo)電類型晶體管的柵極接收所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的相位比較器，其中所述第一和第二閂鎖器分別與全速時鐘信號同步地閂鎖數(shù)據(jù)。
5.根據(jù)權(quán)利要求1所述的相位比較器，其中所述第一和第二閂鎖器分別與半速時鐘信號同步地閂鎖數(shù)據(jù)。
6.一種時鐘數(shù)據(jù)恢復(fù)電路，包括相位比較器，配置為檢測輸入數(shù)據(jù)與提取的時鐘信號之間的相位差，并且根據(jù)所述相位差輸出模擬量；環(huán)路濾波器，配置為積分并平滑所述相位比較器輸出的信號；以及壓控振蕩器，配置通過根據(jù)所述環(huán)路濾波器輸出的信號以某個頻率振蕩，來產(chǎn)生所述時鐘信號，并且將所述時鐘信號提供到所述相位比較器， 其中所述相位比較器包括第一閂鎖器，配置為與眼中心時鐘信號同步地閂鎖所述輸入數(shù)據(jù)； 第二閂鎖器，配置為與具有與所述眼中心時鐘信號的所述相位相反的相位的眼邊緣時鐘信號同步地閂鎖在所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)；第一檢測電路，配置為檢測所述輸入數(shù)據(jù)和所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)的邏輯失配；第二檢測電路，配置為檢測所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)和所述第二閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)的邏輯失配；以及電荷泵電路，具有轉(zhuǎn)換開關(guān)的功能，配置為基于所述第一和第二檢測電路產(chǎn)生的邏輯失配檢測結(jié)果，將所述電荷泵電路輸出到所述環(huán)路濾波器的電流從充電電流轉(zhuǎn)換到放電電流和從放電電流轉(zhuǎn)換到充電電流，并且所述第一檢測電路、所述第二檢測電路和所述電荷泵電路形成為失配檢測器/電荷泵復(fù)合電路，該失配檢測器/電荷泵復(fù)合電路是包括所述第一和第二檢測電路的邏輯失配確定部分并且包括所述轉(zhuǎn)換開關(guān)的復(fù)合電路，該轉(zhuǎn)換開關(guān)配置為將所述電流從所述電荷泵電路的所述充電電流改變?yōu)樗鲭姾杀秒娐返乃龇烹婋娏骱蛷乃鲭姾杀秒娐返乃龇烹婋娏鞲淖優(yōu)樗鲭姾杀秒娐返乃龀潆婋娏鳌?br> 7.根據(jù)權(quán)利要求6所述的時鐘數(shù)據(jù)恢復(fù)電路，其中 所述邏輯失配確定部分包括差分輸入；以及所述第一和第二閂鎖器形成為具有相同相位的差分輸出的觸發(fā)電路。
8.根據(jù)權(quán)利要求6所述的時鐘數(shù)據(jù)恢復(fù)電路，其中 所述失配檢測器/電荷泵復(fù)合電路包括輸出節(jié)點，第一復(fù)合部分和在電源與所述輸出節(jié)點之間串聯(lián)連接到所述第一復(fù)合部分的第一電流源，以及第二復(fù)合部分和在所述輸出節(jié)點與基準電位線之間串聯(lián)連接到所述第二復(fù)合部分的第二電流源，所述第一復(fù)合部分具有第一至第四第一導(dǎo)電類型晶體管， 在所述第一復(fù)合部分中，所述第一第一導(dǎo)電類型晶體管的源極通過布線到所述電源的第一連接點連接到所述第二第一導(dǎo)電類型晶體管的源極，所述第三第一導(dǎo)電類型晶體管的源極通過布線到所述輸出節(jié)點的第二連接點連接到所述第四第一導(dǎo)電類型晶體管的源極，所述第一第一導(dǎo)電類型晶體管的漏極連接到所述第三第一導(dǎo)電類型晶體管的漏極， 所述第二第一導(dǎo)電類型晶體管的漏極連接到所述第四第一導(dǎo)電類型晶體管的漏極， 所述第一第一導(dǎo)電類型晶體管的柵極接收所述輸入數(shù)據(jù)，所述第二第一導(dǎo)電類型晶體管的柵極接收相位與所述輸入數(shù)據(jù)的相位相反的數(shù)據(jù)， 所述第三第一導(dǎo)電類型晶體管的柵極接收相位與所述第一閂鎖器內(nèi)閂鎖的數(shù)據(jù)的相位相反的數(shù)據(jù)，以及所述第四第一導(dǎo)電類型晶體管的柵極接收所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)， 所述第二復(fù)合部分具有第一至第四第二導(dǎo)電類型晶體管，并且在所述第二復(fù)合部分中，所述第一第二導(dǎo)電類型晶體管的源極通過布線到所述基準電位線的第三連接點連接到所述第二第二導(dǎo)電類型晶體管的源極，所述第三第二導(dǎo)電類型晶體管的源極通過布線到所述輸出節(jié)點的第四連接點連接到所述第四第二導(dǎo)電類型晶體管的源極，所述第一第二導(dǎo)電類型晶體管的漏極連接到所述第三第二導(dǎo)電類型晶體管的漏極， 所述第二第二導(dǎo)電類型晶體管的漏極連接到所述第四第二導(dǎo)電類型晶體管的漏極， 所述第一第二導(dǎo)電類型晶體管的柵極接收所述第二閂鎖器內(nèi)閂鎖的數(shù)據(jù)， 所述第二第二導(dǎo)電類型晶體管的柵極接收相位與所述第二閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)的相位相反的數(shù)據(jù)，所述第三第二導(dǎo)電類型晶體管的柵極接收相位與所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)的相位相反的數(shù)據(jù)，以及所述第四第二導(dǎo)電類型晶體管的柵極接收所述第一閂鎖器內(nèi)閂鎖的所述數(shù)據(jù)。
9.根據(jù)權(quán)利要求6所述的時鐘數(shù)據(jù)恢復(fù)電路，其中所述第一和第二閂鎖器分別與全速時鐘信號同步地閂鎖數(shù)據(jù)。
10.根據(jù)權(quán)利要求6所述的時鐘數(shù)據(jù)恢復(fù)電路，其中所述第一和第二閂鎖器分別與半速時鐘信號同步地閂鎖數(shù)據(jù)。
全文摘要
本公開提供了相位比較器和時鐘數(shù)據(jù)恢復(fù)電路。該相位比較器包括第一閂鎖器、第二閂鎖器、第一檢測電路、第二檢測電路以及具有轉(zhuǎn)換開關(guān)功能的電荷泵電路。
文檔編號H03L7/097GK102447474SQ201110286630
公開日2012年5月9日 申請日期2011年9月23日 優(yōu)先權(quán)日2010年10月1日
發(fā)明者菊池秀和, 諸橋英雄 申請人:索尼公司